KR20030089289A - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
캐패시턴스를 향상시키면서, 스토리지 노드 콘택 패드와 비트 라인간의 절연을 확보할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판과, 반도체 기판 상에 다수개가 평행하게 배열되고 비트 라인과 비트 라인을 둘러싸는 절연물로 구성되는 비트 라인 구조물과, 상기 비트 라인 사이의 공간에 액티브 영역을 한정하도록 소정 부분에 형성되며 상기 비트 라인 구조물과 동일 높이를 갖는 소자 분리막과, 상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 영역에 형성되며 상기 비트 라인 구조물 및 소자 분리막과 동일 높이로 형성되는 실리콘층, 상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 형성되며 워드 라인과 워드 라인을 둘러싸는 절연물을 포함하는 워드 라인 구조물, 및 상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 포함한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 기판 내부에 형성되는 비트 라인을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 한편, 디램(DRAM)의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 캐패시터의 스토리지 노드 전극은 그 유효 면적을 증가시키기 위하여 1㎛ 이상의 높이를 갖도록 콘케이브형(concave type) 또는 실린더형(cylinder type)으로 형성하고 있다.
아울러, 셀 구조적인 면에서, 보다 큰 캐패시터를 확보하기 위하여, CUB(capacitor under bit line) 구조에서 COB(capacitor over bit line) 형태로 바뀌고 있다. 즉, CUB 구조는 캐패시터를 먼저 형성한다음, 캐패시터 상부에 비트 라인을 형성하는 구조로서, 이러한 CUB 구조는 비교적 큰 높이를 갖는 캐패시터 상에 비트 라인을 형성하여야 하므로 비트 라인 콘택 불량이 발생되기 쉽고, 캐패시터의 높이를 증대시키는데 어려움이 따른다. 그러므로, 현재의 디램 소자는 COB 구조로 비트 라인 및 캐패시터를 배치하고 있다.
도 1은 COB 구조의 디램 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 액티브 영역을 한정하기 위하여, 소자 분리막(12)이 형성된다. 이때, 반도체 기판(10)은 셀 영역과 주변 영역으로 한정되어 있다. 반도체 기판(10) 상에 워드 라인(14)을 배치한다. 셀 영역에서의 워드 라인(14)은 일정 간격으로 조밀하게 배열되고, 주변 영역에서의 워드 라인(14)은 드문드문 형성된다. 워드 라인(14) 양측의 반도체 기판(10)에 불순물을 주입하여, 소오스, 드레인 영역(15a,15b)이 형성되고, 워드 라인(14)이 형성된 반도체 기판(10)에 제 1 층간 절연막(16)이 형성된다. 셀 영역의 제 1 층간 절연막(16) 내부에는 소오스, 드레인(15a,15b)과 전기적으로 연결되는 콘택 패드(18a,18b)가 형성된다. 반도체 기판(10) 결과물 상부에 제 2 층간 절연막(20)이 형성된다. 제 2 층간 절연막(20) 내부에는 드레인 영역(15b)과 콘택되는 콘택 패드(18b)와 콘택되도록 비트 라인 콘택 패드(22)가 형성되어 있다. 비트 라인 콘택 패드(22)와 콘택되도록 제 2 층간 절연막(20) 상부에 비트 라인(24)이 형성된다. 비트 라인(22) 상부에 제 3 층간 절연막(26)이 형성되고, 제 3 층간 절연막(26) 상부에 에치 스톱퍼(28))가 형성된다. 에치스톱퍼(28), 제 3 층간 절연막(26) 및 제 2 층간 절연막(20)내에 소오스 영역(15a)과 연결되는 콘택 패드(18b)와 접속되는 스토리지 노드 콘택 패드(30)가 형성된다. 이때, 도면에서는 스토리지 노드 콘택 패드(30)와 비트 라인(24)이 쇼트되어진 것으로 보여지지만 비트 라인(24)은 스토리지 노드 콘택 패드(30)의 뒤편에 형성되어 있는 것으로, 서로 일정 거리 이격되어 있다. 에치 스톱퍼(28) 상부에 스토리지 노드 패드(30)와 콘택되도록 스토리지 노드 전극(32)이 형성된다. 스토리지 노드 전극(32) 상부에 유전막(34) 및 플레이트 전극(36)이 형성되어, 캐패시터(40)가 형성된다. 그후, 캐패시터(40)가 형성된 반도체 기판(10) 결과물 상부에 평탄화 절연막(42)이 형성된다. 이때, 평탄화 절연막(42) 내부에는 플레이트 전극(36)과 콘택되는 콘택 플러그(44a), 비트 라인(24)과 콘택되는 콘택 플러그(44b) 및 선택되는 워드 라인(14)과 콘택되는 콘택 플러그(44c)가 형성되어 있다. 평탄화 절연막(42) 상부에 콘택 플러그들(44a,44b,44c)과 콘택되는 금속 배선(46)이 형성된다.
상기한 COB 구조는 워드 라인(14) 상부에 비트 라인(24)이 배치되고, 비트 라인(24) 상부에 캐패시터(40)가 구비된다.
그러나, 반도체 소자의 집적도가 더욱 증가됨에 따라, 캐패시터의 높이를 증대시켜 캐패시턴스를 확보하는 기술 역시 한계에 다다랐다. 즉, 현 상태에서 캐패시터의 높이를 증대시키게되면, 면적은 변함없는 상태에서 높이만이 증대되므로 어스펙트비가 높아지게 되어, 캐패시터 전극이 파손되거나 인접하는 캐패시터와 브릿지(bridge)가 유발된다.
더욱이, 반도체 소자의 집적도가 증가됨에 따라, 비트 라인(24)과 스토리지 노드 콘택 패드(30)간의 거리 역시 미세해져서, 약간의 오정렬이 발생하더라도 비트 라인(24)과 스토리지 노드 패드(30)간에 쇼트가 발생된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐패시턴스를 증대시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 소자의 집적도가 증대되더라도 비트 라인과 스토리지 노드 콘택 패드간의 절연을 확보하여, 비트 라인과 스토리지 노드 콘택 패드간의 쇼트를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1은 COB 구조의 디램 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 반도체 메모리 소자를 설명하기 위한 각 공정별 사시도이다.
도 8 내지 도 13은 도 2 내지 도 7 각각에 해당하는 단면도이다.
도 14는 본 발명의 반도체 메모리 소자를 설명하기 위한 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 비트 라인 구조물
120 : 소자 분리막 130 : 액티브 영역
140 : 워드 라인 구조물
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일견지에 따른 반도체 메모리 소자는, 반도체 기판과, 반도체 기판 상에 다수개가 평행하게 배열되고, 비트 라인과 비트 라인을 둘러싸는 절연물로 구성되는 비트 라인 구조물과, 상기 비트 라인 사이의 공간에 액티브 예정 영역을 한정하도록 소정 부분에 형성되며, 상기 비트 라인 구조물과 동일 높이를 갖는 소자 분리막과, 상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 형성되며, 상기 비트 라인 구조물 및 소자 분리막과 동일 높이로 형성되는 실리콘층, 상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 형성되며, 워드 라인과 워드 라인을 둘러싸는 절연물을 포함하는 워드 라인 구조물, 및 상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자는, 반도체 기판과, 반도체 기판 상에 다수개가 평행하게 배열되고, 비트 라인과 비트 라인을 둘러싸는 절연물로 구성되는 비트 라인 구조물과, 상기 비트 라인 사이의 공간에 액티브 예정 영역을 한정하도록 소정 부분에 형성되며, 상기 비트 라인 구조물과 동일 높이를 갖는 소자 분리막과, 상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 형성되며, 상기 비트 라인 구조물 및 소자 분리막과 동일 높이로 형성되는 단결정 에피택셜 실리콘층과, 상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 형성되며, 워드 라인과 워드 라인을 둘러싸는 절연물을 포함하는 워드 라인 구조물과, 상기 워드 라인 구조물 양측의 단결정 에피택셜 실리콘층에 형성된 소오스, 드레인 영역과, 상기 워드 라인 구조물이 형성된 반도체 기판 상에 형성되며, 상기 소오스 영역과 콘택되는 제 1 콘택 패드와, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드를 포함하는 제 1 층간 절연막과, 상기 제 1 층간 절연막 상부에 형성되고, 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드를 포함하는 제 2 층간 절연막과, 상기 제 2 층간 절연막 상부에 형성되며, 상기 스토리지 노드 콘택 패드와 콘택되는 스토리지 노드 캐패시터를 포함한다.
여기서, 상기 비트 라인 구조물은, 도전층으로 구성된 비트 라인, 상기 비트 라인 상부에 형성된 보호용 절연막, 및 상기 비트 라인 및 보호용 절연막 측벽에 형성되는 스페이서를 포함한다.
상기 워드 라인 구조물은, 게이트 절연막, 상기 게이트 절연막 상부에 형성되는 도전층으로 구성된 워드 라인, 상기 워드 라인 상부에 형성되는 하드 마스크막, 및 상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 포함한다.
상기 워드 라인 구조물은 상기 비트 라인 구조물과 실질적으로 수직을 이룸이 바람직하다. 아울러, 상기 제 1 층간 절연막과 상기 보호용 절연막은 식각 선택비가 상이함이 바람직하다.
본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 다수개가 평행하게 연장되도록 비트 라인 구조물을 형성한다음, 상기 비트 라인 구조물 사이의 공간의 소정 부분에 액티브 예정 영역을 한정하도록 소자 분리막을 형성한다. 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 반도체 기판의 액티브 예정 영역에 실리콘층을 형성하고, 상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 워드 라인 구조물을 형성한다. 그후, 상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 형성한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 다수개가 평행하게 연장되도록 비트 라인 구조물을 형성한다음, 상기 비트 라인 구조물 사이의 공간의 소정 부분에 액티브 예정 영역을 한정하도록 소자 분리막을 형성한다. 이어서, 상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 해당하는 반도체 기판을 상기 비트 라인 구조물 및 소자 분리막의 높이만큼 단결정 에피택셜 성장시킨다. 그후, 상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 워드 라인 구조물을 형성하고, 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 형성한다. 그리고 나서, 상기 워드 라인 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 내부에, 상기 소오스 영역과 콘택되는 제 1 콘택 패드와, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드를 형성한다. 그후, 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하고,상기 제 2 층간 절연막내에 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드를 형성한다. 다음, 제 2 층간 절연막 상부에 상기 스토리지 노드 콘택 패드와 콘택되도록 스토리지 노드 캐패시터를 형성한다.
여기서 비트 라인 구조물은 다음과 같이 형성된다. 먼저, 상기 반도체 기판 상에 비트 라인용 도전층을 형성하는 다음, 상기 비트 라인 상부에 보호용 절연막을 형성한다. 이어서, 상기 보호용 절연막 및 도전층을 패터닝하여 비트 라인을 한정하고, 상기 비트 라인 및 보호용 절연막의 측벽에 스페이서를 형성하므로써 비트 라인 구조물이 형성된다.
또한, 상기 소자 분리막은 다음과 같이 형성된다. 먼저, 상기 비트 라인 구조물 사이의 공간에 충분히 충진되도록 산화막을 형성한다. 그 다음, 상기 산화막을 상기 비트 라인 구조물 표면이 노출되도록 CMP한다. 이어서, 상기 산화막을 소정 부분 식각하여, 액티브 예정 영역에 해당하는 반도체 기판을 노출시키므로써 완성된다.
또한, 워드 라인 구조물은 다음과 같은 방식으로 형성될 수 있다. 먼저,상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 게이트 절연막, 워드 라인용 도전층 및 하드 마스크막을 순차적으로 형성한다. 이어서, 상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 식각하여, 워드 라인을 한정하고, 상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 형성하여 얻어진다.
또한, 상기 제 1 및 제 2 콘택 패드, 제 1 층간 절연막을 소정 부분 식각하여, 상기 소오스 영역을 노출시키는 콘택홀과 드레인 영역 및 비트 라인을 노출시키는 콘택홀을 형성한다음, 상기 콘택홀 내부가 충진되도록 도전층을 형성하고, 도전층을 CMP하여 얻어진다.
이때, 상기 제 1 층간 절연막을 식각하기 전에, 상기 노출되어질 비트 라인 구조물의 보호용 절연막을 소정 부분 미리 식각할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2 내지 도 7은 본 발명의 반도체 메모리 소자를 설명하기 위한 각 공정별 사시도이다. 도 8 내지 도 13은 도 2 내지 도 7 각각에 해당하는 단면도이다. 도 14는 본 발명의 반도체 메모리 소자를 설명하기 위한 단면도이다.
먼저, 도 2 및 도 8을 참조하여, 셀 영역 및 주변 영역이 한정된 반도체 기판(100)을 제공한다. 이때, 반도체 기판(100)은 실리콘 기판이며, 본 도면에서는반도체 기판(100)의 셀 영역만을 도시한다. 반도체 기판(100) 상부에 비트 라인용 도전층(105) 및 보호용 절연막(107)을 형성한다. 이때, 비트 라인용 도전층(105)을 형성하기 전에 버퍼 절연막(도시되지 않음)을 추가로 개재할 수 있다. 비트 라인용 도전층(105)으로는 텅스텐 금속막, 금속 실리사이드막 또는 도핑된 폴리실리콘막이 이용될 수 있다. 이때, 비트 라인용 도전층(105)은 소자 분리막의 두께 정도 예를들어, 0.25㎛ 이상의 두께로 증착함이 바람직하다. 보호용 절연막(107)은 일반적으로 층간 절연막으로 이용되는 실리콘 산화막과 식각 선택비를 갖는 물질로 형성됨이 바람직하고, 예를들어 실리콘 질화막(SiN)이 이용될 수 있다. 보호용 절연막(107) 및 비트 라인용 도전층(105)을 비트 라인의 형태로 패터닝한다. 이때, 비트 라인용 도전층(105) 저부에 버퍼 절연막(도시되지 않음)이 형성되는 경우, 보호용 절연막(107) 및 비트 라인용 도전층(105) 뿐만 아니라 버퍼 절연막까지 식각한다. 다음, 반도체 기판(100) 상부에 스페이서용 도전층을 증착하고, 이를 비등방성 패터닝하여 스페이서(109)를 형성한다. 스페이서(109) 역시 보호용 절연막(107)과 동일한 물질로 형성함이 바람직하다. 여기서, 비트 라인(105), 보호용 절연막(107) 및 스페이서(109)를 통칭하여 비트 라인 구조물(110)이라 칭한다. 비트 라인 구조물(110)은 등간격을 가지면서 서로 평행하게 배열된다.
도 3 및 도 9에 도시된 바와 같이, 비트 라인 구조물(110) 사이의 공간이 매립되도록 절연막(115)을 증착한다. 이때, 절연막(115)으로는 예를들어 실리콘 산화막이 이용될 수 있다. 다음, 절연막(115)을 비트 라인 구조물(110) 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing:이하 CMP)한다. 이에따라, 비트 라인 구조물(110) 사이에 절연막(115)이 매립된다.
그 다음, 도 4 및 도 10에 도시된 바와 같이, 절연막(116)을 액티브 예정 영역(125)을 한정하도록 식각하여, 소자 분리막(120)을 형성한다. 이에따라, 비트 라인 구조물(110)과 소자 분리막(120)으로 둘러싸인 일정 공간이 확보되며, 이 공간이 액티브 예정 영역(125)이 된다. 이때, 소자 분리막(120)은 액티브 예정 영역이 각 열마다 서로 엇갈리게 교번적으로 배열되며, 비트 라인 구조물(110)과 동일한 높이를 갖는다.
도 5 및 도 11을 참조하여, 노출된 액티브 예정 영역(125)의 반도체 기판(100)을 선택적으로 단결정 에피택셜 성장시켜서, 액티브 예정 영역(125)에 실리콘층으로 된 액티브 영역(130)을 형성한다. 액티브 영역(130)은 상술한 바와 같이, 엇갈리도록, 즉, 다음 열의 액티브 영역(130)은 해당 열의 액티브 영역(130) 사이에 배치된다. 아울러, 액티브 영역(130)은 비트 라인 구조물(110)의 보호용 절연막(107, 도 2 참조)과 스페이서(109, 도 2 참조) 및 소자 분리막(120)에 의하여 둘러싸여져 있으므로, 비트 라인(105)과 전기적으로 분리된다. 이때, 액티브 영역(130)은 반도체 기판(100)을 비트 라인 구조물(110, 혹은 소자 분리막)의 높이까지 에피택셜 성장시켜서 얻어진다.
본 실시예는 비트 라인 구조물(110)이 반도체 기판(100) 상에 형성되고 비트 라인 구조물 양측에 에피택셜 실리콘층이 형성된 것이지만, 에피택셜 실리콘층과 반도체 기판(100)이 동일한 물성이므로 마치, 비트 라인 구조물(110)이 반도체 기판(100)내에 매립된 것으로 보여진다. 이에따라, 본 실시예에서는 상기한 구조를비트 라인 구조물(110)이 기판(100) 내부에 위치한다고 표현하기로 한다.
그 후, 도 6 및 도 12에 도시된 바와 같이, 반도체 기판(100) 결과물 즉, 비트 라인 구조물(110), 소자 분리막(120) 및 액티브 영역(130) 상부에 워드 라인 구조물(140)을 형성한다. 워드 라인 구조물(140)은 일정 간격을 가지고 비트 라인 구조물(110)과 교차하도록 배열되며, 예를들어, 하나의 액티브 영역당 한 쌍의 워드 라인 구조물(140)이 배치된다. 이때, 워드 라인 구조물(140)은 반도체 기판(100) 결과물 표면에 형성되는 게이트 절연막(141), 게이트 절연막(141) 상부에 형성되는 워드 라인(143), 워드 라인(143) 상부에 형성되는 하드 마스크막(145) 및 하드 마스크막(145), 워드 라인(143) 및 게이트 절연막(141) 측벽에 형성되는 워드 라인 스페이서(147)를 포함한다. 아울러, 워드 라인 구조물(140)은 비트 라인 구조물(110)과 접하더라도, 비트 라인 구조물(110) 표면의 보호용 절연막(107, 도 2 참조)에 의하여 워드 라인(143)과 비트 라인(105)은 절연을 유지하게 된다.
이어서, 도 7 및 도 13을 참조하여, 워드 라인 구조물(140) 양측의 액티브 영역(130)에 불순물을 주입하여, 소오스, 드레인 영역(145a,145b)을 한정한다. 예를들어, 하나의 액티브 영역(130)을 기준으로 설명할 때, 워드 라인 구조물(140)의 외측의 액티브 영역(130)에는 소오스 영역(145a)이 형성되고, 워드 라인 구조물(140) 사이의 액티브 영역(130)에는 드레인 영역(145b)이 형성된다. 다음, 반도체 기판(100) 결과물 상부에 층간 절연막(150)을 형성한다. 그후, 층간 절연막(150)은 워드 라인 구조물(140)의 표면이 노출되도록 CMP하여, 워드 라인 구조물(140) 사이에 매립한다. 이때, 상기 층간 절연막(150)은 CMP 공정을 수행하지않은 상태로 다음 공정을 진행하여도 무방하다. 그 다음, 소오스 영역(145a) 및 드레인 영역(145b)이 동시에 노출되도록 층간 절연막(150)을 패터닝하여, 스토리지 노드 콘택홀(155) 및 비트 라인 콘택홀(160)을 형성한다. 이때, 스토리지 노드 콘택홀(155)은 소오스 영역(145a)을 노출시키고, 비트 라인 콘택홀(160)은 드레인 영역(145b) 및 비트 라인 구조물(110)의 비트 라인(105)을 동시에 노출시킨다.
여기서, 층간 절연막(150) 및 보호용 절연막(107)을 선택적으로 식각하여 스토리지 노드 콘택홀(155) 및 비트 라인 콘택홀(160)을 형성하는 경우, 오정렬이 발생될 수 있다. 이러한 문제점을 방지하고자, 본 실시예에서는 층간 절연막(150)을 증착하기 전에, 비트 라인 콘택홀(160)이 형성될 비트 라인 구조물(110)의 보호용 절연막(107)을 일부 제거한다. 그리고 난 다음, 층간 절연막(150)을 증착하고, 소오스 영역(145a)이 노출되도록 스토리지 노드 콘택홀(155)을 형성하고, 드레인 영역(145b) 및 비트 라인(105)이 동시에 노출되도록 비트 라인 콘택홀(160)을 형성한다. 그러면, 비록 오정렬이 발생되어 스토리지 노드 콘택홀(155)이 비트 라인 구조물(110)영역까지 침범하더라도, 스토리지 노드 콘택홀(155)에 의하여 보호용 절연막(107)만이 노출되므로, 쇼트의 문제점이 없다.
그후, 스토리지 노드 콘택홀(155) 및 비트 라인 콘택홀(160)내에 도전층을 매립하여, 스토리지 노드 콘택 패드(도시되지 않음) 및 비트 라인 콘택 패드(도시되지 않음)를 형성하고, 스토리지 노드 캐패시터(도시되지 않음)를 형성한다.
도 14는 상기와 같은 방식으로 형성된 반도체 메모리 소자의 단면도로서, 본 도면에는 상기 도면들에서 설명된 스토리지 노드 콘택홀(155) 및 비트 라인콘택홀(160) 이후의 구조물들이 제시된다.
도 14에 도시된 바와 같이, 반도체 기판(100)내에 비트 라인 구조물(110), 소자 분리막(120) 및 액티브 영역(130)이 구비된다. 여기서, 비트 라인 구조물(110)은 상술한 바와 같이 비트 라인(105)과 보호용 절연막(107) 및 스페이서(109: 도 2 참조)를 포함한다. 상술한 바와 같이, 액티브 영역(130)은 비트 라인 구조물(110)과 소자 분리막(120)에 의하여 둘러싸이게 되고, 에피택셜층으로 형성될 수 있으며, 비트 라인 구조물(110)과도 전기적으로 절연된다.
다음, 반도체 기판(100) 상부에 상술한 평면도들에서와 같은 배치로 워드 라인 구조물(140)이 형성된다. 워드 라인 구조물(140)은 상술한 바와 같이, 게이트 절연막(141), 워드 라인(143), 하드 마스크막(145) 및 워드 라인 스페이서(147)로 구성된다. 다음, 워드 라인 구조물(140) 양측의 액티브 영역(130)에, 소오스, 드레인 영역(145a,145b, 도 13 참조)이 형성되고, 워드 라인 구조물(140)이 형성된 반도체 기판(100) 상부에 층간 절연막(150)이 형성된다. 이때, 층간 절연막(150)은 경우에따라 워드 라인 구조물(140) 표면이 노출되도록 CMP될 수 있다. 층간 절연막(150)내에는 소오스 영역(145a)을 노출시키는 스토리지 노드 콘택홀(155) 및 드레인 영역(145b) 및 비트 라인(105)을 노출시키는 비트 라인 콘택홀(160)이 형성된다. 이때, 오정렬에 의한 쇼트를 방지하기 위하여, 상술한 바와 같이, 층간 절연막(150)이 형성되기 전에 미리 비트 라인(105) 상의 보호용 절연막(107)을 제거한 후, 층간 절연막(150)을 형성하고, 층간 절연막(150)의 소정 부분을 식각하여, 비트 라인 콘택홀을 형성함이 바람직하다.
스토리지 노드 콘택홀(155) 및 비트 라인 콘택홀(160) 내부를 매립하도록, 제 1 층간 절연막(150)과 동일 높이로 제 1 및 제 2 콘택 패드(165a, 165b)를 형성한다. 여기서, 제 1 콘택 패드(165a)는 소오스 영역(145a)과 콘택되고, 제 2 콘택 패드(165b)는 드레인 영역(145b) 및 노출된 비트 라인(105)과 콘택된다. 다음, 제 1 및 제 2 콘택 패드(165b)를 포함하는 층간 절연막(150) 상부에 제 2 층간 절연막(175)을 형성한다. 제 2 층간 절연막(175)은 그내부에 제 1 콘택 패드(165a)와 콘택되는 스토리지 콘택 패드(180)를 포함한다. 여기서, 제 2 층간 절연막(175)의 저면 또는 상면에 에치 스톱퍼(170)가 개재될 수 있으며, 본 실시예에서는 제 2 층간 절연막(175) 하부에 에치 스톱퍼(170)가 형성된 경우에 대하여만 나타낸다.
제 2 층간 절연막(175) 상부에 스토리지 노드 전극(185)이 형성된다. 이때, 스토리지 노드 전극(185)은 스토리지 콘택 패드(180)와 콘택되도록 형성되며, 예를들어, 스택 형태, 콘케이브 형태, 실린더 형태로 형성될 수 있다. 스토리지 노드 전극(185) 표면에 유전막(190) 및 플레이트 전극(195)이 순차적으로 형성되어, 캐패시터(200)가 형성된다. 그후, 캐패시터(200)가 형성된 반도체 기판(100) 결과물 상부에 평탄화 절연막(210)이 형성된다. 평탄화 절연막(210)은 증착 후, 그 표면이 CMP되어 질수 있다. 평탄화 절연막(210)내부에는 플레이트 전극(195)과 콘택되는 콘택 플러그(215a), 비트 라인(105)과 콘택되는 콘택 플러그(215b) 및 선택되는 워드 라인(143)과 콘택되는 콘택 플러그(215c)가 형성되어 있다. 평탄화 절연막(210) 상부에 콘택 플러그들(215a,215b,215c)과 각각 콘택되는 금속 배선(220)이 형성된다.
이와같은 본 발명은 비트 라인 구조물(110)이 워드 라인 구조물(140) 하부에, 즉, 소자 분리막(120)과 동일 평면상에 배치된다. 그러므로, 비트 라인 구조물(110)의 높이만큼 단차를 줄일 수 있으며, 워드 라인 구조물(140)을 기준으로 하부에는 비트 라인 구조물(110)이 형성되고, 상부에는 스토리지 노드 콘택 패드(180) 및 스토리지 노드 전극(185)이 형성됨에 따라, 비트 라인 구조물(110)과 스토리지 노드 콘택 패드(180) 또는 스토리지 노드 전극(185)간의 쇼트를 방지할 수 있다.
또한, 비트 라인(110)이 워드 라인 구조물(140) 하부에 형성됨에 따라, 비트 라인 구조물(110)의 두께만큼 스토리지 노드 전극(185)의 높이를 보상할 수 있다. 즉, 스토리지 노드 전극(185)이 기존 비트 라인이 형성되었던 제 2 층간 절연막 상부에 형성되므로, 높이는 동일하지만 실질적으로 스토리지 노드 전극(185)이 하부로 연장된 상태이므로, 스토리지 캐패시턴스가 증대된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 비트 라인 구조물을 워드 라인 저부 즉, 기판내에 형성한다. 이에따라, 비트 라인 구조물의 두께 만큼 스토리지 노드 캐패시턴스의 높이가 보상되고, 비트 라인 구조물과 스토리지 노드 콘택 패드간의 절연을 확보하기 용이하다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (28)
- 반도체 기판;반도체 기판 상에 다수개가 평행하게 배열되고, 비트 라인과 비트 라인을 둘러싸는 절연물로 구성되는 비트 라인 구조물;상기 비트 라인 사이의 공간에 액티브 예정 영역을 한정하도록 소정 부분에 형성되며, 상기 비트 라인 구조물과 동일 높이를 갖는 소자 분리막;상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 형성되며, 상기 비트 라인 구조물 및 소자 분리막과 동일 높이로 형성되는 실리콘층;상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 형성되며, 워드 라인과 워드 라인을 둘러싸는 절연물을 포함하는 워드 라인 구조물; 및상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 비트 라인 구조물은, 도전층으로 구성된 비트 라인;상기 비트 라인 상부에 형성된 보호용 절연막; 및상기 비트 라인 및 보호용 절연막 측벽에 형성되는 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 실리콘층은 단결정 에피택셜층인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 워드 라인 구조물은, 게이트 절연막;상기 게이트 절연막 상부에 형성되는 도전층으로 구성된 워드 라인;상기 워드 라인 상부에 형성되는 하드 마스크막; 및상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 워드 라인 구조물은 상기 비트 라인 구조물과 실질적으로 수직을 이루도록 배열되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 워드 라인 구조물이 형성된 반도체 기판 상에 형성되는 제 1 층간 절연막;상기 제 1 층간 절연막내에 형성되고, 상기 소오스 영역과 콘택되는 제 1 콘택 패드;상기 제 1 층간 절연막내에 형성되고, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드;상기 제 1 층간 절연막 상부에 형성되는 제 2 층간 절연막;상기 제 2 층간 절연막내에 형성되며, 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드; 및상기 제 2 층간 절연막 상부에 형성되며, 상기 스토리지 노드 콘택 패드와 콘택되는 스토리지 노드 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 6 항에 있어서,상기 제 1 층간 절연막과 상기 보호용 절연막은 식각 선택비가 상이한 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판;반도체 기판 상에 다수개가 평행하게 배열되고, 비트 라인과 비트 라인을 둘러싸는 절연물로 구성되는 비트 라인 구조물;상기 비트 라인 사이의 공간에 액티브 예정 영역을 한정하도록 소정 부분에 형성되며, 상기 비트 라인 구조물과 동일 높이를 갖는 소자 분리막;상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 형성되며, 상기 비트 라인 구조물 및 소자 분리막과 동일 높이로 형성되는 단결정 에피택셜 실리콘층;상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 형성되며, 워드 라인과 워드 라인을 둘러싸는 절연물을 포함하는 워드 라인 구조물;상기 워드 라인 구조물 양측의 단결정 에피택셜 실리콘층에 형성된 소오스, 드레인 영역;상기 워드 라인 구조물이 형성된 반도체 기판 상에 형성되며, 상기 소오스 영역과 콘택되는 제 1 콘택 패드와, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드를 포함하는 제 1 층간 절연막;상기 제 1 층간 절연막 상부에 형성되고, 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드를 포함하는 제 2 층간 절연막;상기 제 2 층간 절연막 상부에 형성되며, 상기 스토리지 노드 콘택 패드와 콘택되는 스토리지 노드 캐패시터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서,상기 비트 라인 구조물은, 도전층으로 구성된 비트 라인;상기 비트 라인 상부에 형성된 보호용 절연막; 및상기 비트 라인 및 보호용 절연막 측벽에 형성되는 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서,상기 워드 라인 구조물은, 게이트 절연막;상기 게이트 절연막 상부에 형성되는 도전층으로 구성된 워드 라인;상기 워드 라인 상부에 형성되는 하드 마스크막; 및상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서,상기 워드 라인 구조물은 상기 비트 라인 구조물과 실질적으로 수직을 이루도록 배열되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8 항에 있어서,상기 제 1 층간 절연막과 상기 보호용 절연막은 식각 선택비가 상이한 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판상에 다수개가 평행하게 연장되도록 비트 라인 구조물을 형성하는 단계;상기 비트 라인 구조물 사이의 공간의 소정 부분에 액티브 예정 영역을 한정하도록 소자 분리막을 형성하는 단계;상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 반도체 기판의 액티브 예정 영역에 실리콘층을 형성하는 단계;상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 워드 라인 구조물을 형성하는 단계; 및상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항에 있어서,상기 비트 라인 구조물을 형성하는 단계는,상기 반도체 기판 상에 비트 라인용 도전층을 형성하는 단계;상기 비트 라인 상부에 보호용 절연막을 형성하는 단계;상기 보호용 절연막 및 도전층을 패터닝하여 비트 라인을 한정하는 단계; 및상기 비트 라인 및 보호용 절연막의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항에 있어서,상기 소자 분리막을 형성하는 단계는,상기 비트 라인 구조물 사이의 공간에 충분히 충진되도록 산화막을 형성하는단계;상기 산화막을 상기 비트 라인 구조물 표면이 노출되도록 CMP하는 단계; 및상기 산화막을 소정 부분 식각하여, 액티브 예정 영역에 해당하는 반도체 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항에 있어서,상기 실리콘층을 형성하는 단계는, 액티브 예정 영역에 해당하는 반도체 기판을 상기 소자 분리막 및 비트 라인 구조물의 높이까지 단결정 에피택셜 성장시키는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항에 있어서,상기 워드 라인 구조물을 형성하는 단계는,상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 형성되는 워드 라인용 도전층을 형성하는 단계;상기 도전층 상부에 하드 마스크막을 형성하는 단계;상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 식각하여, 워드 라인을 한정하는 단계; 및상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항 또는 제 14 항에 있어서,상기 워드 라인 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막내에, 상기 소오스 영역과 콘택되는 제 1 콘택 패드와, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드를 형성하는 단계;상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막내에 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드를 형성하는 단계; 및상기 제 2 층간 절연막 상부에 상기 스토리지 노드 콘택 패드와 콘택되도록 스토리지 노드 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서,상기 제 1 및 제 2 콘택 패드를 형성하는 단계는,상기 제 1 층간 절연막을 소정 부분 식각하여, 상기 소오스 영역을 노출시키는 콘택홀과, 드레인 영역 및 비트 라인을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내부가 충진되도록 도전층을 형성하는 단계;상기 도전층을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 19 항에 있어서,상기 제 1 층간 절연막을 식각하기 전에, 상기 노출되어질 비트 라인 구조물의 보호용 절연막을 소정 부분 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 18 항에 있어서,상기 제 1 층간 절연막은 상기 보호용 절연막과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 반도체 기판상에 다수개가 평행하게 연장되도록 비트 라인 구조물을 형성하는 단계;상기 비트 라인 구조물 사이의 공간의 소정 부분에 액티브 예정 영역을 한정하도록 소자 분리막을 형성하는 단계;상기 비트 라인 구조물 및 소자 분리막으로 둘러싸여진 액티브 예정 영역에 해당하는 반도체 기판을 상기 비트 라인 구조물 및 소자 분리막의 높이만큼 단결정 에피택셜 성장시키는 단계;상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 다수개가 평행하도록 워드 라인 구조물을 형성하는 단계;상기 워드 라인 구조물 양측의 실리콘층에 형성된 소오스, 드레인 영역을 형성하는 단계;상기 워드 라인 구조물이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연내에, 상기 소오스 영역과 콘택되는 제 1 콘택 패드와, 상기 드레인 영역 및 비트 라인과 콘택되는 제 2 콘택 패드를 형성하는 단계;상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막내에 상기 제 1 콘택 패드와 연결되는 스토리지 노드 콘택 패드를 형성하는 단계; 및상기 제 2 층간 절연막 상부에 상기 스토리지 노드 콘택 패드와 콘택되도록 스토리지 노드 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서,상기 비트 라인 구조물을 형성하는 단계는,상기 반도체 기판 상에 비트 라인용 도전층을 형성하는 단계;상기 비트 라인 상부에 보호용 절연막을 형성하는 단계;상기 보호용 절연막 및 도전층을 패터닝하여 비트 라인을 한정하는 단계; 및상기 비트 라인 및 보호용 절연막의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서,상기 소자 분리막을 형성하는 단계는,상기 비트 라인 구조물 사이의 공간에 충분히 충진되도록 산화막을 형성하는 단계;상기 산화막을 상기 비트 라인 구조물 표면이 노출되도록 CMP하는 단계; 및상기 산화막을 소정 부분 식각하여, 액티브 예정 영역에 해당하는 반도체 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서,상기 워드 라인 구조물을 형성하는 단계는,상기 비트 라인 구조물, 소자 분리막 및 실리콘층 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 형성되는 워드 라인용 도전층을 형성하는 단계;상기 도전층 상부에 하드 마스크막을 형성하는 단계;상기 하드 마스크막, 워드 라인용 도전층 및 게이트 절연막을 식각하여, 워드 라인을 한정하는 단계; 및상기 하드 마스크막, 워드 라인 측벽에 형성되는 워드 라인 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서,상기 제 1 및 제 2 콘택 패드를 형성하는 단계는,상기 제 1 층간 절연막을 소정 부분 식각하여, 상기 소오스 영역을 노출시키는 콘택홀과, 드레인 영역 및 비트 라인을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내부가 충진되도록 도전층을 형성하는 단계;상기 도전층을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 26 항에 있어서,상기 제 1 층간 절연막을 식각하기 전에, 상기 노출되어질 비트 라인 구조물의 보호용 절연막을 소정 부분 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 22 항에 있어서,상기 제 1 층간 절연막은 상기 보호용 절연막과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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