CN108933136B - 半导体结构、存储器结构及其制备方法 - Google Patents

Abstract

本发明提供一种半导体结构、存储器结构及其制备方法，包括如下步骤：1）提供一半导体衬底；2）于半导体衬底内形成字线；3）于半导体衬底上形成位线；4）于半导体衬底上形成填充介质层；5）于填充介质层上形成图形化掩膜层；6）于图形化掩膜层上形成侧墙氧化层；7）于步骤6）得到的结构上形成图形化刻蚀阻挡层；8）于填充介质层内形成第一隔离通孔及第二隔离通孔；9）去除第一图形单元、第二图形单元及位于第二图形单元下方的侧墙氧化层；10）于第一隔离通孔内形成第一绝缘隔离结构，于第二隔离通孔内形成第二绝缘隔离结构；11）去除填充介质层，并形成导电栓塞。本发明实现导电栓塞可以降低导电栓塞与有源区的接触电阻。

Description

半导体结构、存储器结构及其制备方法

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种半导体结构、存储器结构及其制备方法。

背景技术

随着工艺的发展，半导体结构中的用于将半导体衬底中的功能器件与外部电连接的导电栓塞的尺寸越来越小，使得所述导电栓塞容易发生偏移，导电栓塞与有源区的有效接触面积变小，譬如，动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是由许多重复的存储单元组成。每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，每个所述晶体管包括一个栅极以及位于衬底内的源极和漏极，源极/漏极与位线相连接，漏极/源极则通过存储单元接触(cell contact)结构与所述电容器连接。随着工艺的发展，所述动态随机存储器的尺寸微缩，所述动态随机存储器的特征尺寸、单元面积相应减小，这就使得形成的所述导电栓塞很容易发生偏移，从而使得所述导电栓塞与所述半导体衬底中的有源区的有效接触面积变小，使得所述导电栓塞与所述有源区的接触电阻及所述导电栓塞自身的电阻较大。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构、存储器结构及其制备方法，用于解决现有技术中随着工艺的发展，现有半导体结构中的导电栓塞(譬如动态随机存储器中的导电栓塞)的特征尺寸越来越小，导电栓塞容易发生偏移，使得导电栓塞与有源区的有效接触面积较小，从而使得到导电栓塞与有源区的接触电阻变大的问题。

为实现上述目的及其他相关目的，本发明提供一种存储器结构的制备方法，包括如下步骤：

1)提供一半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度角度，贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不相同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距，其中，所述第一间距小于所述第二间距；

3)于所述半导体衬底上形成若干个间隔排布的位线；

4)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述字线的延伸方向相同，所述第一图形单元的正投影覆盖所述第一字线及所述有源区一侧；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述字线的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔的延伸方向与所述字线的延伸方向相同，所述第一隔离通孔对应所述第一侧墙部的正投影，于相邻所述位线之间形成所述第一隔离通孔；所述第二隔离通孔的延伸方向与所述字线的延伸方向相同，所述第二隔离通孔对应所述第二侧墙部的正投影，于相邻所述位线之间形成所述第二隔离通孔；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

作为本发明的一种优选方案，步骤3)包括如下步骤：

3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；及

3-2)于所述叠层结构的外围形成侧墙结构，所述侧墙结构与所述叠层结构共同构成所述位线。

作为本发明的一种优选方案，步骤3-1)之前还包括如下步骤：

刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构以形成浅沟槽；及

于所述浅沟槽底部形成多晶硅层，所述多晶硅层定义出所述叠层结构的位置及形状，并作为所述位线与所述有源区电连接的位线接触结构。

步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁及所述位线接触结构的外壁；

3-2-2)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及

3-2-3)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方娜，步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁及所述位线接触结构的外壁；

3-2-2)于所述第一侧墙介质层的外围形成牺牲层，所述牺牲层覆盖所述第一侧墙介质层的外壁；

3-2-3)于所述牺牲层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述牺牲层的外壁；及

3-2-4)去除所述牺牲层，以于所述第一侧墙介质层与所述第二侧墙介质层之间形成空气腔。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，步骤3-2)中形成的所述侧墙结构还覆盖于所述位线之间的所述半导体衬底表面；步骤11)中，去除所述填充介质层的同时，去除位于所述第一绝缘隔离结构与所述第二隔离结构之间，且位于相邻所述位线之间的所述侧墙结构。

作为本发明的一种优选方案，步骤2)中，于所述半导体衬底内形成若干个平行间隔排布的字线包括如下步骤：

2-1)于所述半导体衬底内形成沟槽，所述沟槽定义出所述字线的位置及形状；

2-2)于所述沟槽内形成栅间介质层，所述栅间介质层覆盖所述沟槽的侧壁及底部；

2-3)于所述沟槽内形成第一导电层及第二导电层，所述第一导电层覆盖所述栅间介质层的侧壁及所述栅间介质层的底部，所述第二导电层填满所述第一导电层内侧的间隙，所述第一导电层及所述第二导电层的上表面均低于所述半导体衬底的上表面，且所述第二导电层的上表面高于所述第一导电层的上表面；及

2-4)于所述沟槽内形成填充绝缘层，所述填充绝缘层覆盖所述第一导电层的上表面及所述第二导电层的上表面，且填满所述沟槽。

步骤4)包括如下步骤：

4-1)于所于所述半导体衬底上形成填充介质层，所述填充介质层填满所述位线之间的间隙并覆盖所述位线的上表面；及

4-2)对所述填充介质层进行平坦化处理，以去除位于所述位线上表面的所述填充介质层，使得保留的所述填充介质层的上表面与所述位线的上表面相平齐。

作为本发明的一种优选方案，所述图形化掩膜层还包括硬掩膜层及介质层，步骤5)于所述填充介质层上形成图形化掩膜层包括如下步骤：

5-1)于所述填充介质层上形成硬掩膜层；

5-2)于所述硬掩膜层上形成介质层；

5-3)于所述介质层上形成光刻胶掩膜层；及

5-4)将所述光刻胶掩膜层进行图形化处理，以若干个所述第一图形单元。

作为本发明的一种优选方案，所述硬掩膜层的材料包括碳，所述介质层的材料包括氮氧化硅，所述掩膜层的材料包括光刻胶。

作为本发明的一种优选方案，步骤8)中形成的所述第一隔离通孔沿所述字线排布方向的宽度与覆盖于所述第一图形单元侧壁的所述第一侧墙部沿所述字线排布方向的宽度相同。

作为本发明的一种优选方案，所述图形化刻蚀阻挡层的材料包括多晶硅，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

作为本发明的一种优选方案，所述位线沿所述字线排布的方向呈波浪状延伸。

作为本发明的一种优选方案，沿所述字线排布的方向，所述第一侧墙部的宽度小于相邻所述有源区之间的间距，所述第二侧墙部的宽度小于贯穿相同所述有源区的所述第一字线和所述第二字线之间的间距。

本发明还提供一种存储器结构，所述存储器结构包括：

半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度；贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距；其中，所述第一间距小于所述第二间距；

若干个平行间隔排布的位线，位于所述半导体衬底上；

第一绝缘隔离结构，以间距倍增方式位于所述半导体衬底上，且位于相邻所述位线之间，所述第一绝缘隔离结构的延伸方向与所述字线的延伸方向相同，且所述第一绝缘隔离结构的正投影位于相邻所述有源区之间且对应于所述浅沟槽隔离结构；

第二绝缘隔离结构，以间距倍增方式位于所述半导体衬底上，且位于相邻所述位线之间，所述第二绝缘隔离结构的延伸方向与所述字线的延伸方向相同，且所述第二绝缘隔离结构的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；及

导电栓塞，位于所述半导体衬底上，且由位于所述第一绝缘隔离结构、所述第二绝缘隔离结构之间及相邻所述位线所构成的凹孔中，并且所述导电栓塞的正投影局部重迭在所述字线上。

作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括右下至上依次叠置的导线黏附层、导线主体层及顶层介质层。

作为本发明的一种优选方案，所述导线黏附层的材料包括氮化钛，所述导线主体层的材料包括钨，所述顶层介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述半导体衬底内还设有有源区中间凹陷，所述有源区中间凹陷位于所述叠层结构的底部；所述存储器结构还包括位线接触结构，所述位线接触结构填入所述有源区中间凹陷，且所述位线接触结构与所述叠层结构的底部相接触。

作为本发明的一种优选方案，所述侧墙结构包括第一侧墙介质层、第二侧墙介质层及第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述侧墙结构包括第一侧墙介质层、空气腔及第二侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外侧，所述空气腔位于所述第一侧墙介质层与所述第二侧墙介质层之间。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述半导体衬底内形成有定义出所述字线的位置及形状的沟槽，所述字线包括：

栅间介质层，位于所述沟槽的侧壁及底部；

第一导电层，覆盖于所述栅间介质层的侧壁及所述栅间介质层的底部；

第二导电层，填满所述第一导电层内侧的间隙，所述第一导电层及所述第二导电层的上表面均不低于所述半导体衬底的上表面，且所述第二导电层的上表面高于所述第一导电层的上表面；及

填充绝缘层，覆盖所述第一导电层的上表面及所述第二导电层的上表面，且填满所述沟槽。

作为本发明的一种优选方案，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

作为本发明的一种优选方案，所述位线沿所述字线排布的方向呈波浪状延伸。

作为本发明的一种优选方案，沿所述字线排布的方向，所述第一绝缘隔离结构的宽度小于相邻所述有源区之间的间距，所述第二绝缘隔离结构的宽度小于贯穿相同所述有源区的所述第一字线和所述第二字线之间的间距。

本发明还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：

1)提供一半导体基底，所述半导体基底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体基底内隔离出若干个间隔排布的有源区；

2)于所述半导体基底上形成若干个平行间隔排布的凸出结构，所述凸出结构的上表面高于所述半导体基底的上表面；所述位线的延伸方向与所述有源区的延伸方向相交于小于90度的第一角度；

3)于所述位线的侧壁形成侧墙结构，所述侧墙结构覆盖于所述位线的外壁上；

4)于所述半导体基底上形成填充介质层，所述填充介质层填满所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述位线的延伸方向相交于小于等于90度的第二角度，且所述第一图形单元的正投影覆盖部分所述有源区；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述第一图形单元的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影贯穿位于同一列的所述有源区；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔位于相邻所述位线之间，且所述第一隔离通孔的正投影位于相邻所述有源区之间，所述第二隔离通孔位于相邻所述位线之间，且所述第二隔离通孔的正投影贯穿位于同一列的所述有源区；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

作为本发明的一种优选方案，步骤3)中形成的所述侧墙结构还覆盖于所述凸出结构之间的所述半导体衬底表面；步骤11)中，去除所述填充介质层的同时，去除位于所述第一绝缘隔离结构与所述第二隔离结构之间，且位于相邻所述位线之间的所述侧墙结构。

作为本发明的一种优选方案，步骤3)包括如下步骤：

3-1)于所述位线的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述位线的外壁；

3-2)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及

3-3)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，步骤3)包括如下步骤：

3-1)于所述位线的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述位线的外壁；

3-2)于所述第一侧墙介质层的外围形成牺牲层，所述牺牲层覆盖所述第一侧墙介质层的外壁；

3-3)于所述牺牲层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述牺牲层的外壁；及

3-4)去除所述牺牲层，以于所述第一侧墙介质层与所述第二侧墙介质层之间形成空气腔。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述图形化掩膜层还包硬掩膜层及介质层，步骤5)于所述填充介质层上形成图形化掩膜层包括如下步骤：

5-1)于所述填充介质层上形成硬掩膜层；

5-2)于所述硬掩膜层上形成介质层；

5-3)于所述介质层上形成光刻胶掩膜层；及

5-4)将所述光刻胶掩膜层进行图形化处理，以若干个所述第一图形单元。

作为本发明的一种优选方案，所述硬掩膜层的材料包括碳，所述介质层的材料包括氮氧化硅，所述掩膜层的材料包括光刻胶。

作为本发明的一种优选方案，步骤8)中形成的所述第一隔离通孔沿所述位线延伸方向的宽度与覆盖于所述第一图形单元侧壁的所述第一侧墙部沿所述位线延伸方向的宽度相同。

作为本发明的一种优选方案，所述图形化刻蚀阻挡层的材料包括多晶硅，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

作为本发明的一种优选方案，沿所述位线延伸的方向，所述第一侧墙部的宽度小于相邻所述有源区之间的间距。

本发明还提供一种半导体结构，所述半导体结构包括：

半导体基底，所述半导体基底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体基底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的位线，位于所述半导体基底上，所述位线的上表面高于所述半导体基底的上表面，且所述位线的延伸方向与所述有源区的延伸方向相交于小于90度的第一角度；

侧墙结构，覆盖于所述位线的侧壁上；

第一绝缘隔离结构，以间距倍增方式位于所述半导体基底上，且位于相邻所述位线之间，所述第一绝缘隔离结构的延伸方向与所述位线的延伸方向相较于小于等于90度的第二角度，且所述第一绝缘隔离结构的正投影位于相邻所述有源区之间；

第二绝缘隔离结构，以间距倍增方式位于所述半导体基底上，且位于相邻所述位线之间，所述第二绝缘隔离结构的延伸方向与所述第一绝缘隔离结构的延伸方向相同，且所述第二绝缘隔离结构的正投影贯穿位于同一列的所述有源区；及

导电栓塞，位于所述半导体基底上，且位于由所述第一绝缘隔离结构、所述第二绝缘隔离结构及所述位线所构成的凹孔中，并填满所述所述第一绝缘隔离结构与所述第二绝缘隔离结构之间的间隙及所述位线之间的间隙。

作为本发明的一种优选方案，所述侧墙结构包括第一侧墙介质层、第二侧墙介质层及第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述位线的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述侧墙结构包括第一侧墙介质层、空气腔及第二侧墙介质层，其中，所述第一侧墙介质层覆盖于所述位线的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外侧，所述空气腔位于所述第一侧墙介质层与所述第二侧墙介质层之间。

作为本发明的一种优选方案，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

作为本发明的一种优选方案，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

作为本发明的一种优选方案，沿所述位线延伸的方向，所述第一绝缘隔离结构的宽度小于相邻所述有源区之间的间距。

如上所述，本发明的半导体结构、存储器结构及其制备方法，具有以下有益效果：

本发明的存储器结构的制备方法通过负间隔层图像成形技术(Negative SpacerPatterning)形成第一图形单元及第二图形单元作为阻挡层，在处理后可以形成自校准的导电栓塞，在不增加工艺难度的前提下实现导电栓塞与有源区的接触面积的最大化，从而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；

本发明的存储结构中，由于绝缘隔离结构沿字线排布方向的宽度小于相邻有源区之间的间距，使得绝缘隔离结构对有源区的占用达到最小化，从而使得导电栓塞与有源区的接触面积达到最大化，进而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；

本发明的半导体结构的制备方法通过负间隔层图像成形技术形成第一图形单元及第二图形单元作为阻挡层，在处理后可以形成自对准的导电栓塞，在不增加工艺难度的前提下实现导电栓塞与有源区接触面积的最大化，从而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；

本发明的存储结构中，由于绝缘隔离结构沿位线延伸方向的宽度小于相邻有源区之间的间距，使得绝缘隔离结构对有源区的占用达到最小化，从而使得导电栓塞与有源区的接触面积达到最大化，进而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻。

附图说明

图1显示为本发明实施例一中提供的存储器结构的制备方法的流程图。

图2显示为本发明实施例一中提供的存储器结构的制备方法中步骤1)所得结构的俯视结构示意图。

图3显示为沿图2中AA方向的截面结构示意图。

图4显示为本发明实施例一中提供的存储器结构的制备方法中步骤2)所得结构的俯视结构示意图。

图5显示为沿图4中AA方向的截面结构示意图。

图6显示为本发明实施例一中提供的存储器结构的制备方法中步骤3)所得结构的俯视结构示意图。

图7显示为沿图6中AA方向的截面结构示意图。

图8及图9显示为沿图7中A区域的侧墙结构的局部放大截面结构示意图。

图10及图11显示为本发明实施例一中提供的存储器结构的制备方法中步骤4)所得结构的俯视结构示意图。

图12至图14显示为本发明实施例一中提供的存储器结构的制备方法中步骤5)所得结构的示意图，其中，图13为步骤5)所得结构的俯视结构示意图，图14为沿图13中AA方向的截面结构示意图。

图15显示为本发明实施例一中提供的存储器结构的制备方法中步骤6)所得结构的截面结构示意图。

图16显示为本发明实施例一中提供的存储器结构的制备方法中步骤7)所得结构的截面结构示意图。

图17及图18显示为本发明实施例一中提供的存储器结构的制备方法中步骤8)所得结构的截面结构示意图。

图19及图20显示为本发明实施例一中提供的存储器结构的制备方法中步骤9)所得结构的示意图，其中，图20为步骤9)所得结构的俯视结构示意图，图19为沿图20中AA方向的截面结构示意图。

图21及图22显示为本发明实施例一中提供的存储器结构的制备方法中步骤10)所得结构的示意图，其中，图22为步骤10)所得结构的俯视结构示意图，图21为沿图22中AA方向的截面结构示意图。

图23至图26显示为本发明实施例一中提供的存储器结构的制备方法中步骤11)所得结构的示意图，其中，图24为步骤11)中去除填充介质层后所得结构的俯视结构示意图，图23为沿图24中AA方向的截面结构示意图，图26为步骤11)中形成导电栓塞后所得结构的俯视结构示意图，图25为沿图26中AA方向的截面结构示意图。

图27显示为本发明实施例三中提供的存储器结构的制备方法的流程图。

图28显示为本发明实施例三中提供的存储器结构的制备方法中步骤1)所得结构的俯视结构示意图。

图29显示为沿图28中AA方向的截面结构示意图。

图30显示为本发明实施例三中提供的存储器结构的制备方法中步骤2)所得结构的俯视结构示意图。

图31显示为沿图30中AA方向的截面结构示意图。

图32显示为本发明实施例三中提供的存储器结构的制备方法中步骤3)所得结构的俯视结构示意图。

图33显示为沿图32中AA方向的截面结构示意图。

图34及图35显示为沿图33中A区域的侧墙结构的局部放大截面结构示意图。

图36显示为本发明实施例三中提供的存储器结构的制备方法中步骤4)所得结构的俯视结构示意图。

图37至图39显示为本发明实施例三中提供的存储器结构的制备方法中步骤5)所得结构的示意图，其中，图39为步骤5)所得结构的俯视结构示意图，图38为沿图39中AA方向的截面结构示意图。

图40显示为本发明实施例三中提供的存储器结构的制备方法中步骤6)所得结构的截面结构示意图。

图41显示为本发明实施例三中提供的存储器结构的制备方法中步骤7)所得结构的截面结构示意图。

图42显示为本发明实施例三中提供的存储器结构的制备方法中步骤8)所得结构的截面结构示意图。

图43及图44显示为本发明实施例三中提供的存储器结构的制备方法中步骤9)所得结构的示意图，其中，图44为步骤9)所得结构的俯视结构示意图，图43为沿图44中AA方向的截面结构示意图。

图45及图46显示为本发明实施例三中提供的存储器结构的制备方法中步骤10)所得结构的示意图，其中，图46为步骤10)所得结构的俯视结构示意图，图45为沿图46中AA方向的截面结构示意图。

图47至图48显示为本发明实施例三中提供的存储器结构的制备方法中步骤11)所得结构的示意图，其中，图48为步骤11)中所得结构的俯视结构示意图，图47为沿图48中AA方向的截面结构示意图。

元件标号说明

10 半导体衬底

101 浅沟槽

11 浅沟槽隔离结构

12 有源区

13 字线

13a 第一字线

13b 第二字线

131 沟槽

132 栅间介质层

133 第一导电层

134 第二导电层

135 填充绝缘层

14 位线

141 叠层结构

141a 导线黏附层

141b 导线主体层

141c 顶层介质层

142 侧墙结构

142a 第一侧墙介质层

142b 第二侧墙介质层

142c 第三侧墙介质层

142d 空气腔

143 位线接触结构

15 填充介质层

16 图形化掩膜层

161 第一图形单元

162 硬掩膜层

163 介质层

17 侧墙氧化层

171 凹槽

172 第一覆盖部

173 第二覆盖部

174 第一侧墙部

175 第二侧墙部

18 图形化刻蚀阻挡层

181 第二图形单元

191 第一隔离通孔

192 第二隔离通孔

201 第一绝缘隔离结构

202 第二绝缘隔离结构

21 导电栓塞

30 半导体基底

31 浅沟槽隔离结构

32 有源区

33 位线

34 侧墙结构

341 第一侧墙介质层

342 第二侧墙介质层

343 第三侧墙介质层

344 空气腔

35 填充介质层

36 图形化掩膜层

361a 光刻胶掩膜层

361 第一图形单元

362 硬掩膜

363 介质层

37 侧墙氧化层

371 凹槽

372 第一覆盖部

373 第二覆盖部

374 第一侧墙部

375 第二侧墙部

38 图形化刻蚀阻挡层

381 第二图形单元

391 第一隔离通孔

392 第二隔离通孔

401 第一绝缘隔离结构

402 第二绝缘隔离结构

41 导电栓塞

d1 第一间距

d2 第二间距

d31 第一侧墙部沿字线排布方向的宽度

d32 第二侧墙部沿字线排布方向的宽度

d4 第一个隔离通孔沿字线排布方向的宽度

d5 第二隔离通孔沿字线排布方向的宽度

d6 第一绝缘隔离结构沿字线排布方向的宽度

d7 第二绝缘隔离结构沿字线排布方向的宽度

h1 第一侧墙部沿位线延伸方向的宽度

h2 第二侧墙部沿位线延伸方向的宽度

h3 第一隔离通孔沿位线延伸方向的宽度

h4 第一绝缘隔离结构沿位线延伸方向的宽度

α 第一角度

β 第二角度

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图48。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图1所示，本发明提供一种存储器结构的制备方法，所述存储器结构的制备方法包括以下步骤：

1)提供一半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度角度，贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不相同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距，其中，所述第一间距小于所述第二间距；

3)于所述半导体衬底上形成若干个间隔排布的位线；

4)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述字线的延伸方向相同，所述第一图形单元的正投影覆盖所述第一字线及所述有源区一侧；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述字线的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔的延伸方向与所述字线的延伸方向相同，所述第一隔离通孔对应所述第一侧墙部的正投影，于相邻所述位线之间形成所述第一隔离通孔；所述第二隔离通孔的延伸方向与所述字线的延伸方向相同，所述第二隔离通孔对应所述第二侧墙部的正投影，于相邻所述位线之间形成所述第二隔离通孔；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

在步骤1)中，请参阅图1的S101步骤及图2至图3，提供一半导体衬底10，所述半导体衬底10内形成有浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12。

作为示例，所述半导体衬底10可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底10为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。

作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构11的截面形状可以根据实际需要进行设定，其中，在图3中以所述浅沟槽隔离结构11的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。

作为示例，所述浅沟槽隔离结构11可以在所述半导体衬底10隔离出的若干个所述有源区12可以为但不仅限于如图2所示的呈阵列排布。

作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极，其中，所述源极与所述漏极分别位于所述栅极相对的两侧。

在步骤2)中，请参阅图1中的S102步骤及图4至图5，于所述半导体衬底10内形成若干个平行间隔排布的字线13，所述字线13的延伸方向与所述有源区12的延伸方向相交在小于90度角度，贯穿相同的所述有源区12的所述字线13包括偏向所述有源区12一侧的第一字线13a和偏向所述有源区12另一侧的第二字线13b；沿所述字线13排布的方向，贯穿相同的所述有源区12的所述第一字线13a和所述第二字线13b之间具有第一间距d1，贯穿不相同且相邻的所述有源区12的所述第一字线13a和所述第二字线13b之间具有第二间距d2，其中，所述第一间距d1小于所述第二间距d2。

作为示例，当所述有源区12内形成有所述MOS器件时，所述字线13可以与所述MOS器件的栅极相连接。

作为示例，步骤2)中，于所述半导体衬底10内形成若干个平行间隔排布的字线13包括如下步骤：

2-1)于所述半导体衬底10内形成沟槽131，所述沟槽131定义出所述字线13的位置及形状；具体的，可以采用光刻刻蚀工艺于所述半导体衬底10内形成所述沟槽131；

2-2)于所述沟槽131内形成栅间介质层132，所述栅间介质层132覆盖所述沟槽131的侧壁及底部；具体的，所述栅间介质层132覆盖所述沟槽131下部侧壁及底部；更为具体的，所述栅间介质层132的材料可以包括但不仅限于氧化硅及氮化硅中的至少一种；可以采用原子层沉积工艺(Atomic Layer Deposition)、等离子蒸汽沉积工艺(Chemical VaporDeposition)或快速热氧化工艺(Rapid Thermal Oxidation)形成所述删减介质层132；

2-3)于所述沟槽131内形成第一导电层133及第二导电层134，所述第一导电层133覆盖所述栅间介质层132的侧壁及所述栅间介质层132的底部，所述第二导电层134填满所述第一导电层133内侧的间隙，所述第一导电层133及所述第二导电层134的上表面均低于所述半导体衬底10的上表面，且所述第二导电层134的上表面高于所述第一导电层133的上表面；具体的，所述第一导电层133的材料可以包括As或B掺杂的硅、P或As掺杂的锗、W、Ti、TiN及Ru中的任一种，所述第二导电层134的材料可以包括W、Ti、Ni、Al及Pt中的任意一种，且所述第一导电层133与所述第二导电层134的材料不同；所述第一导电层133与所述第二导电层134可以采用原子层沉积工艺或等离子体蒸汽沉积工艺形成；及

2-4)于所述沟槽131内形成填充绝缘层135，所述填充绝缘层135覆盖所述第一导电层133的上表面及所述第二导电层134的上表面，且填满所述沟槽131；具体的，所述填充绝缘层135的材料可以包括氧化物(譬如，氧化硅、氧化铝或氧化铪等等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料。

作为示例，所述第一字线13a与所述第二字线13b平行间隔排布。

在步骤3)中，请参阅图1中的S103步骤及图6至图9，于所述半导体衬底10上形成若干个间隔排布的位线14。

作为示例，执行步骤3)之前还包括如下步骤：

刻蚀去除部分所述有源区12及部分所述浅沟槽隔离结构11以形成浅沟槽101；及

于所述浅沟槽101内形成多晶硅层，所述多晶硅层定义出所述位线14中的叠层结构的位置及形状，所述多晶硅层作为所述位线14与所述有源区12电连接的位线接触结构143；具体的，所述位线接触结构143的材料优选为掺杂多晶硅，以增加其导电性能。

作为示例，当所述有源区12内形成有所述MOS器件时，所述位线接触结构143与所述MOS器件的漏极或源极相连接。

作为示例，步骤3)包括如下步骤：

3-1)于所述半导体衬底10上形成若干个平行间隔排布的叠层结构141，所述叠层结构141包括由下至上依次叠置的导线黏附层141a、导线主体层141b及顶层介质层141c；所述导线黏附层141a的材料可以包括但不仅限于硅化钨(WSi)或氮化钛(TiN)，所述导线主体层141b的材料可以包括但不仅限于钨，所述顶层介质层141c的材料可以包括但不仅限于氮化硅；及

3-2)于所述叠层结构141的外围形成侧墙结构142，所述侧墙结构142与所述叠层结构141共同构成所述位线14。

需要说明的是，步骤3-2)中，在形成所述侧墙结构142的同时，所述位线14之间的所述半导体衬底10的上表面也会同时形成与所述侧墙结构142相同的覆盖层，即所述侧墙结构142的材料层会同时覆盖于所述位线14中的所述叠层结构141的侧壁及所述叠层结构141之间的所述半导体衬底10的上表面。当然，该步骤后可以去除位于所述位线14之间的所述材料层，也可以于后续步骤中去除所述位线14之间的所述材料层，譬如，步骤11)中去除所述填充介质层15时同时去除位于所述位线14之间的所述材料层。覆盖于所述位线14之间的所述材料层可以起到对所述半导体衬底10的保护作用，在后续对填充介质层15进行刻蚀的过程中，可以避免对所述半导体衬底10造成损伤。

在一示例中，步骤3-2)得到的所述侧墙结构142的局部截面结构示意图如图8所示，步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构141的外围形成第一侧墙介质层142a，所述第一侧墙介质层142a覆盖所述叠层结构141的外壁及所述位线接触结构143的外壁；所述第一侧墙介质层142a的材料可以包括但不仅限于氧化硅；

3-2-2)于所述第一侧墙介质层142a的外围形成第二侧墙介质层142b，所述第二侧墙介质层142b覆盖所述第一侧墙介质层142a的外壁；所述第二侧墙介质层142b的材料氮化硅或氧化硅；及

3-2-3)于所述第二侧墙介质层142b的外围形成第三侧墙介质层142c，所述第三侧墙介质层142c覆盖所述第二侧墙介质层142b的外壁，所述第三侧墙介质层的材料可以包括但不仅限于氮化硅。

在另一示例中，步骤3-2)得到的所述侧墙结构142的局部截面结构示意图如图9所示，步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构141的外围形成第一侧墙介质层142a，所述第一侧墙介质层142a覆盖所述叠层结构141的外壁及所述位线接触结构143的外壁；所述第一侧墙介质层142a的材料可以包括氮化硅；

3-2-2)于所述第一侧墙介质层142a的外围形成牺牲层(未示出)，所述牺牲层覆盖所述第一侧墙介质层142a的外壁；

3-2-3)于所述牺牲层的外围形成第二侧墙介质层142b，所述第二侧墙介质层142b覆盖所述牺牲层的外壁；及

3-2-4)去除所述牺牲层，以于所述第一侧墙介质层142a与所述第二侧墙介质层142b之间形成空气腔142d。

作为示例，所述位线14沿所述字线13排布的方向呈波浪状延伸。

在步骤4)中，请参阅图1中的S104步骤及图10至图11，于所述半导体衬底10上形成填充介质层15，所述填充介质层15填满相邻所述位线14之间的间隙。

作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺沉积所述填充介质层15，沉积完成之初，位于所述半导体衬底10上的所述填充介质层15的上表面可以高于所述位线14的上表面(如图10所示)，也可以与所述位线14的上表面相平齐(如图11所示)。

作为示例，所述填充介质层15的上表面高于所述位线14的上表面时，步骤4)包括如下步骤：

4-1)于所于所述半导体衬底10上形成填充介质层15，所述填充介质层15填满所述位线14之间的间隙并覆盖所述位线14的上表面；及

4-2)对所述填充介质层15进行平坦化处理，以去除位于所述位线14上表面的所述填充介质层15，使得保留的所述填充介质层15的上表面与所述位线14的上表面相平齐；具体的，可以采用化学机械抛光工艺去除位于所述字线14上方的所述填充介质层15。

在步骤5)中，请参阅图1中的S105步骤及图12至图14，于所述填充介质层15上形成图形化掩膜层16，所述图形化掩膜层16包括若干个平行间隔排布的第一图形单元161，所述第一图形单元161的延伸方向与所述字线14的延伸方向相同，所述第一图形单元161的正投影覆盖覆盖所述第一字线13a及所述有源区12一侧。

作为示例，所述图形化掩膜层16还包括硬掩膜层162及介质层163，步骤5)于所述填充介质层15上形成图形化掩膜层16包括如下步骤：

5-1)于所述填充介质层15上形成硬掩膜层162；所述硬掩膜层162的材料可以包括但不仅限于碳；

5-2)于所述硬掩膜层162上形成介质层163，所述介质层163的材料可以包括但不仅限于氮氧化硅；

5-3)于所述介质层上形成光刻胶掩膜层161a，如图12所示；及

5-4)将所述光刻胶掩膜层161a进行图形化处理，以若干个所述第一图形单元161，如图13及图14所示。

在步骤6中，请参阅图1中的S106及图15，于所述图形化掩膜层16上形成侧墙氧化层17，所述侧墙氧化层17包括覆盖于所述第一图形单元161顶部的第一覆盖部172、覆盖于相邻所述第一图形单元161之间的第二覆盖部173、覆盖于所述第一图形单元161一侧的第一侧墙部174及覆盖于所述第一图形单元11另一侧的第二侧墙部175，所述第一侧墙部174的延伸方向及所述第二侧墙部175的延伸方向均与所述字线13的延伸方向相同，且所述第一侧墙部174的正投影位于相邻所述有源12区之间，所述第二侧墙部175的正投影位于贯穿相同所述有源区12的所述第一字线13a和所述第二字线13b之间；所述第二覆盖部175的上表面低于所述第一覆盖部172的上表面，以于覆盖于不同所述第一图形单元161侧壁的所述第一侧墙部174及所述第二侧墙部175之间形成凹槽171。

作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述侧墙氧化层17，所述侧墙氧化层17的材料可以包括但不仅限于氧化硅。

作为示例，沿所述字线13排布的方向，所述第一侧墙部174的宽度d31小于相邻所述有源区12之间的间距，所述第二侧墙部175的宽度d32小于贯穿相同所述有源区12的所述第一字线13a和所述第二字线13b之间的间距。

在步骤7)中，请参阅图1中的S107步骤及图16，于步骤6)得到的结构上形成图形化刻蚀阻挡层18，所述图形化刻蚀阻挡层18包括若干个平行间隔排布的第二图形单元181，所述第二图形单元181位于所述凹槽171内，且所述第二图形单元181的延伸方向与所述凹槽171的延伸方向相同。

作为示例，所述第二图形单元181沿所述字线13排布方向的宽度与所述凹槽171沿所述字线13排布方向的宽度相同，以确保所述第二图形单元181可以完全覆盖所述凹槽171的底部。

作为示例，所述图形化刻蚀阻挡层18的材料可以包括但不仅限于多晶硅。当然，在其他示例中，任意一种可以作为刻蚀所述侧墙氧化层17、所述硬掩膜层162、所述介质层163及所述填充介质层15的刻蚀阻挡层的材料层均可以用于作为所述图形化刻蚀阻挡层18。

在步骤8)中，请参阅图1中的S108步骤及图17至图18，以所述第一图形单元161及所述第二图形单元181作为刻蚀阻挡层刻蚀所述侧墙氧化层17及所述填充介质层15，以去除所述第一覆盖部172、所述第一侧墙部174及所述第二侧墙部175，并于所述填充介质层15内形成第一隔离通孔191及第二隔离通孔192；其中，所述第一隔离通孔191的延伸方向与所述字线13的延伸方向相同，所述第一隔离通孔191对应所述第一侧墙部174的正投影，于相邻所述位线14之间形成所述第一隔离通孔191；所述第二隔离通孔192的延伸方向与所述字线13的延伸方向相同，所述第二隔离通孔192对应所述第二侧墙部175的正投影；于相邻所述位线14之间形成所述第二隔离孔192。

作为示例，可以先依据所述第一图形单元161及所述第二图形单元181作为刻蚀阻挡层采用光刻刻蚀工艺刻蚀所述侧墙氧化层17、所述介质层163及所述硬掩膜层162；在刻蚀过程中，由于所述第一图形单元161及所述第二图形单元181不能够被刻蚀去除，位于所述第一图形单元161正下方的所述介质层163及所述硬掩膜层162，以及位于所述第二图形单元181正下方的所述侧墙氧化层17、所述介质层163及所述硬掩膜层162将会被保留下来，刻蚀后得到的结构如图17所示。然后继续依据所述第一图形单元161及所述第二图形单元181作为刻蚀阻挡层刻蚀所述填充介质层15，直至刻穿所述填充介质层15，以在所述填充介质层15内形成上下贯通所述填充介质层15的所述第一隔离通孔191及所述第二隔离通孔192。在上述刻蚀过程中形成的所述第一隔离通孔191沿所述字线13排布方向的宽度_d4与覆盖于所述第一图形单元161侧壁的所述第一侧墙部174沿所述字线13排布方向的宽度相同，由于所述第一隔离通孔191的正投影位于相邻所述有源区12之间，即所述第一隔离通孔191沿所述字线13排布方向的宽度d4小于相邻所述有源区12之间的间距，这样所述第一隔离通孔191对所述有源区12的占用实现最小化，几乎不会占用所述有源区12，从而留给后续形成的导电栓塞21的空间面积将足够大。

在步骤9)中，请参阅图1中的S109步骤及图19至图20，去除所述第一图形单元161、所述第二图形单元181及位于所述第二图形单元181下方的所述侧墙氧化层17。

需要说明的是，当图形化掩膜层16包括所述硬掩膜层162及所述介质层163时，该步骤中去除一并去除位于所述第一图形单元161正下方的所述介质层163及所述硬掩膜层162，以及位于所述第二图形单元181正下方的所述介质层163及所述硬掩膜层162。

作为示例，可以采用湿法刻蚀工艺、干法刻蚀工艺或化学机械研磨工艺去除上述需要去除的结构。

在步骤10)中，请参阅图1中的S110步骤及图21至图22，于所述第一隔离通孔191内形成第一绝缘隔离结构201，并于所述第二隔离通孔192内形成所述第二绝缘隔离结构202。

作为示例，所述第一绝缘隔离结构201的延伸方向及所述第二绝缘隔离结构202的延伸方向均与所述字线13的延伸方向相同，所述第一绝缘隔离结构201沿所述字线13排布方向的宽度d6小于相邻所述有源区12之间的间距，且所述第二绝缘隔离结构202沿所述字线13排布方向的宽度d7小于贯穿相同所述有源区12的所述第一字线13a和所述第二字线13b之间的间距，这样，使得所述第一绝缘隔离结构201对所述有源区12的占用达到最小化，几乎不占用所述有源区12，从而为后续形成的所述导电栓塞21预留足够的空间，使得后续形成的所述导电栓塞21与所述有源区12的接触面积达到最大化，进而降低所述导电栓塞21与所述有源区12的接触电阻及所述导电栓塞12自身的电阻。

作为示例，所述第一绝缘隔离结构201的材料及所述第二绝缘隔离结构202的材料均可以包括但不仅限于氮化硅。

在步骤11)中，请参阅图1中的S111步骤及图23至图26，去除所述填充介质层15，并于所述第一绝缘隔离结构201与所述第二绝缘隔离结构202之间及所述位线14之间形成导电栓塞21，所述导电栓塞21与所述有源区12相连接。

作为示例，可以采用但不仅限于湿法刻蚀工艺去除所述填充介质层15，得到的结构如图23及图24所示。需要说明的是，去除所述填充介质层15时，可以一并去除位于所述位线14之间的与所述侧墙结构142的结构相同的材料层。

作为示例，形成的所述导电栓塞21的材料可以包括但不仅限于多晶硅，当然，在其他示例中，所述导电栓塞21还可以金属或导电金属硅化物等等。

作为示例，本实施例中，所述导电栓塞21作为所述存储器结构的存储单元接触结构。

当所述有源区12内形成有所述MOS器件时，所述导电栓塞21与所述MOS器件的源极或漏极相连接。需要说明的是，若所述位线14与所述MOS器件的源极相连接，则所述导电栓塞21与所述MOS器件的漏极相连接，若所述位线14与所述MOS器件的漏极相连接，则所述导电栓塞21与所述MOS器件的源极相连接。

实施例二

请结合图2至图24继续参阅图25至图26，本发明还提供一种存储器结构，所述存储器结构包括：半导体衬底10，所述半导体衬底10内形成有浅沟槽隔离结构11，所述浅沟槽隔离结构11在所述半导体衬底10内隔离出若干个间隔排布的有源区12；若干个平行间隔排布的字线13，所述字线13位于所述半导体衬底10内，所述字线13的延伸方向与所述有源区12的延伸方向相交在小于90度的角度；贯穿相同的所述有源区12的所述字线13包括偏向所述有源区12一侧的所述第一字线13a和偏向所述有源区12另一侧的第二字线13b；沿所述字线13排布的方向，贯穿相同的所述有源区12的所述第一字线13a和所述第二字线13b之间具有第一间距d1，贯穿不同且相邻的所述有源区12的所述第一字线13a和所述第二字线13b之间具有第二间距d2，其中，所述第一间距d1小于所述第二间距d2；若干个平行间隔排布的位线14，所述位线14位于所述半导体衬底10上；第一绝缘隔离结构201，所述第一绝缘隔离结构201以间距倍增方式位于所述半导体衬底10上，且位于相邻所述位线14之间，所述第一绝缘隔离结构201的延伸方向与所述字线13的延伸方向相同，且所述第一绝缘隔离结构201的正投影位于相邻所述有源区12之间且对应于所述浅沟槽隔离结构11；第二绝缘隔离结构202，所述第二绝缘隔离结构202以间距倍增方式位于所述半导体衬底10上，且位于相邻所述位线14之间，所述第二绝缘隔离结构202的延伸方向与所述字线13的延伸方向相同，且所述第二绝缘隔离结构202的正投影位于贯穿相同所述有源区12的所述第一字线13a和所述第二字线13b之间；及导电栓塞21，所述导电栓塞21位于所述半导体衬底10上，且位于由所述第一绝缘隔离结构201、所述第二绝缘隔离结构202及所述位线14所构成的凹孔中，并且所述导电栓塞21的正投影局部重迭在所述字线13上。

作为示例，所述半导体衬底10可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体衬底10为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。

作为示例，所述浅沟槽隔离结构11可以通过在所述半导体衬底10内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构11的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构11的截面形状可以根据实际需要进行设定，其中，在图3中以所述浅沟槽隔离结构11的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。

作为示例，所述浅沟槽隔离结构11可以在所述半导体衬底10隔离出的若干个所述有源区12可以为但不仅限于如图2所示的呈阵列排布。

作为示例，所述有源区12内形成有MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极，其中，所述源极与所述漏极分别位于所述栅极相对的两侧。

作为示例，所述半导体衬底10内形成有定义出所述字线13的位置及形状的沟槽131，所述字线13包括(即所述第一字线13a及所述第二字线13b均包括)：栅间介质层132，所述栅间介质层132位于所述沟槽131的侧壁及底部，具体的，覆盖于所述沟槽131下部的侧壁及底部；第一导电层133，所述第一导电层133覆盖于所述栅间介质层132的侧壁及所述栅间介质层132的底部；第二导电层134，所述第二导电层134填满所述第一导电层133内侧的间隙，所述第一导电层133及所述第二导电层134的上表面均不低于所述半导体衬底10的上表面，且所述第二导电层134的上表面高于所述第一导电层133的上表面；及填充绝缘层135，所述填充绝缘层135覆盖所述第一导电层133的上表面及所述第二导电层134的上表面，且填满所述沟槽133。

作为示例，所述栅间介质层132的材料可以包括但不仅限于氧化硅及氮化硅中的至少一种；所述第一导电层133的材料可以包括As或B掺杂的硅、P或As掺杂的锗、W、Ti、TiN及Ru中的任一种，所述第二导电层134的材料可以包括W、Ti、Ni、Al及Pt中的任意一种，且所述第一导电层133与所述第二导电层134的材料不同；所述填充绝缘层135的材料可以包括氧化物(譬如，氧化硅、氧化铝或氧化铪等等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料。

作为示例，当所述有源区12内形成有所述MOS器件时，所述字线13可以与所述MOS器件的栅极相连接。

作为示例，所述半导体衬底10内还设有有源区中间凹陷101，所述有源区中间凹陷101位于所述位线14的底部，所述存储器结构还包括位线接触结构143，所述位线接触结构143填入所述有源区中间凹陷101，且所述位线接触结构143与所述位线14的底部相接触。所述位线接触结构143的材料可以包括但不仅限于多晶硅。

作为示例，当所述有源区12内形成有所述MOS器件时，所述位线接触结构143与所述MOS器件的漏极或源极相连接。

作为示例，所述位线14包括叠层结构141及覆盖于所述叠层结构141外围的侧墙结构142，其中，所述叠层结构141包括右下至上依次叠置的导线黏附层141a、导线主体层141b及顶层介质层141c。所述导线黏附层141a的材料可以包括但不仅限于硅化钨(WSi)或氮化钛(TiN)，所述导线主体层141b的材料可以包括但不仅限于钨，所述顶层介质层141c的材料可以包括但不仅限于氮化硅。

在一示例中，所述侧墙结构142包括第一侧墙介质层142a、第二侧墙介质层142b及第三侧墙介质层142c，其中，所述第一侧墙介质层142a覆盖于所述叠层结构141的外壁上及所述位线接触结构143的外壁上，所述第二侧墙介质层142b覆盖于所述第一侧墙介质层142a的外壁上，所述第三侧墙介质层142c覆盖于所述第二侧墙介质层142b的外壁上。所述第一侧墙介质层142a的材料包括氮化硅，所述第二侧墙介质层142b的材料包括氮化硅或氧化硅，所述第三侧墙介质层142c的材料包括氮化硅。

在另一示例中，所述侧墙结构142包括第一侧墙介质层142a、空气腔142d及第二侧墙介质层142c，其中，所述第一侧墙介质层142a覆盖于所述叠层结构141的外壁上及所述位线接触结构143的外壁上，所述第二侧墙介质层142b覆盖于所述第一侧墙介质层142a的外侧，所述空气腔142d位于所述第一侧墙介质层142a与所述第二侧墙介质层142b之间。所述第一侧墙介质层142a的材料包括氮化硅，所述第二侧墙介质层142b的材料包括氮化硅。

作为示例，所述位线14沿所述字线13排布的方向呈波浪状延伸。

作为示例，所述第一绝缘隔离结构201的延伸方向及所述第二绝缘隔离结构202的延伸方向与所述字线13的延伸方向相同，所述第一绝缘隔离结构201沿所述字线13排布方向的宽度d6小于相邻所述有源区12之间的间距，所述第二绝缘隔离结构202沿所述字线13排布方向的宽度d7小于贯穿相同所述有源区12的所述第一字线13a和所述第二字线13b之间的间距；这样，使得所述第一绝缘隔离结构201对所述有源区12的占用达到最小化，几乎不占用所述有源区12，从而为的所述导电栓塞21预留足够的空间，使得所述导电栓塞21与所述有源区12的接触面积达到最大化，进而降低所述导电栓塞21与所述有源区12的接触电阻及所述导电栓塞12自身的电阻。

作为示例，所述绝缘隔离结构20的材料可以包括但不仅限于氮化硅。

作为示例，所述导电栓塞21的材料可以包括但不仅限于多晶硅，当然，在其他示例中，所述导电栓塞21还可以金属或导电金属硅化物等等。

作为示例，所述导电栓塞21作为本发明的存储器结构的存储单元接触结构。

当所述有源区12内形成有所述MOS器件时，所述导电栓塞21与所述MOS器件的源极或漏极相连接。需要说明的是，若所述位线14与所述MOS器件的源极相连接，则所述导电栓塞21与所述MOS器件的漏极相连接，若所述位线14与所述MOS器件的漏极相连接，则所述导电栓塞21与所述MOS器件的源极相连接。

实施例三

请参阅图27，本发明还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括以下步骤：

1)提供一半导体基底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体基底内隔离出若干个间隔排布的有源区；

2)于所述半导体基底上形成若干个平行间隔排布的凸出结构，所述凸出结构的上表面高于所述半导体基底的上表面；所述位线的延伸方向与所述有源区的延伸方向相交于小于90度的第一角度；

3)于所述位线的侧壁形成侧墙结构，所述侧墙结构覆盖于所述位线的外壁上；

4)于所述半导体基底上形成填充介质层，所述填充介质层填满所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述位线的延伸方向相交于小于等于90度的第二角度，且所述第一图形单元的正投影覆盖部分所述有源区；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述第一图形单元的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影贯穿位于同一列的所述有源区；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔位于相邻所述位线之间，且所述第一隔离通孔的正投影位于相邻所述有源区之间，所述第二隔离通孔位于相邻所述位线之间，且所述第二隔离通孔的正投影贯穿位于同一列的所述有源区；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

在步骤1)中，请参阅图27中的S201步骤及图28至图29，提供一半导体基底30，所述半导体基底30内形成有浅沟槽隔离结构31，所述浅沟槽隔离结构31在所述半导体基底30内隔离出若干个间隔排布的有源区32。

作为示例，所述半导体基底30可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体基底30为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。

作为示例，所述浅沟槽隔离结构31可以通过在所述半导体基底30内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构31的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构31的截面形状可以根据实际需要进行设定，其中，在图29中以所述浅沟槽隔离结构31的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。

作为示例，所述浅沟槽隔离结构31可以在所述半导体基底30隔离出的若干个所述有源区32可以为但不仅限于如图28所示的呈阵列排布。

作为示例，所述有源区32内形成有功能器件，譬如MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极，其中，所述源极与所述漏极分别位于所述栅极相对的两侧。

在步骤2)中，请参阅图27中的S202步骤及图30至图31，于所述半导体基底30上形成若干个平行间隔排布的凸出结构33，所述凸出结构33的上表面高于所述半导体基底30的上表面；所述位线33的延伸方向与所述有源区32的延伸方向相交于小于90度的第一角度α。

作为示例，所述位线33可以为任意一种突出于所述半导体基底30上表面的功能器件结构或凸起部，譬如，栅极、位线等等，此处不做限定。

作为示例，本实施例中以所述位线33的延伸方向与所述有源区32。

在步骤3)中，请参阅图27中的S203步骤及图32至图35，于所述位线33的侧壁形成侧墙结构34，所述侧墙结构34覆盖于所述位线33的外壁上。

需要说明的是，步骤3)中形成的所述侧墙结构34还覆盖于所述位线33之间的所述半导体衬底30表面。当然，该步骤后可以去除位于所述位线33之间的所述材料层，也可以于后续步骤中去除所述位线33之间的所述材料层，譬如，步骤11)中去除所述填充介质层35时同时去除位于所述位线33之间的所述材料层。覆盖于所述位线33之间的所述材料层可以起到对所述半导体基底30的保护作用，在后续对填充介质层35进行刻蚀的过程中，可以避免对所述半导体基底30造成损伤。

在一示例中，步骤3)得到的所述侧墙结构34的局部截面结构示意图如图34所示，步骤3)包括如下步骤：

3-1)于所述位线33的外围形成第一侧墙介质层341，所述第一侧墙介质层341覆盖所述位线33的外壁；所述第一侧墙介质层341的材料可以包括但不仅限于氧化硅；

3-2)于所述第一侧墙介质层341的外围形成第二侧墙介质层342，所述第二侧墙介质层342覆盖所述第一侧墙介质层341的外壁；所述第二侧墙介质层342的材料可以包括但不仅限于氮化硅或氧化硅；及

3-3)于所述第二侧墙介质层342的外围形成第三侧墙介质层343，所述第三侧墙介质层343覆盖所述第二侧墙介质层342的外壁；所述第三侧墙介质层343的材料可以包括但不仅限于氮化硅。

在另一示例中，步骤3)得到的所述侧墙结构34的局部截面结构示意图如图35所示，步骤3)包括如下步骤：

3-1)于所述位线33的外围形成第一侧墙介质层341，所述第一侧墙介质层341覆盖所述位线33的外壁；所述第一侧墙介质层341的材料可以包括氮化硅；

3-2)于所述第一侧墙介质层341的外围形成牺牲层(未示出)，所述牺牲层覆盖所述第一侧墙介质层341的外壁；

3-3)于所述牺牲层的外围形成第二侧墙介质层342，所述第二侧墙介质层342覆盖所述牺牲层的外壁；所述第二侧墙介质层342的材料可以包括但不仅限于氮化硅；及

3-4)去除所述牺牲层，以于所述第一侧墙介质层341与所述第二侧墙介质层342之间形成空气腔344。

在步骤4)中，请参阅图27中的S204步骤及图36，于所述半导体基底30上形成填充介质层35，所述填充介质层35填满所述位线33之间的间隙。

作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺沉积所述填充介质层35，沉积完成之初，位于所述半导体基底30上的所述填充介质层35的上表面可以高于所述位线33的上表面，也可以与所述位线33的上表面相平齐。

需要说明的是，若所述填充介质层35的上表面高于所述位线33的上表面，于所述半导体基底30上形成所述填充介质层35之后，还可以包括对所述填充介质层35进行平坦化处理的步骤，具体的，可以采用化学机械抛光工艺去除位于所述位线33上方的所述填充介质层35，使得保留的所述填充介质层35的上表面与所述位线33的上表面相平齐。

在步骤5)中，请参阅图27中的S205步骤及图37至图39，于所述填充介质层35上形成图形化掩膜层36，所述图形化掩膜层36包括若干个平行间隔排布的第一图形单元361，所述第一图形单元361的延伸方向与所述位线33的延伸方向相交于小于等于90度的第二角度β，且所述第一图形单元361的正投影覆盖部分所述有源区32。

作为示例，所述图形化掩膜层36还包括硬掩膜层362及介质层363，步骤5)于所述填充介质层35上形成所述图形化掩膜层36包括如下步骤：

5-1)于所述填充介质层35上形成硬掩膜层362；所述硬掩膜层362的材料可以包括但不仅限于碳；

5-2)于所述硬掩膜层362上形成介质层363，所述介质层363的材料可以包括但不仅限于氮氧化硅；

5-3)于所述介质层上形成光刻胶掩膜层361a，如图37所示；及

5-4)将所述光刻胶掩膜层361a进行图形化处理，以若干个所述第一图形单元361，如图38及图39所示。

作为示例，所述第一图形单元361的延伸方向与所述位线33的延伸方向相交的所述第二角度β的具体数值可以根据实际需要进行设定，优选地，本实施例中，所述第一图形单元361的延伸方向与所述位线33的延伸方向相交的所述第二角度β可以为90度。

在步骤6)中，请参阅图27中的S206步骤及图40，于所述图形化掩膜层36上形成侧墙氧化层37，所述侧墙氧化层371包括覆盖于所述第一图形单元361顶部的第一覆盖部372、覆盖于相邻所述第一图形单元361之间的第二覆盖部373、覆盖于所述第一图形单元361一侧的第一侧墙部374及覆盖于所述第一图形单元361另一侧的第二侧墙部375，所述第一侧墙部374的延伸方向及所述第二侧墙部375的延伸方向均与所述第一图形单元361的延伸方向相同，且所述第一侧墙部374的正投影位于相邻所述有源区12之间，所述第二侧墙部375的正投影贯穿位于同一列所述有源区12；所述第二覆盖部373的上表面低于所述第一覆盖部372的上表面，以于覆盖于不同所述第一图形单元361侧壁的所述第一侧墙部374及所述第二侧墙部375之间形成凹槽371。

作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述侧墙氧化层37，所述侧墙氧化层37的材料可以包括但不仅限于氧化硅。

作为示例，沿所述位线33延伸的方向，所述第一侧墙部374的宽度h1小于相邻所述有源区12之间的间距；所述第二侧墙部375的宽度h2可以与所述第一侧墙部374的宽度h1相同。

在步骤7)中，请参阅图27中的S207步骤及图41，于步骤6)得到的结构上形成图形化刻蚀阻挡层38，所述图形化刻蚀阻挡层38包括若干个平行间隔排布的第二图形单元381，所述第二图形单元381位于所述凹槽371内，且所述第二图形单元381的延伸方向与所述凹槽371的延伸方向相同。

作为示例，所述第二图形单元381沿所述位线33延伸方向的宽度与所述凹槽371沿所述位线33延伸方向的宽度相同，以确保所述第二图形单元381可以完全覆盖所述凹槽371的底部。

作为示例，所述图形化刻蚀阻挡层38的材料可以包括但不仅限于多晶硅。当然，在其他示例中，任意一种可以作为刻蚀所述侧墙氧化层37、所述硬掩膜层362、所述介质层363及所述填充介质层35的刻蚀阻挡层的材料层均可以用于作为所述图形化刻蚀阻挡层38。

在步骤8)中，请参阅图27中的S208步骤及图42，以所述第一图形单元361及所述第二图形单元381作为刻蚀阻挡层刻蚀所述侧墙氧化层37及所述填充介质层35，以去除所述第一覆盖部372、所述第一侧墙部374及所述第二侧墙部375，并于所述填充介质层35内形成第一隔离通孔391及第二隔离通孔392；其中，所述第一隔离通孔391位于相邻所述位线33之间，且所述第一隔离通孔391的正投影位于相邻所述有源区32之间，所述第二隔离通孔392位于相邻所述位线33之间，且所述第二隔离通孔392的正投影贯穿位于同一列的所述有源区32。

作为示例，可以先依据所述第一图形单元361及所述第二图形单元381作为刻蚀阻挡层采用光刻刻蚀工艺刻蚀所述侧墙氧化层37、所述介质层363及所述硬掩膜层362；在刻蚀过程中，由于所述第一图形单元361及所述第二图形单元381不能够被刻蚀去除，位于所述第一图形单元361正下方的所述介质层363及所述硬掩膜层362，以及位于所述第二图形单元381正下方的所述侧墙氧化层37、所述介质层363及所述硬掩膜层362将会被保留下来。然后继续依据所述第一图形单元361及所述第二图形单元381作为刻蚀阻挡层刻蚀所述填充介质层35，直至刻穿所述填充介质层35，以在所述填充介质层35内形成上下贯通所述填充介质层35的所述第一隔离通孔391及所述第二隔离通孔392。在上述刻蚀过程中形成的所述第一隔离通孔391沿所述位线33延伸方向的宽度h3与覆盖于所述第一图形单元361侧壁的所述第一侧墙部374沿所述位线33延伸方向的宽度h1相同，由于所述第一隔离通孔391的正投影位于相邻所述有源区32之间，即所述第一隔离通孔391沿所述位线延伸方向的宽度h3小于相邻所述有源区32之间的间距，这样所述第一隔离通孔391对所述有源区32的占用实现最小化，几乎不会占用所述有源区32，从而留给后续形成的导电栓塞41的空间面积将足够大。

在步骤9)中，请参阅图27中的S209步骤及图43至图44，去除所述第一图形单元361、所述第二图形单元381及位于所述第二图形单元381下方的所述侧墙氧化层37。

作为示例，可以采用湿法刻蚀工艺、干法刻蚀工艺或化学机械研磨工艺去除所述第一图形单元361、所述第二图形单元381及位于所述第二图形单元381下方的所述侧墙氧化层37。

在步骤10)中，请参阅图27中的S210及图45至图46，于所述第一隔离通孔391内形成第一绝缘隔离结构401，并于所述第二隔离通孔392内形成第二绝缘隔离结构402。

作为示例，所述第一绝缘隔离结构401的延伸方向与所述第一隔离通孔391的延伸方向相同，所述第二绝缘隔离结构402的延伸方向与所述第二隔离通孔392的延伸方向相同，所述第一绝缘隔离结构401沿所述位线33延伸方向的宽度h4小于相邻所述有源区32之间的间距，这样，所述第一绝缘隔离结构401对所述有源区32的占用达到最小化，从而为后续形成的所述导电栓塞41预留足够的空间，使得后续形成的所述导电栓塞41与所述有源区32的接触面积达到最大化，进而降低所述导电栓塞41与所述有源区32的接触电阻及所述导电栓塞41自身的电阻。

作为示例，所述第一绝缘隔离结构401的材料及所述第二绝缘隔离结构402的材料均可以包括但不仅限于氮化硅。

在步骤11)中，请参阅图27中的步骤S211及图47至图48，去除所述填充介质层35，并于所述第一绝缘隔离结构401与所述第二绝缘隔离结构402之间及所述位线33之间形成导电栓塞41，所述导电栓塞41与所述有源区32相连接。

作为示例，可以采用但不仅限于湿法刻蚀工艺去除所述填充介质层35。形成的所述导电栓塞41的材料可以包括但不仅限于多晶硅，当然，在其他示例中，所述导电栓塞41还可以金属或导电金属硅化物等等。

实施例四

请结合图28至图46继续参阅图47及图48，本发明还提供一种半导体结构，所述半导体结构包括：半导体基底30，所述半导体基底30内形成有浅沟槽隔离结构31，所述浅沟槽隔离结构31在所述半导体基底30内隔离出若干个间隔排布的有源区32；若干个平行间隔排布的位线33，所述位线33位于所述半导体基底30上，所述位线33的上表面高于所述半导体基底30的上表面，且所述位线33的延伸方向与所述有源区32的延伸方向相交于小于90度的第一角度α；侧墙结构34，所述侧墙结构34覆盖于所述位线33的侧壁上；第一绝缘隔离结构401，所述第一绝缘隔离结构401以间距倍增方式位于所述半导体基底30上，且位于相邻所述位线33之间，所述第一绝缘隔离结构401的延伸方向与所述位线33的延伸方向相较于小于等于90度的第二角度β，且所述第一绝缘隔离结构401的正投影位于相邻所述有源区32之间；第二绝缘隔离结构402，所述第二绝缘隔离结构402以间距倍增方式位于所述半导体基底30上，且位于相邻所述位线33之间，所述第二绝缘结构402的延伸方向与所述第一绝缘隔离结构的延伸方向相同，且所述第二绝缘隔离结构402的正投影贯穿位于同一列的所述有源区32；及导电栓塞41，位于所述半导体基底30上，且位于由所述第一绝缘隔离结构401、所述第二绝缘隔离结构402及所述位线33所构成的凹孔中，并填满所述第一绝缘隔离结构401与所述第二绝缘隔离结构402之间的间隙及所述位线33之间的间隙。

作为示例，所述半导体基底30可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，所述半导体基底30为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。

作为示例，所述浅沟槽隔离结构31可以通过在所述半导体基底30内形成沟槽后，再在所述沟槽内填充隔离材料层而形成。所述浅沟槽隔离结构31的材料可以包括氮化硅或氧化硅等等。所述浅沟槽隔离结构31的截面形状可以根据实际需要进行设定，其中，在图29中以所述浅沟槽隔离结构31的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。

作为示例，所述浅沟槽隔离结构31可以在所述半导体基底30隔离出的若干个所述有源区32可以为但不仅限于如图28所示的呈阵列排布。

作为示例，所述有源区32内形成有功能器件，譬如MOS器件(未示出)，所述MOS器件包括栅极、源极及漏极，其中，所述源极与所述漏极分别位于所述栅极相对的两侧。

作为示例，所述位线33可以为任意一种突出于所述半导体基底30上表面的功能器件结构或凸起部，譬如，栅极、位线等等，此处不做限定。

作为示例，本实施例中以所述位线33的延伸方向与所述有源区32。

在一示例中，所述侧墙结构34包括第一侧墙介质层341、第二侧墙介质层342及第三侧墙介质层343，其中，所述第一侧墙介质层341覆盖于所述位线33的外壁上，所述第二侧墙介质层342覆盖于所述第一侧墙介质层341的外壁上，所述第三侧墙介质层343覆盖于所述第二侧墙介质层342的外壁上。所述第一侧墙介质层341的材料可以包括氮化硅，所述第二侧墙介质层342的材料可以包括氮化硅或氧化硅，所述第三侧墙介质层343的材料可以包括氮化硅。

在另一示例中，所述侧墙结构34包括第一侧墙介质层341、空气腔344及第二侧墙介质层342，其中，所述第一侧墙介质层341覆盖于所述位线33的外壁上，所述第二侧墙介质层342覆盖于所述第一侧墙介质层341的外侧，所述空气腔344位于所述第一侧墙介质层341与所述第二侧墙介质层342之间。所述第一侧墙介质层341的材料可以包括氮化硅，所述第二侧墙介质层342的材料可以包括氮化硅。

作为示例，所述第一绝缘隔离结构401沿所述位线33的延伸方向的宽度小于相邻所述有源区32之间的间距，这样，所述第一绝缘隔离结构401对所述有源区32的占用达到最小化，从而为所述导电栓塞41预留足够的空间，使得所述导电栓塞41与所述有源区32的接触面积达到最大化，进而降低所述导电栓塞41与所述有源区32的接触电阻及所述导电栓塞41自身的电阻。

作为示例，所述第一绝缘隔离结构401的材料及所述第二绝缘隔离结构402的材料均可以包括但不仅限于氮化硅。

作为示例所述导电栓塞41的材料可以包括但不仅限于多晶硅，当然，在其他示例中，所述导电栓塞41还可以金属或导电金属硅化物等等。

综上所述，本发明提供一种半导体结构、存储器结构及其制备方法，所述存储器结构的制备方法包括如下步骤：1)提供一半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度角度，贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不相同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距，其中，所述第一间距小于所述第二间距；3)于所述半导体衬底上形成若干个间隔排布的位线；4)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述字线的延伸方向相同，所述第一图形单元的正投影覆盖所述第一字线及所述有源区一侧；6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述字线的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔的延伸方向与所述字线的延伸方向相同，所述第一隔离通孔位于相邻所述位线之间，且所述第一隔离通孔的正投影位于相邻所述有源区之间；所述第二隔离通孔的延伸方向与所述字线的延伸方向相同，所述第二隔离通孔位于相邻所述位线之间，且所述第二隔离通孔的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。本发明的存储器结构的制备方法通过负间隔层图像成形技术(Negative Spacer Patterning)形成第一图形单元及第二图形单元作为阻挡层，在处理后可以形成自校准的导电栓塞，在不增加工艺难度的前提下实现导电栓塞与有源区的接触面积的最大化，从而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；本发明的存储结构中，由于绝缘隔离结构沿字线排布方向的宽度小于相邻有源区之间的间距，使得绝缘隔离结构对有源区的占用达到最小化，从而使得导电栓塞与有源区的接触面积达到最大化，进而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；本发明的半导体结构的制备方法通过负间隔层图像成形技术形成第一图形单元及第二图形单元作为阻挡层，在处理后可以形成自对准的导电栓塞，在不增加工艺难度的前提下实现导电栓塞与有源区接触面积的最大化，从而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻；本发明的存储结构中，由于绝缘隔离结构沿位线延伸方向的宽度小于相邻有源区之间的间距，使得绝缘隔离结构对有源区的占用达到最小化，从而使得导电栓塞与有源区的接触面积达到最大化，进而降低导电栓塞与有源区的接触电阻及导电栓塞自身的电阻。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (46)

1.一种存储器结构的制备方法，其特征在于，包括以下步骤：

1)提供一半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

2)于所述半导体衬底内形成若干个平行间隔排布的字线，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度角度，贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不相同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距，其中，所述第一间距小于所述第二间距；

3)于所述半导体衬底上形成若干个间隔排布的位线；

4)于所述半导体衬底上形成填充介质层，所述填充介质层填满相邻所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述字线的延伸方向相同，所述第一图形单元的正投影覆盖所述第一字线及所述有源区一侧；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述字线的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔的延伸方向与所述字线的延伸方向相同，所述第一隔离通孔对应所述第一侧墙部的正投影，于相邻所述位线之间形成所述第一隔离通孔；所述第二隔离通孔的延伸方向与所述字线的延伸方向相同，所述第二隔离通孔对应所述第二侧墙部的正投影，于相邻所述位线之间形成所述第二隔离通孔；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

2.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤3)包括如下步骤：

3-1)于所述半导体衬底上形成若干个平行间隔排布的叠层结构，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层；及

3-2)于所述叠层结构的外围形成侧墙结构，所述侧墙结构与所述叠层结构共同构成所述位线。

3.根据权利要求2所述的存储器结构的制备方法，其特征在于，步骤3-1)之前还包括如下步骤：

刻蚀去除部分所述有源区及部分所述浅沟槽隔离结构以形成浅沟槽；及

于所述浅沟槽底部形成多晶硅层，所述多晶硅层定义出所述叠层结构的位置及形状，并作为所述位线与所述有源区电连接的位线接触结构。

4.根据权利要求3所述的存储器结构的制备方法，其特征在于，步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁及所述位线接触结构的外壁；

3-2-2)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及

3-2-3)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。

5.根据权利要求4所述的存储器结构的制备方法，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

6.根据权利要求3所述的存储器结构的制备方法，其特征在于，步骤3-2)包括如下步骤：

3-2-1)于所述叠层结构的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述叠层结构的外壁及所述位线接触结构的外壁；

3-2-2)于所述第一侧墙介质层的外围形成牺牲层，所述牺牲层覆盖所述第一侧墙介质层的外壁；

3-2-3)于所述牺牲层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述牺牲层的外壁；及

3-2-4)去除所述牺牲层，以于所述第一侧墙介质层与所述第二侧墙介质层之间形成空气腔。

7.根据权利要求6所述的存储器结构的制备方法，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

8.根据权利要求2所述的存储器结构的制备方法，其特征在于，步骤3-2)中形成的所述侧墙结构还覆盖于所述位线之间的所述半导体衬底表面；步骤11)中，去除所述填充介质层的同时，去除位于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间，且位于相邻所述位线之间的所述侧墙结构。

9.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤2)中，于所述半导体衬底内形成若干个平行间隔排布的字线包括如下步骤：

2-1)于所述半导体衬底内形成沟槽，所述沟槽定义出所述字线的位置及形状；

2-2)于所述沟槽内形成栅间介质层，所述栅间介质层覆盖所述沟槽的侧壁及底部；

2-3)于所述沟槽内形成第一导电层及第二导电层，所述第一导电层覆盖所述栅间介质层的侧壁及所述栅间介质层的底部，所述第二导电层填满所述第一导电层内侧的间隙，所述第一导电层及所述第二导电层的上表面均低于所述半导体衬底的上表面，且所述第二导电层的上表面高于所述第一导电层的上表面；及

2-4)于所述沟槽内形成填充绝缘层，所述填充绝缘层覆盖所述第一导电层的上表面及所述第二导电层的上表面，且填满所述沟槽。

10.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤4)包括如下步骤：

4-1)于所于所述半导体衬底上形成填充介质层，所述填充介质层填满所述位线之间的间隙并覆盖所述位线的上表面；及

4-2)对所述填充介质层进行平坦化处理，以去除位于所述位线上表面的所述填充介质层，使得保留的所述填充介质层的上表面与所述位线的上表面相平齐。

11.根据权利要求1所述的存储器结构的制备方法，其特征在于，所述图形化掩膜层还包括硬掩膜层及介质层，步骤5)于所述填充介质层上形成图形化掩膜层包括如下步骤：

5-1)于所述填充介质层上形成硬掩膜层；

5-2)于所述硬掩膜层上形成介质层；

5-3)于所述介质层上形成光刻胶掩膜层；及

5-4)将所述光刻胶掩膜层进行图形化处理，以若干个所述第一图形单元。

12.根据权利要求11所述的存储器结构的制备方法，其特征在于，所述硬掩膜层的材料包括碳，所述介质层的材料包括氮氧化硅，所述掩膜层的材料包括光刻胶。

13.根据权利要求1所述的存储器结构的制备方法，其特征在于，步骤8)中形成的所述第一隔离通孔沿所述字线排布方向的宽度与覆盖于所述第一图形单元侧壁的所述第一侧墙部沿所述字线排布方向的宽度相同。

14.根据权利要求1所述的存储器结构的制备方法，其特征在于，所述图形化刻蚀阻挡层的材料包括多晶硅，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

15.根据权利要求1所述的存储器结构的制备方法，其特征在于，所述位线沿所述字线排布的方向呈波浪状延伸。

16.根据权利要求1至15中任一项所述的存储器结构的制备方法，其特征在于，沿所述字线排布的方向，所述第一侧墙部的宽度小于相邻所述有源区之间的间距，所述第二侧墙部的宽度小于贯穿相同所述有源区的所述第一字线和所述第二字线之间的间距。

17.一种存储器结构，其特征在于，包括：

半导体衬底，所述半导体衬底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向相交在小于90度的角度；贯穿相同的所述有源区的所述字线包括偏向所述有源区一侧的第一字线和偏向所述有源区另一侧的第二字线；沿所述字线排布的方向，贯穿相同的所述有源区的所述第一字线和所述第二字线之间具有第一间距，贯穿不同且相邻的所述有源区的所述第一字线和所述第二字线之间具有第二间距；其中，所述第一间距小于所述第二间距；

若干个平行间隔排布的位线，位于所述半导体衬底上；

第一绝缘隔离结构，以间距倍增方式位于所述半导体衬底上，且位于相邻所述位线之间，所述第一绝缘隔离结构的延伸方向与所述字线的延伸方向相同，且所述第一绝缘隔离结构的正投影位于相邻所述有源区之间且对应于所述浅沟槽隔离结构；

第二绝缘隔离结构，以间距倍增方式位于所述半导体衬底上，且位于相邻所述位线之间，所述第二绝缘隔离结构的延伸方向与所述字线的延伸方向相同，且所述第二绝缘隔离结构的正投影位于贯穿相同所述有源区的所述第一字线和所述第二字线之间；及

导电栓塞，位于所述半导体衬底上，且位于由所述第一绝缘隔离结构、所述第二绝缘隔离结构及相邻所述位线所构成的凹孔中，并且所述导电栓塞的正投影局部重迭在所述字线上。

18.根据权利要求17所述的存储器结构，其特征在于，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括右下至上依次叠置的导线黏附层、导线主体层及顶层介质层。

19.根据权利要求18所述的存储器结构，其特征在于，所述导线黏附层的材料包括氮化钛，所述导线主体层的材料包括钨，所述顶层介质层的材料包括氮化硅。

20.根据权利要求18所述的存储器结构，其特征在于，所述半导体衬底内还设有有源区中间凹陷，所述有源区中间凹陷位于所述叠层结构的底部；所述存储器结构还包括位线接触结构，所述位线接触结构填入所述有源区中间凹陷，且所述位线接触结构与所述叠层结构的底部相接触。

21.根据权利要求20所述的存储器结构，其特征在于，所述侧墙结构包括第一侧墙介质层、第二侧墙介质层及第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。

22.根据权利要求21所述的存储器结构，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

23.根据权利要求20所述的存储器结构，其特征在于，所述侧墙结构包括第一侧墙介质层、空气腔及第二侧墙介质层，其中，所述第一侧墙介质层覆盖于所述叠层结构的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外侧，所述空气腔位于所述第一侧墙介质层与所述第二侧墙介质层之间。

24.根据权利要求23所述的存储器结构，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

25.根据权利要求17所述的存储器结构，其特征在于，所述半导体衬底内形成有定义出所述字线的位置及形状的沟槽，所述字线包括：

栅间介质层，位于所述沟槽的侧壁及底部；

第一导电层，覆盖于所述栅间介质层的侧壁及所述栅间介质层的底部；

第二导电层，填满所述第一导电层内侧的间隙，所述第一导电层及所述第二导电层的上表面均不低于所述半导体衬底的上表面，且所述第二导电层的上表面高于所述第一导电层的上表面；及

填充绝缘层，覆盖所述第一导电层的上表面及所述第二导电层的上表面，且填满所述沟槽。

26.根据权利要求17所述的存储器结构，其特征在于，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

27.根据权利要求17所述的存储器结构，其特征在于，所述位线沿所述字线排布的方向呈波浪状延伸。

28.根据权利要求17至27中任一项所述的存储器结构，其特征在于，沿所述字线排布的方向，所述第一绝缘隔离结构的宽度小于相邻所述有源区之间的间距，所述第二绝缘隔离结构的宽度小于贯穿相同所述有源区的所述第一字线和所述第二字线之间的间距。

29.一种半导体结构的制备方法，其特征在于，包括如下步骤：

1)提供一半导体基底，所述半导体基底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体基底内隔离出若干个间隔排布的有源区；

2)于所述半导体基底上形成若干个平行间隔排布的凸出结构，所述凸出结构的上表面高于所述半导体基底的上表面；位线的延伸方向与所述有源区的延伸方向相交于小于90度的第一角度；

3)于所述位线的侧壁形成侧墙结构，所述侧墙结构覆盖于所述位线的外壁上；

4)于所述半导体基底上形成填充介质层，所述填充介质层填满所述位线之间的间隙；

5)于所述填充介质层上形成图形化掩膜层，所述图形化掩膜层包括若干个平行间隔排布的第一图形单元，所述第一图形单元的延伸方向与所述位线的延伸方向相交于小于等于90度的第二角度，且所述第一图形单元的正投影覆盖部分所述有源区；

6)于所述图形化掩膜层上形成侧墙氧化层，所述侧墙氧化层包括覆盖于所述第一图形单元顶部的第一覆盖部、覆盖于相邻所述第一图形单元之间的第二覆盖部、覆盖于所述第一图形单元一侧的第一侧墙部及覆盖于所述第一图形单元另一侧的第二侧墙部，所述第一侧墙部的延伸方向及所述第二侧墙部的延伸方向均与所述第一图形单元的延伸方向相同，且所述第一侧墙部的正投影位于相邻所述有源区之间，所述第二侧墙部的正投影贯穿位于同一列的所述有源区；所述第二覆盖部的上表面低于所述第一覆盖部的上表面，以于覆盖于不同所述第一图形单元侧壁的所述第一侧墙部及所述第二侧墙部之间形成凹槽；

7)于步骤6)得到的结构上形成图形化刻蚀阻挡层，所述图形化刻蚀阻挡层包括若干个平行间隔排布的第二图形单元，所述第二图形单元位于所述凹槽内，且所述第二图形单元的延伸方向与所述凹槽的延伸方向相同；

8)以所述第一图形单元及所述第二图形单元作为刻蚀阻挡层刻蚀所述侧墙氧化层及所述填充介质层，以去除所述第一覆盖部、所述第一侧墙部及所述第二侧墙部，并于所述填充介质层内形成第一隔离通孔及第二隔离通孔；其中，所述第一隔离通孔位于相邻所述位线之间，且所述第一隔离通孔的正投影位于相邻所述有源区之间，所述第二隔离通孔位于相邻所述位线之间，且所述第二隔离通孔的正投影贯穿位于同一列的所述有源区；

9)去除所述第一图形单元、所述第二图形单元及位于所述第二图形单元下方的所述侧墙氧化层；

10)于所述第一隔离通孔内形成第一绝缘隔离结构，并于所述第二隔离通孔内形成第二绝缘隔离结构；及

11)去除所述填充介质层，并于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间及所述位线之间形成导电栓塞，所述导电栓塞与所述有源区相连接。

30.根据权利要求29所述的半导体结构的制备方法，其特征在于，步骤3)中形成的所述侧墙结构还覆盖于所述凸出结构之间的所述半导体基底表面；步骤11)中，去除所述填充介质层的同时，去除位于所述第一绝缘隔离结构与所述第二绝缘隔离结构之间，且位于相邻所述位线之间的所述侧墙结构。

31.根据权利要求29所述的半导体结构的制备方法，其特征在于，步骤3)包括如下步骤：

3-1)于所述位线的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述位线的外壁；

3-2)于所述第一侧墙介质层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述第一侧墙介质层的外壁；及

3-3)于所述第二侧墙介质层的外围形成第三侧墙介质层，所述第三侧墙介质层覆盖所述第二侧墙介质层的外壁。

32.根据权利要求31所述的半导体结构的制备方法，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

33.根据权利要求29所述的半导体结构的制备方法，其特征在于，步骤3)包括如下步骤：

3-1)于所述位线的外围形成第一侧墙介质层，所述第一侧墙介质层覆盖所述位线的外壁；

3-2)于所述第一侧墙介质层的外围形成牺牲层，所述牺牲层覆盖所述第一侧墙介质层的外壁；

3-3)于所述牺牲层的外围形成第二侧墙介质层，所述第二侧墙介质层覆盖所述牺牲层的外壁；及

3-4)去除所述牺牲层，以于所述第一侧墙介质层与所述第二侧墙介质层之间形成空气腔。

34.根据权利要求33所述的半导体结构的制备方法，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

35.根据权利要求29所述的半导体结构的制备方法，其特征在于，所述图形化掩膜层还包硬掩膜层及介质层，步骤5)于所述填充介质层上形成图形化掩膜层包括如下步骤：

5-1)于所述填充介质层上形成硬掩膜层；

5-2)于所述硬掩膜层上形成介质层；

5-3)于所述介质层上形成光刻胶掩膜层；及

5-4)将所述光刻胶掩膜层进行图形化处理，以若干个所述第一图形单元。

36.根据权利要求35所述的半导体结构的制备方法，其特征在于，所述硬掩膜层的材料包括碳，所述介质层的材料包括氮氧化硅，所述掩膜层的材料包括光刻胶。

37.根据权利要求29所述的半导体结构的制备方法，其特征在于，步骤8)中形成的所述第一隔离通孔沿所述位线延伸方向的宽度与覆盖于所述第一图形单元侧壁的所述第一侧墙部沿所述位线延伸方向的宽度相同。

38.根据权利要求29所述的半导体结构的制备方法，其特征在于，所述图形化刻蚀阻挡层的材料包括多晶硅，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

39.根据权利要求29至38中任一项所述的半导体结构的制备方法，其特征在于，沿所述位线延伸的方向，所述第一侧墙部的宽度小于相邻所述有源区之间的间距。

40.一种半导体结构，其特征在于，所述半导体结构包括：

半导体基底，所述半导体基底内形成有浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体基底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的位线，位于所述半导体基底上，所述位线的上表面高于所述半导体基底的上表面，且所述位线的延伸方向与所述有源区的延伸方向相交于小于90度的第一角度；

侧墙结构，覆盖于所述位线的侧壁上；

第一绝缘隔离结构，以间距倍增方式位于所述半导体基底上，且位于相邻所述位线之间，所述第一绝缘隔离结构的延伸方向与所述位线的延伸方向相较于小于等于90度的第二角度，且所述第一绝缘隔离结构的正投影位于相邻所述有源区之间；

第二绝缘隔离结构，以间距倍增方式位于所述半导体基底上，且位于相邻所述位线之间，所述第二绝缘隔离结构的延伸方向与所述第一绝缘隔离结构的延伸方向相同，且所述第二绝缘隔离结构的正投影贯穿位于同一列的所述有源区；及

导电栓塞，位于所述半导体基底上，且位于由所述第一绝缘隔离结构、所述第二绝缘隔离结构及所述位线所构成的凹孔中，并填满所述所述第一绝缘隔离结构与所述第二绝缘隔离结构之间的间隙及所述位线之间的间隙。

41.根据权利要求40所述的半导体结构，其特征在于，所述侧墙结构包括第一侧墙介质层、第二侧墙介质层及第三侧墙介质层，其中，所述第一侧墙介质层覆盖于所述位线的外壁上及所述位线接触结构的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外壁上，所述第三侧墙介质层覆盖于所述第二侧墙介质层的外壁上。

42.根据权利要求41所述的半导体结构，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅或氧化硅，所述第三侧墙介质层的材料包括氮化硅。

43.根据权利要求40所述的半导体结构，其特征在于，所述侧墙结构包括第一侧墙介质层、空气腔及第二侧墙介质层，其中，所述第一侧墙介质层覆盖于所述位线的外壁上，所述第二侧墙介质层覆盖于所述第一侧墙介质层的外侧，所述空气腔位于所述第一侧墙介质层与所述第二侧墙介质层之间。

44.根据权利要求43所述的半导体结构，其特征在于，所述第一侧墙介质层的材料包括氮化硅，所述第二侧墙介质层的材料包括氮化硅。

45.根据权利要求40所述的半导体结构，其特征在于，所述绝缘隔离结构的材料包括氮化硅，所述导电栓塞的材料包括多晶硅。

46.根据权利要求40至45中任一项所述的半导体结构，其特征在于，沿所述位线延伸的方向，所述第一绝缘隔离结构的宽度小于相邻所述有源区之间的间距。