KR100639193B1 - 반도체장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 제조방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 형성된 절연층에 콘택플러그를 형성하는 단계와, 콘택플러그를 포함하는 절연층 상에 식각정지막과 제 1 희생층을 형성하는 단계와, 제 1 희생층과 식각정지막을 패터닝해서 콘택플러그 표면 및 절연층을 노출시키고 제 1 희생층으로 이루어진 지지막을 형성하는 단계와, 결과물 상에 폴리실리콘층과 제 1 비정질실리콘층 및 제 2 희생층을 차례로 형성하는 단계와, 제 2 희생층을 제 1 비정질실리콘층의 측면에만 잔류시켜 측벽스페이서를 형성하는 단계와, 측벽스페이서와 제 1 비정질실리콘층 상에 제 2 비정질실리콘층을 형성하는 단계와, 제 2 비정질실리콘층 상에 제 3 희생층을 형성하는 단계와, 제 3 희생층, 제 2 비정질실리콘층, 제 1 비정질실리콘층, 측벽스페이서, 폴리실리콘층을 화학기계적연마하여 지지막을 노출시키는 단계와, 잔류한 제 3 희생층, 측벽스페이서 및 지지막을 제거하는 단계와, 노출된 제 2 비정질실리콘층 및 제 1 비정질실리콘층의 표면에 반구형실리콘그레인층을 형성하는 단계와, 반구형실리콘그레인층, 제 2 및 제 1 비정질실리콘층, 및 폴리실리콘층 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.
반도체장치의 캐패시터 제조방법
Description
도 1a 내지 도 1d는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 하부전극의 표면적을 확장하기 위하여 반구형실리콘그레인을 채용시 하부전극을 이중 실린더 구조로 형성하고 외부 실린더를 폴리실리콘층/비정질실리콘층의 이중층으로 형성하여 외부 실린더의 외층을 폴리실리콘층으로 형성하므로서 외부 실린더의 외벽에는 반구형실리콘그레인이 형성되지 않도록 하여 이웃한 하부전극간의 반구형실리콘그레인에 의한 단락을 방지하고 필요한 하부전극의 표면적을 확장하며 하부전극에의 추가도핑을 생략하도록 한 반도체장치의 실린더형 하부전극을 갖는 캐패시터 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하 는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.
필요한 하부전극의 표면적을 최대한 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하는 기술을 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함) 형성방법이라 하고을 이를 달성하기 위하여 HSG(hemispherical silicon grain)을 하부전극 표면에 형성한다.
즉, 하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.
그러나, 실리콘 그레인의 크기를 극대화시키는 경우, 하부전극의 첨점부위에 형성되는 실리콘 그레인들은 물리적 스트레스에 취약한 형태를 갖기 때문에 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 실린더 형태의 하부전극패턴으로부터 떨어지게 되어 캐패시턴스의 감소를 초래하고 이웃한 소자 들을 단락시킬 수 있다.
SAES를 채용하는 종래의 기술은, 층간절연층의 소정 부위를 제거하여 소정의 불순물 확산영역을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 포함하는 층간절연층상에 폴리실리콘과 비정질실리콘을 소정의 두께로 형성한 다음 그 위에 산화막으로 하드마스크를 형성하고 패터닝하여 하부전극의 기본 골격을 형성한 후, 그 위에 다수개의 반구형 실리콘 그레인을 형성하여 하부전극의 표면적을 극대화시킨다.
그리고, 유전막과 상부전극을 하부전극상에 차례로 형성하여 반도체장치의 디램(DRAM) 등에서 사용되는 캐패시터 소자를 완성한다.
도 1a 내지 도 1d는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(11)이 형성된 p형의 반도체기판인 실리콘기판(10) 상에 층간절연층(12)으로 산화막(12)을 형성한 다음, 그(12) 위에 포토레지스트막(도시안함)을 도포한다.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(11)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(12)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(11)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 콘택홀을 포함하는 층간절연층(12) 상에 제 1 도전층(13)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(13)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음, 층간절연층(12)의 표면이 노출되도록 에치백하여 콘택홀에만 잔류한 폴리실리콘으로 이루어진 콘택플러그(13)를 형성한다.
그리고, 콘택플러그(13) 상부 표면을 포함하는 층간절연층(12)상에 식각정지층(14)으로 질화막(14)을 화학기상증착으로 소정 두께로 증착하여 형성한다.
그 다음, 실린더형태의 하부전극을 형성하기 위한 희생막으로 식각성이 우수한 산화막(15)을 소정 두께로 두껍게 증착하여 제 1 희생층(15)을 형성한다.
그리고, 희생층(15)상에 실린더형태의 하부전극 지지막으로 사용될 제 1 희생층(15)을 패터닝하기 위한 식각마스크(16)를 형성한다. 이때, 식각마스크(16)는 폴리실리콘을 제 1 희생층(15)상에 형성한 다음 포토리쏘그래피(photolithography)로 패터닝하여 형성한다.
도 1b를 참조하면, 식각마스크로 보호되지 않는 산화막으로 이루어진 제 1 희생층과 질화막으로 이루어진 식각정지층을 차례로 제거하여 잔류한 제 1 희생층(150)으로 이루어진 지지막(150)을 형성한다.
그리고, 식각마스크를 습식식각 등의 방법으로 제거한다.
그 다음, 지지막(150)을 포함하는 기판 전면에 하부전극 형성용 비정질실리콘층(17)을 화학기상증착으로 증착하여 형성한다.
그리고, 비정질실리콘층(17)상에 산화막으로 제 2 희생층(18)을 지지막(150) 사이의 골을 충분히 매립하도록 형성한다.
도 1c를 참조하면, 제 2 희생층(18), 비정질실리콘층(17) 및 지지막(150)의 소정부위를 화학기계적연마(chemical mechanical polishing) 등의 방법으로 제거하여 산화막으로 이루어진 지지막(150)의 표면을 노출시킨다. 이때, 제거되는 부위는 도 1b의 절단선 I-I'만큼 이다.
도 1d를 참조하면, 산화막으로 이루어지고 노출된 지지막과 역시 산화막으로 이루어진 제 2 희생층을 습식식각으로 제거하여 잔류한 비정질실리콘층(17)으로 이루어진 캐패시터의 실린더형 하부전극 표면을 노출시킨다.
그리고, SiH4 가스를 노출된 비정질실리콘층(17) 표면에 흘려 하부전극의 표면적을 확장시키기 위한 반구형실리콘그레인층(19)을 형성한다.
이때, 도시된 바와 같이, 반구형실리콘그레인이 성장하는 비정질실리콘층(17)이 서로 이웃한 부위(S)의 간격이 좁기 때문에 도핑전 전세공정등에서 이탈되기 쉽고 , 따라서 하부전극끼리 서로 단락될 염려가 있다.
그 다음, 하부전극의 도전성 등 전기적 특성을 향상시키기 위하여 반구형실리콘그레인층(19)과 비정질실리콘층(17)에 인이온으로 추가도핑을 실시한다.
그리고, 도시되지는 않았지만, 하부전극(17,19)의 표면에 유전막을 증착한후 도핑된 폴리실리콘이나 금속등의 도전체로 유전막을 덮는 상부전극을 형성하여 반도체장치의 디램 등에서 사용되는 실린더형 캐패시터의 제조를 완료한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법은 하부전극패턴의 모서리부에 형성되는 반구형실리콘그레인이 하부전극패턴으로부터 용이하게 외부 물리적 충격에 기인하여 이탈되므로 떨어져 나온 실리콘그레인들이 이웃한 실린더간의 단락(브릿지현상)을 초래하여 소자의 수율을 감소시키고, 반구형실리콘그레인이 실린더형 하부전극의 외벽 및 내벽 모두에 형성되므로 이웃한 하부전극의 실리콘그레인들간의 단락이 역시 발생할 수 있고, 반구형실리콘그레인의 성장을 용이하게 하기 위하여 비정질실리콘의 농도가 낮아야 하므로 반구형실리콘그레인 형성 후 공핍현상을 개선하기 위한 비정질실리콘층에 대한 추가 도핑이 필요하며, 또한 단순 실린더 구조의 하부전극을 형성하므로 하부전극의 유전막 증착 부위를 개선하는데 한계가 있는 문제점들이 있다.
따라서, 본 발명의 목적은 하부전극의 표면적을 확장하기 위하여 반구형실리콘그레 인을 채용시 하부전극을 이중 실린더 구조로 형성하고 외부 실린더를 폴리실리콘층/비정질실리콘층의 이중층으로 형성하여 외부 실린더의 외층을 폴리실리콘층으로 형성하므로서 외부 실린더의 외벽에는 반구형실리콘그레인이 형성되지 않도록 하여 이웃한 하부전극간의 반구형실리콘그레인에 의한 단락을 방지하고 필요한 하부전극의 표면적을 확장하며 하부전극에의 추가도핑을 생략하도록 한 반도체장치의 실린더형 하부전극을 갖는 캐패시터 제조방법을 제공하는데 있다.
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상술한 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 형성된 절연층에 상기 반도체 기판의 표면과 접촉하는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함하는 절연층 상에 식각정지막과 제 1 희생층을 형성하는 단계; 상기 제 1 희생층과 식각정지막을 패터닝해서 상기 콘택플러그 표면 및 절연층을 노출시킴과 아울러 잔류된 제 1 희생층으로 이루어진 지지막을 잔류된 식각정지막 상에 형성하는 단계; 상기 노출된 식각정지막과 지지막을 포함한 절연층 상에 폴리실리콘층과 제 1 비정질실리콘층 및 제 2 희생층을 차례로 형성하는 단계; 상기 제 2 희생층을 제 1 비정질실리콘층의 측면에만 잔류시켜 측벽스페이서를 형성하는 단계; 상기 측벽스페이서와 노출된 제 1 비정질실리콘층 상에 제 2 비정질실리콘층을 형성하는 단계; 상기 제 2 비정질실리콘층 사이의 공간을 매립하도록 상기 제 2 비정질실리콘층 상에 제 3 희생층을 형성하는 단계; 상기 제 3 희생층, 제 2 비정질실리콘층, 제 1 비정질실리콘층, 측벽스페이서, 폴리실리콘층 및 지지막의 표면 일부두께를 화학기계적연마하여 상기 지지막을 노출시키는 단계; 잔류한 상기 제 3 희생층, 측벽스페이서 및 지지막을 제거하는 단계; 노출된 제 2 비정질실리콘층 및 제 1 비정질실리콘층의 표면에 반구형실리콘그레인층을 형성하는 단계; 및 상기 반구형실리콘그레인층, 잔류된 제 2 및 제 1 비정질실리콘층, 및 폴리실리콘층 상에 유전막과 상부전극을 차례로 형성하는 단계;를 포함하는 반도체장치의 캐패시터 제조방법을 제공한다.
본 발명은 캐패시터의 하부전극 표면적을 확대하기 위하여 반구형실리콘그레인을 채용시 캐패시터의 이웃한 하부전극간의 단락을 방지하고, 비정질실리콘으로 형성하는 하부전극에 대한 추가도핑을 생략할 수 있고, 하부전극을 내부 실리너와 외부 실린더로 구성된 이중 실린더 형태로 형성하므로 유전막이 증착되는 하부전극의 표면적을 극대화 할 수 있다.
본 발명은 캐패시터의 하부전극 표면적을 확대하기 위하여 반구형실리콘그레인을 채용시 캐패시터의 이웃한 하부전극간의 단락을 방지하고, 비정질실리콘으로 형성하는 하부전극에 대한 추가도핑을 생략할 수 있고, 하부전극을 내부 실리너와 외부 실린더로 구성된 이중 실린더 형태로 형성하므로 유전막이 증착되는 하부전극의 표면적을 극대화 할 수 있다.
즉, 본 발명에서는 하부전극간의 단락발생 원인이 되는 실린더 형태의 하부전극 외부면을 반구형실리콘그레인 성장이 곤란한 인(phosphorus)이온이 고농도로 도핑된 폴리실리콘으로 형성하여 하부전극 외면에 반구형실리콘그레인이 형성되는 것을 방지한다. 따라서, 이웃한 하부전극간의 단락이 방지되는 것이다.
또한, 본 발명에서는 외부 실린더의 외벽을 고농도의 인이온으로 도핑된 폴리실리콘으로 형성하므로, 종래 기술과 다르게, 별도의 추가 도핑없이도 폴리실리콘의 도판트(인이온)가 반구형실리콘그레인 성장부위인 비정질실리콘층으로 확산되어 하부전극의 전기적특성을 확보한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 내부 실린더와 외부 실린더로 이루어진 이중 실린더 구조의 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.
도 2a를 참조하면, 반도체장치의 디램 셀 등에서 트랜지스터(도시안함)가 형성되고, 트렌지스터의 소스/드레인영역인 아세닉(As) 또는 인(P) 등의 제 2 도전형인 n형 불순물이 고농도로 도핑된 불순물확산영역(31)이 형성된 제 1 도전형의 반도체기판인 p형 실리콘기판(30) 상에 층간절연층(32)으로 산화막(32)을 형성한 다음, 그(32) 위에 포토레지스트막(도시안함)을 도포한다.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(31)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(32)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(31)을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 콘택홀을 포함하는 층간절연층(32) 상에 도전층(33)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(33)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음, 층간절연층(32)의 표면이 노출되도록 에치백하여 콘택홀에만 잔류한 폴리실리콘으로 이루어진 콘택플러그(33)를 형성한다.
그리고, 콘택플러그(33) 상부 표면을 포함하는 층간절연층(32)상에 식각정지층(34)으로 질화막(34)을 화학기상증착으로 소정 두께로 증착하여 형성한다. 이때, 식각정지층(34)은 폴리실리콘 및 산화막과 식각선택비가 큰 절연물질로 형성한다.
그 다음, 실린더형태의 하부전극을 형성하기 위한 희생막으로 식각성이 우수한 산 화막(35)을 소정 두께로 두껍게 증착하여 제 1 희생층(35)을 형성한다.
그리고, 희생층(35)상에 실린더형태의 하부전극 지지막으로 사용될 제 1 희생층(35)을 패터닝하기 위한 식각마스크(36)를 형성한다. 이때, 식각마스크(36)는 폴리실리콘을 제 1 희생층(35)상에 형성한 다음 포토리쏘그래피(photolithography)로 패터닝하여 형성한다.
도 2b를 참조하면, 식각마스크로 보호되지 않는 산화막으로 이루어진 제 1 희생층과 질화막으로 이루어진 식각정지층을 차례로 제거하여 잔류한 제 1 희생층(350)으로 이루어진 지지막(350)을 형성한다.
그리고, 식각마스크를 습식식각 등의 방법으로 제거한다.
그 다음, 지지막(350)을 포함하는 기판 전면에 하부전극의 외부 실린더 외벽형성용 폴리실리콘층(37)을 화학기상증착으로 형성한다. 이때, 폴리실리콘층은 인(phosphorus) 이온이 고농도로 도핑되도록 형성한다.
그리고, 폴리실리콘층(37) 표면에 외부 실린더 내벽형성용 제 1 비정질실리콘층(38)을 소정 두께로 증착하여 형성한다.
그 다음, 내부 실린더 지지막을 형성하기 위하여 산화막으로 제 2 희생층(39)을 제 1 비정질실리콘층(38) 상에 소정 두께로 증착하여 형성한다. 이때, 제 2 희생층(39)의 두께는 외부 실린더벽과 내부 실린더벽의 간격을 고려하여 결정한다.
도 2c를 참조하면, 제 2 희생층에 제 1 비정질실리콘층(38)의 표면이 노출되도록 에치백을 실시하여 잔류한 제 2 희생층(390)으로 이루어진 측벽스페이서(390)를 형성한다. 따라서, 측벽스페이서(390)의 측면 두께가 외부 실린더벽과 내부 실린더벽 의 간격이 된다.
그 다음, 노출된 제 1 비정질실리콘층(38)의 표면과 측벽스페이서(390)의 표면에 내부실린더 형성용 제 2 비정질실리콘층(40)을 화학기상증착으로 증착하여 형성한다.
그리고, 제 2 비정질실리콘층(49)상에 제 2 비정질실리콘층(40) 사이의 골을 충분히 매립하도록 식각성이 우수한 산화막으로 제 3 희생층(410)을 증착하여 형성한다.
도 2d를 참조하면, 제 3 희생층(41), 제 2 비정질실리콘층(40), 제 1 비정질실리콘층(38), 측벽스페이서(390), 폴리실리콘층(37), 지지막(350)의 소정부위만큼을 화학기계적연마(chemical mechanical polishing) 등의 방법으로 제거하여 산화막으로 이루어진 지지막(350)의 표면을 노출시킨다. 이때, 제거되는 부위의 절단선이 도 2c의 II-II'에 표시되어 있다.
따라서, 화학기계적연마 결과, 제 3 희생층(41), 제 2 비정질실리콘층(40), 제 1 비정질실리콘층(38), 측벽스페이서(390), 폴리실리콘층(37), 지지막(350)의 표면이 노출된다.
도 2e를 참조하면, 산화막으로 이루어진 제 3 희생층, 측벽스페이서, 지지막(350)을 습식식각으로 제거하여 잔류한 폴리실리콘층(37)과 제 1 비정질실리콘층(38)로 이루어진 캐패시터의 하부전극용 외부실린더와 잔류한 제 2 비정질실리콘층(40)으로 이루어진 하부전극용 내부실린더의 표면을 노출시킨다.
따라서, 하나의 캐패시터의 하부전극은 비정질실리콘인 내벽(38)과 폴리실리콘인 외벽(37)으로 구성된 외부실린더(38,37)와 비정질실리콘만으로 이루어진 내부실린더(40)로 이루어진다.
또한, 외부실린더는 이웃한 외부실린더와 잔류한 질화막으로 이루어진 식각정지막(340)에 의하여 서로 절연되어 있다.
도 2f를 참조하면, SiH4 가스를 노출된 외부실린더(38)와 비정질실리콘만으로 이루어진 내부실린더(40)의 표면에 흘려 하부전극의 표면적을 확장시키기 위한 반구형실리콘그레인층(42)을 형성한다.
이때, 도시된 바와 같이, 증착특성상 반구형실리콘그레인은 비정질실리콘부위에 형성되므로 인 이온등으로 고농도로 도핑된 폴리실리콘으로 이루어진 외부실린더의 외벽(37) 표면에는 반구형실리콘그레인이 형성되지 않는다. 따라서, 반구형실리콘그레인에 의하여 이웃한 하부전극끼리 서로 단락될 염려가 있다.
그 다음, 어닐링 등의 열공정을 실시하여 비정질실리콘을 결정화시키고, 이때, 외벽(37)을 형성하는 고농도 도핑된 폴리실리콘의 인 이온들이 내벽(38) 및 내부 실린더(40)로 확산되어, 전체적인 하부전극의 도핑농도를 높여주어 하부전극의 전기적 특성을 개선한다.
따라서, 본 발명의 실시예에서는 하부전극의 도전성 등 전기적 특성을 향상시키기 위한 별도의 반구형실리콘그레인층(42)과 제 1 내지 제 2 비정질실리콘층(38,40)에 대한 인이온 도핑을 필요로 하지 않는다.
이후, 도시되지는 않았지만, 하부전극(37,38,40,42)의 표면에 유전막(43)을 증착한 다음, 도핑된 폴리실리콘이나 금속등의 도전체로 유전막을 덮는 상부전극(44)을 형 성하여 반도체장치의 디램 등에서 사용되는 실린더형 캐패시터의 제조를 완료한다.
따라서, 본 발명은 하부전극의 외부실린더 외벽에 반구형실리콘그레인을 형성하지 않으므로 이웃한 하부전극간의 단락을 방지하고, 외벽을 곤오도로 도핑된 폴리실리콘으로 형성하므로 후속열공정에서 나머지 비정질실리콘으로 확산이 일어나 자기도핑되므로 하부전극에 대한 추가도핑을 요하지 않으며, 또한, 하부전극을 외부실린더와 내부 실린더로 이루어진 이중 구조로 형성하므로 하부전극의 유전막 증착부위를 크게 증가시켜 캐패시터의 정전용량을 개선하는 장점이 있다.
Claims (5)
- 반도체 기판 상에 형성된 절연층에 상기 반도체 기판의 표면과 접촉하는 콘택플러그를 형성하는 단계;상기 콘택플러그를 포함하는 절연층 상에 식각정지막과 제 1 희생층을 형성하는 단계;상기 제 1 희생층과 식각정지막을 패터닝해서 상기 콘택플러그 표면 및 절연층을 노출시킴과 아울러 잔류된 제 1 희생층으로 이루어진 지지막을 잔류된 식각정지막 상에 형성하는 단계;상기 노출된 식각정지막과 지지막을 포함한 절연층 상에 폴리실리콘층과 제 1 비정질실리콘층 및 제 2 희생층을 차례로 형성하는 단계;상기 제 2 희생층을 제 1 비정질실리콘층의 측면에만 잔류시켜 측벽스페이서를 형성하는 단계;상기 측벽스페이서와 노출된 제 1 비정질실리콘층 상에 제 2 비정질실리콘층을 형성하는 단계;상기 제 2 비정질실리콘층 사이의 공간을 매립하도록 상기 제 2 비정질실리콘층 상에 제 3 희생층을 형성하는 단계;상기 제 3 희생층, 제 2 비정질실리콘층, 제 1 비정질실리콘층, 측벽스페이서, 폴리실리콘층 및 지지막의 표면 일부두께를 화학기계적연마하여 상기 지지막을 노출시키는 단계;잔류한 상기 제 3 희생층, 측벽스페이서 및 지지막을 제거하는 단계;노출된 제 2 비정질실리콘층 및 제 1 비정질실리콘층의 표면에 반구형실리콘그레인층을 형성하는 단계; 및상기 반구형실리콘그레인층, 잔류된 제 2 및 제 1 비정질실리콘층, 및 폴리실리콘층 상에 유전막과 상부전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 내지 제 3 희생층은 산화막으로 형성하고, 상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 인 이온으로 고농도 도핑되도록 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 잔류한 제 2 비정질실리콘은 이중 실린더 구조의 하부전극에 있어서 내부 실린더 구조가 되고 상기 잔류한 폴리실리콘층 및 제 1 비정질실리콘층은 외부실린더 구조가 되도록 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 잔류한 상기 제 3 희생층, 측벽스페이서 및 지지막을 제거하는 단계는 습식식각으로 동시에 제거하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.
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