KR100356814B1 - 반도체장치의 캐패시터 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 title abstract description 24
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 40
- 239000010703 silicon Substances 0.000 abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012528 membrane Substances 0.000 abstract 1
- 230000008569 process Effects 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000000151 deposition Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 229920003026 Acene Polymers 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- MWPLVEDNUUSJAV-UHFFFAOYSA-N anthracene Chemical compound C1=CC=CC2=CC3=CC=CC=C3C=C21 MWPLVEDNUUSJAV-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000011534 incubation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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Abstract
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 하부전극패턴을 도핑된 폴리실리콘과 도핑되지 않은 비정질실리콘의 적층구조로 형성하여 반구형실리콘그레인의 형성을 차별화시키고 하부전극을 항아리 형태로 형성하여 하부전극 상부의 첨점형성을 방지하고 이웃한 하부전극과의 단락을 방지하며 유효표면적을 최대화한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역이 형성되고 하부전극 형성부위가 정의되며 제 1 절연층이 형성되고 상기 제 1 절연층을 관통하며 상기 불순물 확산영역에 접하는 도전성 플러그가 형성된 반도체기판의 상기 플러그와 상기 제 1 절연층상에 식각정지막과 제 1 희생막을 차례로 형성하는 단계와, 상기 제 1 희생막과 식각선택비가 큰 물질로 제 2 희생막을 형성하는 단계와, 상기 하부전극 형성부위의 상기 제 2 희생막, 제 1 희생막 및 식각정지막을 소정의 깊이로 제거하여 상기 플러그 표면을 포함하는 상기 제 1 절연층의 소정부위를 노출시키는 개구부를 형성하는 단계와, 상기 제 1 희생막의 소정 부위를 제거하여 상기 개구부의 공간을 확장시키는 단계와, 상기 개구부의 내부 표면에 차례로 적층된 구조의 도핑되지 않은 제 1 비정질실리콘층과 도핑된 제 2 비정질실리콘층으로 이루어진 하부전극패턴을 형성하는 단계와, 상기 제 2 희생막 및 제 1 희생막을 제거하는 단계와, 노출된 상기 하부전극패턴의 표면에 돌출부를 형성하는 단계와, 유전막 및 상부전극을 상기 돌출부를 포함하는 상기 하부전극패턴상에 차례로 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 하부전극패턴을 도핑된 폴리실리콘과 도핑되지 않은 비정질실리콘의 적층구조로 형성하여 반구형실리콘그레인의 형성을 차별화시키고 하부전극을 항아리 형태로 형성하여 하부전극 상부의 첨점형성을 방지하고 이웃한 하부전극과의 단락을 방지하며 유효표면적을 최대화한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.
그러나, 하부전극의 패턴을 실린더(cylinder) 형태 내지는 크라운(crown) 구조로 형성할 경우 하부전극의 상부형태가 뾰족해진다.
종래 기술의 캐패시터 제조공정에 있어서 실린더 내지는 크라운(crown) 구조의 하부전극을 형성하는 방법은 도전층을 증착 후 에치백을 실시하여 하부전극패턴을 형성한 다음 희생층 산화막을 습식식각으로 제거한다. 이때, 하부전극패턴의 상부는 에치백 때문에 뾰족한 첨점형태를 갖게 된다.
그리고, 필요한 하부전극의 표면적을 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하게 된다.
즉, 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함)을 형성하기 위하여 일회의 HSG 공정을 실시한다.
하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.
그러나, 실리콘 그레인의 크기를 극대화시키는 경우, 하부전극의 첨점부위에 형성되는 실리콘 그레인들은 물리적 스트레스에 취약한 형태를 갖기 때문에 오목한 부위가 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 실린더 형태의 하부전극패턴으로부터 떨어지게 되어 캐패시턴스의 감소를 초래하고 이웃한 소자 들을 단락시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑된 불순물확산영역(도시안함)을 형성한 후, 반도체기판(10)상에 제 1 절연층(11)으로 산화막을 형성하고 그 위에 포토레지스트(도시안함)를 도포하여 형성한 후, 포토리쏘그래피(photolithography) 방법으로 제 1 절연층의 소정부위를 제거하여 불순물확산영역을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 제 1 절연층(11) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.
그리고, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택홀을 충전하는 콘택 플러그(contact plug, 12)를 형성한다.
그 다음, 플러그(12)의 노출된 표면을 포함하는 제 1 절연층(11)의 상부 표면에 식각정지층(13)으로 질화막을 CVD(chemical vapor deposition)법으로 증착하여 형성한다.
도 1b를 참조하면, 질화막으로 이루어진 식각정지층(13)상에 제 1 희생막(14)으로 산화막(14)을 CVD로 증착하여 형성한다.
그리고, 제 1 희생막(14) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 제 1 희생막과 식각정지층을 차례로 제거하여 하부전극이 형성될 공간을 제공하며 플러그(12)의 상부 표면을 노출시키는 개구부를 형성한다.
그리고, 포토레지스트패턴을 제거한다.
도 1c를 참조하면, 개구부의 측면 및 하부 표면, 즉, 플러그(12)의 노출된 표면을포함하도록 하여 잔류한 제 1 희생막(14)의 노출된 표면에 스토리지전극인 하부전극패턴 형성용으로 비정질실리콘인 α-실리콘층(15)을 증착하여 형성한다. 이때, α-실리콘층은 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘으로 형성하며, 개구부를 완전히 매립하지 않고 안정적인 하부전극 패턴을 형성할 수 있는 정도의 소정두께로 한다.
그리고, 하부전극패턴을 개구부에 잔류시키기 위하여 제 1 희생막(14)과 비슷한 식각선택비를 갖는 절연막으로 제 2 희생막(16)을 α-실리콘층(15)이 형성된 개구부를 충분히 매립하도록 증착하여 형성한다.
이때, 제 2 희생막(16)은 평탄화성이 우수한 SOG(Silicon On Glass), BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 산화막을 두껍게 증착하여 형성한다.
그 다음, 제 2 희생막(16)에 대하여 에치백공정을 실시하여 제 1 희생막(14) 상부에 형성된 α-실리콘층(15)의 표면이 노출되도록 개부부에만 제 1 희생막(16)을 잔류시킨다. 이때, 잔류한 제 1 희생막(16)은 α-실리콘층(15)에 대한 하부전극패턴 형성용 식각시 하부전극 패턴 형성부위를 식각으로부터 보호하는 역할을 한다.
도 1d를 참조하면, 잔류한 제 2 희생막(16)을 식각마스크로 이용하여 노출된 α-실리콘층에 대하여 에치백공정을 실시하여 제 1 희생막(14) 상부 표면에 위치한 α-실리콘층을 제거하여 하부전극패턴(15)을 형성한다. 이때, 형성된 하부전극패턴(15)의 상부 모서리는 에치백공정으로 첨점형태가 되는데, 이 부위는 나머지 하부전극패턴보다 두께가 얇으므로 물리적 스트레스에 취약한 부위이다.
도 1e를 참조하면, 잔류한 제 1, 제 2 희생층막을 습식식각으로 제거하여 하부전극패턴(15)을 노출시킨다.
그 다음, 하부전극패턴(15)의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극패턴(15)의 표면에 돌출부(17)인 반구형실리콘그레인(HSG,17)을 형성한다. 이때, 반구형실리콘그레인(17)은 노출된 하부전극패턴(170)의 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.
그러나, 물리적 스트레스에 취약한 하부전극패턴(15)의 첨점부에 형성된 돌출부(17)는 불안정하여 용이하게 하부전극패턴(15)으로부터 이탈될 수 있다.
그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극패턴(15) 및 돌출부(17)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.
이후, 도시되지는 않았지만, 최종 하부전극(15,17) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
그리고, 유전막의 표면에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
그러나, 상술한 종래의 캐패시터 제조방법은 실린더 형태의 하부전극패턴에 형성된 SAES중 뾰족하고 얇은 첨점부위에 형성된 돌출부위가 하부전극패턴으로부터 용이하게 외부 물리적 충격에 기인하여 이탈되므로 떨어져 나온 실리콘 그레인들이 이웃한 실린더간의 단락(브릿지현상)을 초래하여 소자의 수율을 감소시키는 문제점이 있고, 또한, 하부전극의 실린더 부위가 단순히 평면형태로 이루어져 있으므로 표면적 증가에 한계가 있으므로 리프레쉬 특성 개선에 불리한 문제점이 있다.
따라서, 본 발명의 목적은 반도체장치의 디램 등에 사용되는 캐패시터의 하부전극패턴을 도핑된 폴리실리콘과 도핑되지 않은 비정질실리콘의 적층구조로 형성하여 반구형실리콘그레인의 형성을 차별화시키고 하부전극을 항아리 형태로 형성하여 하부전극 상부의 첨점형성을 방지하고 이웃한 하부전극과의 단락을 방지하며 유효표면적을 최대화한 반도체장치의 캐패시터 하부전극 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역이 형성되고 하부전극 형성부위가 정의되며 제 1 절연층이 형성되고 상기 제 1 절연층을 관통하며 상기 불순물 확산영역에 접하는 도전성 플러그가 형성된 반도체기판의 상기 플러그와 상기 제 1 절연층상에 식각정지막과 제 1 희생막을 차례로 형성하는 단계와, 상기 제 1 희생막과 식각선택비가 큰 물질로 제 2 희생막을 형성하는 단계와, 상기 하부전극 형성부위의 상기 제 2 희생막, 제 1 희생막 및 식각정지막을 소정의 깊이로 제거하여 상기 플러그 표면을 포함하는 상기 제 1 절연층의 소정부위를 노출시키는 개구부를 형성하는 단계와, 상기 제 1 희생막의 소정 부위를 제거하여 상기 개구부의 공간을 확장시키는 단계와, 상기 개구부의 내부 표면에 차례로 적층된 구조의 도핑되지 않은 제 1 비정질실리콘층과 도핑된 제 2 비정질실리콘층으로 이루어진 하부전극패턴을 형성하는 단계와, 상기 제 2 희생막 및 제 1 희생막을 제거하는 단계와, 노출된 상기 하부전극패턴의 표면에 돌출부를 형성하는 단계와, 유전막 및 상부전극을 상기 돌출부를 포함하는 상기 하부전극패턴상에 차례로 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 캐패시터 제조공정 단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
본 발명은 반도체 메모리장치 등에 사용되는 캐패시터에 있어서 소자 크기가 다운-싸이징됨에 따라 셀의 크기가 더욱 작아지므로, 캐패시터의 캐패시턴스를 증가시켜 소자의 리프레쉬 특서을 개선하기 위하여 단순한 원통 내지는 실린더 구조의 하부전극 대신 측면 프로파일이 요철형태를 갖는 항아리 형태의 하부전극을 형성한다.
그리고, 본 발명에서는 표면적 극대화를 위한 반구형실리콘그레인의 선택적인 증착을 위하여 도핑된 비정질실리콘과 도핑되지 않은 비정질시리콘으로 이루어진 적층구조의 비정질실리콘층을 형성하여 하부전극 패턴의 내측에는 그레인 싸이즈가 큰 그레인들을 형성하고 외벽에는 상대적으로 싸이즈가 작은 실리콘그레인들을 형성하여 이웃한 하부전극간의 전기적 단락을 방지한다.
또한, 본 발명에서는 적층구조의 비정질실리콘으로 이루어진 하부전극패턴의 상부 첨점부위의 도핑되지 않은 비정질실리콘 부위를 인(P)이온 등으로 도핑시키므로서 반구형실리콘그레인의 형성을 억제하여 하부전극패턴에서 이탈된 실리콘그레인에기인한 하부전극간의 전기적 단락을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판인 p형의 실리콘 기판(20) 상에 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(도시안함)을 형성한 후, 반도체 기판(20) 상에 제 1 절연층(21)으로 산화막을 형성하고 그 위에 포토레지스트(도시안함)를 도포하여 형성한 후, 포토리쏘그래피(photolithography) 방법으로 제 1 절연층의 소정부위를 제거하여 불순물확산영역을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 제 1 절연층(21) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.
그리고, 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택홀을 충전하는 콘택 플러그(contact plug, 22)를 형성한다.
그 다음, 플러그(22)의 노출된 표면을 포함하는 제 1 절연층(21)의 상부 표면에 식각정지층(23)으로 질화막을 CVD(chemical vapor deposition)법으로 증착하여 형성한다.
도 2b를 참조하면, 질화막으로 이루어진 식각정지층(23)상에 제 1 희생막(24)으로 산화막(24)을 CVD로 증착하여 형성한다.
그리고, 제 1 희생막(24)상에 제 1 희생막과 식각선택비가 큰 절연물질로 제 2 희생막(25)을 형성한다. 이때, 제 2 희생막(25)은 산화막과 시각선택비가 큰 질화막을 CVD로 증착하여 형성한다.
그리고, 제 2 희생막(25) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 제 2, 제 1 희생막과 식각정지층을 차례로 제거하여 하부전극이 형성될 공간을 제공하며 동시에 플러그(22)의 상부 표면을 노출시키는 개구부를 형성한다.
그리고, 포토레지스트패턴을 제거한다.
도 2c를 참조하면, 개구부에 의하여 노출된 제 1 희생막(24)의 표면을 소정 두께만큼 제거하여 개구부의 내부공간을 확장한다. 이때, 제 2 희생막(25)과 식각정지막(23)은 모두 질화막으로 이루어져 있고 제 1 희생막(24)은 산화막으로 이루어져 있으므로 개구부 내부공간 확장을 위하여 습식식각을 개구부에 실시하면, 제 1 희생막(24)의 노출부위가 소정 두께만큼 제거된다.
따라서, 개구부의 최종 형태는 항아리 형태의 프로파일을 갖게 된다.
도 2d를 참조하면, 플러그(22)의 노출된 표면을 포함하도록 하여 개구부의 측면 및 하부 표면을 포함하는 잔류한 제 2 희생막(25)상에 스토리지전극인 하부전극패턴 형성용으로 제 1 비정질실리콘층(26)을 증착하여 형성한다. 이때, 제 1 비정질실리콘층(26)은 도전성을 갖기 위하여 인(P)이온 등의 불순물이 도핑된 비정질실리콘을 화학기상증착으로 형성하며, 개구부를 완전히 매립하지 않고 안정적인 하부전극 패턴을 형성할 수 있는 정도의 소정두께로 한다. 따라서, 제 1 비정질실리콘층(26)은 불순물로 도핑되어 있으므로 후속공정에서 반구형실리콘그레인을 형성할 때 실리콘 그레인의 크기가 작게 형성된다.
그 다음, 개구부 내부를 포함하는 제 1 비정질실리콘층(26)상에 불순물이 도핑되지 않은 제 2 비정질실리콘층(27)을 개구부를 매립하지 않는 두께로 형성한다. 이때, 제 2 비정질실리콘층(27)은 화학기상증착으로 형성하며, 불순물 이온으로 도핑되지 않았으므로 반구형실리콘그레인 형성을 위한 후속공정에서 실리콘의 그레인 싸이즈가 크게 형성된다.
그리고, 개구부를 충분히 매립하는 두께로 제 2 비정질실리콘층(27)상에 제 3 희생막(28)을 형성한다. 이때, 제 3 희생막은 산화막 등을 증착하여 형성한다.
그 다음, 제 2 희생막(25) 상부에 위치한 제 2 비정질실리콘층(27)의 표면이 노출되도록 제 3 희생막에 에치백을 실시하여 개구부에만 제 3 희생막(28)을 잔류시킨다.
그리고, 개구부 입구에 위치한 제 2 비정질실리콘층(27)의 노출 부위를 인이온 등을 사용하는 이온주입으로 도핑시킬 수도 있다.
도 2e를 참조하면, 제 2 비정질실리콘층과 제 1 비정질실리콘층에 에치백을 실시하여 제 2 희생막(25) 표면을 노출시킨다. 따라서, 제 2 비정질실리콘층(27)과 제 1 비정질실리콘층(26)은 개구부 내부에만 잔류한다.
그리고, 개부부에 잔류한 나머지 제 3 희생막을 습식시각으로 제거하여 개구부 내의 제 2 비정질실리콘층(27) 표면을 노출시킨다.
도 2f를 참조하면, 개구부 입구에 잔류한 도핑되지 않은 제 2 비정질실리콘층의 끝부분을 도핑시키기 위하여 인이온 등의 불순물 이온주입을 기판상에 실시한다. 따라서, 제 2 비정질실리콘(270)의 개구부 입구에 위치한 부위(270)는 인이온으로 도핑되어 반구형실리콘그레인 형성을 위한 후속공정에서 실리콘 그레인의 성장이 억제된다.
또한, 상기한 바와 같이, 제 2 비정질실리콘층에 대한 국부적 이온주입은 제 3 희생막 제거전에 실시하여 개구부 저부에 위치한 제 2 비정질실리콘층(27)의 도핑을 방지할 수도 있다.
도 2g를 참조하면, 제 2 희생막과 제 1 희생막을 차례로 제거하여 식각정지층(23)상에 위치하는 잔류한 제 2 비정질실리콘층(27)과 제 1 비정질실리콘층(26)의 표면을 노출시킨다. 이때, 희생막들의 제거는 습식식각으로 진행한다.
따라서, 잔류한 제 2 비정질실리콘층(27)과 제 1 비정질실리콘층(26)으로 이루어진 하부전극패턴의 유전막 형성부위가 노출된다.
그 다음, 하부전극패턴의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극패턴의 표면에 돌출부(17)인 제 1, 제 2 반구형실리콘그레인(280, 281)을 형성한다. 이때, 제 1, 제 2 반구형실리콘그레인(280, 281)은 노출된 하부전극패턴의 표면에 적절한 온도와 압력 등의 공정조건을 제어하여 SiH4기체를 흘려 증착되게 하여 형성한다. 제 1 반구형실리콘그레인(280)은 불순물이 도핑되지 않은 제 2 비정질실리콘층(27)의 표면에 형성되어 그레인 싸이즈가 크고, 제 2 반구형실리콘그레인(281)은 불순물로 도핑된 제 1 비정질실리콘층(26)과 제 2 비정질실리콘층(270)의 일부에 형성되고 그레인 싸이즈가 제 1 반구형실리콘그레인(280) 싸이즈보다 작게 되어 하부전극간의 브릿지현상을 방지할 수 있다.
이후, 도시되지는 않았지만, 최종 하부전극(26, 27, 270, 280, 281)에 대하여 추가도핑과 열처리를 실시하고, 하부전극 표면에 유전상수값이 뛰어난 Ta2O5등을 증착하여 유전막을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막을 Ta2O5로 형성한 경우 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
그리고, 유전막의 표면에 TiN 등의 도전층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
따라서, 본 발명은 하부전극의 내부를 도핑되지 않은 비정질실리콘으로 형성하여 반구형실리콘그레인 싸이즈를 크게하고 하부전극의 형상을 항아리 형태로 형성하므로 유전막 형성부위를 증가시켜 캐패시터의 캐패시턴스를 증가시키고, 또한, 하부전극의 외벽과 상부 끝단을 도핑된 비정질실리콘으로 형성하므로 반구형실리콘그레인 싸이즈를 작게 형성하므로서 브릿지효과에 의한 하부전극들의 전기적 단락을 방지할 수 있는 장점이 있다.
Claims (5)
- 불순물 확산영역이 형성되고 하부전극 형성부위가 정의되며 제 1 절연층이 형성되고 상기 제 1 절연층을 관통하며 상기 불순물 확산영역에 접하는 도전성 플러그가 형성된 반도체기판의 상기 플러그와 상기 제 1 절연층상에 식각정지막과 제 1 희생막을 차례로 형성하는 단계와,상기 제 1 희생막과 식각선택비가 큰 물질로 제 2 희생막을 형성하는 단계와,상기 하부전극 형성부위의 상기 제 2 희생막, 제 1 희생막 및 식각정지막을 소정의 깊이로 제거하여 상기 플러그 표면을 포함하는 상기 제 1 절연층의 소정부위를 노출시키는 개구부를 형성하는 단계와,상기 제 1 희생막의 소정 부위를 제거하여 상기 개구부의 공간을 확장시키는 단계와,상기 개구부의 내부 표면에 차례로 적층된 구조의 도핑되지 않은 제 1 비정질실리콘층과 도핑된 제 2 비정질실리콘층으로 이루어진 하부전극패턴을 형성하는 단계와,상기 제 2 희생막 및 제 1 희생막을 제거하는 단계와,노출된 상기 하부전극패턴의 표면에 돌출부를 형성하는 단계와,유전막 및 상부전극을 상기 돌출부를 포함하는 상기 하부전극패턴상에 차례로 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 개구부의 입구에 위치한 상기 제 1 비정질실리콘층의 일부를 도핑시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 제 1 희생막과 상기 제 2 희생막은 서로 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 식각정지막과 상기 제 1 희생막은 서로 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 돌출부 및 상기 하부전극패턴에 추가도핑을 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000061314A KR100356814B1 (ko) | 2000-10-18 | 2000-10-18 | 반도체장치의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000061314A KR100356814B1 (ko) | 2000-10-18 | 2000-10-18 | 반도체장치의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020030481A KR20020030481A (ko) | 2002-04-25 |
| KR100356814B1 true KR100356814B1 (ko) | 2002-10-18 |
Family
ID=19694135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000061314A KR100356814B1 (ko) | 2000-10-18 | 2000-10-18 | 반도체장치의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356814B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476380B1 (ko) * | 2002-06-29 | 2005-03-16 | 주식회사 하이닉스반도체 | 반도체 장치의 실린더형 캐패시터 제조방법 |
| KR100844982B1 (ko) * | 2002-06-29 | 2008-07-09 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
-
2000
- 2000-10-18 KR KR1020000061314A patent/KR100356814B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20020030481A (ko) | 2002-04-25 |
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