KR100268799B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 미로형 캐패시터 제조방법에 관한 것으로서, 동일한 장비내에서 저장전극 콘택홀을 메운 불순물이 도핑된 폴리실리콘층상에 불순물이 도핑되지않은 반구형 폴리실리콘층을 형성하고, 염소계 식각가스의 염소비율을 조절하여 상기 반구형 폴리실리콘층을 소정두께 식각하여 반구형 폴리실리콘층들간의 간격을 넓게하여 폴리실리콘층을 노출시킨 후, 상기 반구형 폴리실리콘층을 마스크로하여 폴리실리콘층을 소정두께로 식각하여 깊은 요홈을 갖는 저장전극을 형성하였으므로, 하나의 장비내에서 증착이 가능하고, 식각 또한 한장비내에서 실시하므로 제조공정이 간단하여 공정수율 및 소자의 신뢰성이 향상되고, 요홈의 깊이 및 크기를 조절하여 동일한 면적에서 저장전극의 표면적에 비례하는 정전용량이 증가되므로 반도체 소자를 고집적화할 수 있으며, 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 제조방법

제1도 (a)~(c)는 종래기술에 따른 반도체 소자의 캐패시터 제조공정도.

제2도 (a)~(d)는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도.

〈도면의 주요부분에 대한 부호의 설명〉

11,31 : 반도체 기판 12,32 : 필드 산화막

15,35 : 소오스/드레인영역 16,36 : 층간절연막

18,38 : 평탄화층 19,22,39 : 산화막

20,40 : 콘택홀 21,41 : 폴리실리콘층

23,43 : 반구형 폴리실리콘층 24,44 : 요홈

25,45 : 저장전극 33 : 게이트 산화막

34 : 게이트 전극 37 : 비트라인

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 특히, 불순물이 도핑된 폴리실리콘층과 도핑되지 않은 반구형 폴리실리콘층의 식각선택비차를 이용하여 깊은 요홈들을 구비하는 미로형 저장전극을 형성하여 표면적에 비례하는 단위 면적당 정전 용량을 증가시켜 소자 동작의 신뢰성을 향상시키고 공정이 간단한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

최근 반도체 소자 특히 디램의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체 기판 상에 세로 및 가로 방향으로 일정 간격을 유지하여 워드선인 게이트들과 금속배선인 비트선들이 직교 배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되고 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.

이때 상기 캐패시터는 주로 폴리 실리콘을 도전체로하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

따라서 C=(ε_O×ε_r×A)/T (여기서 ε_O은 진공 유전율(permitivity of vaccum), ε_r은 유전막의 유전상수(dielectric constant), A는 캐패시터의 면적 그리고 T는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다. 그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 유전 파괴전압등과 같은 신뢰도 및 박막특성들이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조나, 원통형 또는 사각틀체 형상의 미로 구조로 형성하거나, 폴리 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain poly silicon; 이하 HSG라 칭함) 공정을 사용하기도 한다. 그러나 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전용량을 갖지 못하는 문제점이 있다.

종래 미로형 캐패시터의 제조 방법을 제 1 도 (a)~(c)를 참조하여 살펴보면 다음과 같다.

먼저, 반도체기판(11)상에 소자분리를 위한 필드산화막(12)과 게이트산화막과 게이트전극(도시되지 않음) 및 소오스/드레인영역(15)을 형성한 후, 상기 구조의 전표면에 층간절연막(16)을 형성한다. 그다음 상기 소오스/드레인영역(15)의 비트라인 콘택으로 예정된 부분상의 층간절연막(16)을 제거한 후, 비트라인(도시되지 않음)을 형성하고, 상기 구조의 전표면에 비.피.에스.지(boro phospho silicate glass 이하 BPSG라 칭함)등으로 된 평탄화층(18)과 제 1 산화막(19)을 순차적으로 형성한다. 그후, 상기 소오스/드레인영역(15)의 저장전극 콘택으로 예정된 부분상의 제 1 산화막(19)에서 층간절연막(16)까지 순차적으로 제거하여 저장전극 콘택홀(20)을 형성한다.

그다음 상기 저장전극 콘택홀(20)을 메우는 폴리실리콘층(21)과 제 2 산화막(22)을 순차적으로 도포하고, 상기 제 2 산화막(22) 상에 일정한 낟알 크기로 반구형 폴리실리콘층(23)을 형성한다. (제 1 도 (a) 참조).

그후, 상기 반구형 폴리실리콘층(23)을 마스크로하여 상기 제 2 산화막(22)을 식가하여 제 2 산화막(22) 패턴을 형성한 후, 상기 제 2 산화막(22) 패턴을 마스크로하여 상기 노출되어 있는 폴리실리콘층(21)을 소정두께 제거하여 깊은 요홈(24)들을 형성한다. (제 1 도 (b) 참조).

그다음 상기 제 2 산화막(22) 패턴을 제거하고, 상기 폴리실리콘층(21)의 저장전극으로 예정된 부분 이외의 부분을 사진 식각하여 미로형 저장전극(25)을 형성한다. (제 1 도 (c) 참조).

상기와 같이 형성된 종래 미로형 저장전극은 제조 공정이 복잡하여 공정수율이 떨어져, 고집적화된 반도체 소자의 동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 불순물이 도핑된 폴리실리콘층과 도핑되지 않은 반구형 폴리실리콘층간의 식각선택비차를 이용하여 깊은 요홈을 갖는 미로형 저장전극을 형성하여 제조 공정이 간단하여 공정수율이 향상되고, 면적에 비례하는 단위 면적당 정전용량을 증가시켜 집적도 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 이 발명에 따른 반도체 소자의 캐패시터 제조방법의 특징은, 반도체 기판상에 필드 산화막, 소오스/드레인영역, 게이트 산화막, 게이트 전극, 층간절연막, 비트라인과 평탄화층 및 산화막을 형성한 후, 소오스/드레인영역에서 저장전극 콘택으로 예정된 부분들을 노출시키는 저장전극 콘택홀들을 형성하고, 상기 구조의 전표면에 불순물이 도핑된 폴리실리콘층과 불순물이 도핑되지 않은 반구형 폴리실리콘층을 순차적으로 형성한후, 상기 불순물이 도핑되지 않은 반구형 폴리실리콘층과 불순물이 도핑된 폴리실리콘층의 식각선택비차를 이용하여 패턴잉하여 불규칙하게 분포된 요홈을 구비하는 저장전극을 형성함에 있다.

이하, 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

본 발명에 따른 미로형 캐패시터를 구비하는 반도체소자의 제조 공정도로서, 미로형 캐패시터의 예이다.

제 2 도 (a) 참조하면, 반도체기판(31)상에 소자분리를 위한 필드산화막(32) 및 게이트 산화막(33), 게이트 전극(34) 그리고 활성화영역인 소오스/드레인영역(35)으로 구성되는 모스(metal oxide semiconductor) 구조를 형성한 후, 상기 구조의 전표면에 층간절연막(36)을 산화막을 형성한다. 그다음 상기 소오스/드레인영역(35)의 비트선 콘택으로 예정된 부분상의 층간절연막(36)을 제거하고 이를메우는 비트라인(37)을 형성한 후, BPSG로 된 평탄화층(38)과 도핑되지 않은 산화막(39)을 순차적으로 형성한다. 그 다음 상기 소오스/드레인영역(35)의 저장전극 콘택으로 예정되어 있는 부분상의 산화막(39)과 평탄화층(38) 및 층간절연막(36)을 순차적으로 사진 식각하여 저장전극 콘택홀(31)을 형성한다.

그후, 상기 구조의 전표면에 인등의 불순물이 주입된 폴리실리콘층(41)을 도포하여 상기 저장전극 콘택홀(31)을 메꾼 후, 소정의 온도에서 열처리하여 상기 폴리실리콘층(41)내의 불순물을 활성화시키고 상기 폴리실리콘층(41)상에 반구형 폴리실리콘층(43)을 형성한다. 이때 상기 반구형 폴리실리콘층(43)은 수백 mTorr의 압력에서 550~700℃ 정도의 온도에서 형성된다.

제 2 도 (b)를 첨조하면, 상기 반구형 폴리실리콘층(43)을 염소계 가스, 예를 들어 Cl₂/C₂F₆등으로 소정 두께 식각하여 반구형 폴리실리콘층(43)들간의 간격을 넓혀 폴리실리콘층(41)을 노출시킨다.

제 2 도 (c)를 참조하면, 상기 불순물이 도핑된 폴리실리콘층(41)과 불순물이 도핑되지 않는 반구형 폴리실리콘층(43)의 식각선택비차가 6~12배 정도 차이나는 건식식각 조건, 예를 들어 Cl₂/C₂F₆건식식각가스로, 전체 가스들중 Cl 가스의 비율을 40~90% 정도로하여, 25℃에서 0.35Torr 로, 0.32 W/cm²의 파워로 상기 반구형 폴리실리콘층(43)을 마스크로하여 상기 노출되어 있는 폴리실리콘층(41)을 소정두께 제거하여 요홈(44)들을 형성한다.

제 2 도 (d)를 참조하면, 상기 폴리실리콘층(41)을 페턴잉하여 상기 저장전극 콘택홀(40)을 메운 저장전극(45)을 형성하고, 상기 산화막(39)을 제거한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 미로형 캐패시터 제조방법은, 동일한 장비내에서 저장전극 콘택홀을 메운 불순물이 도핑된 폴리실리콘층상에 불순물이 도핑되지않은 반구형 폴리실리콘층을 형성하고, 염소계 식각가스으 염소비율을 조절하여 상기 반구형 폴리실리콘층을 소정두께 식각하여 반구형 폴리실리콘층들간의 간격을 넓게하여 폴리실리콘층을 노출시킨 후, 상기 반구형 폴리실리콘층을 마스크로하여 폴리실리콘층을 소정두께 식각하여 깊은 요홈을 갖는 저장전극을 형성하였으므로, 하나의 장비내에서 증착이 가능하고, 식각 또한 한장비내에서 실시하므로 제조공정이 간단하여 공정수율 및 소자의 신뢰성이 향상되는 이점이 있다. 또한 요홈의 깊이 및 크기를 조절하여 동일한 면적에서 저장전극의 표면적에 비례하는 정전용량이 증가되므로 반도체 소자를 고집적화할 수 있으며, 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 반도체 기판상에 소자분리를 위한 필드 산화막 소오소/드레인영역과 게이트 산화막과 게이트 전극으로 구성되는 모스 구조를 형성하는 공정과, 상기 구조의 전표면에 층간절연막을 형성하는 공정과, 상기 활성화영역의 비트라인 콘택으로 예정된 부분을 노출시키는 비트라인 콘택홀과 비트라인을 형성하는 공정과, 상기 구조의 전표면에 평탄화층을 형성하는 공정과, 상기 평탄화층상에 산화막을 형성하는 공정과, 상기 활성화영역에서 저장전극 콘택으로 예정된 부분들상의 산화막에서 층간절연막까지 순차적으로 제거하여 저장전극 콘택홀을 형성하는 공정과, 상기 저장전극 콘택홀을 메꾸는 불순물이 도핑된 폴리 실리콘층을 상기 구조의 전표면에 형성하는 공정과, 상기 폴리 실리콘층상에 분순물이 도핑되지 않은 반구형 폴리실리콘층을 형성하는 공정과, 상기 반구형 폴리실리콘층을 소정 두께 식각하여 상기 반구형 폴리실리콘층들간의 간격을 넓혀 폴리실리콘층을 노출시키는 일차식각 공정과, 상기 반구형 폴리실리콘층 패턴을 마스크하여 노출되어 있는 폴리실리콘층을 식각선택비차를 이용하여 소정깊이 식각하여 요홈들을 형성하는 이차 식각 공정과, 상기 저장전극 콘택홀을 메우는 폴리 실리콘층을 분리시켜 미로형 저장전극을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 반구형 폴리실리콘층 형성전에 상기 폴리실리콘층을 열처리하여 전기적 활성화시키는 공정을 추가로 구비하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 일차 식각공정은 염소계가스를 사용하여 건식식각하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
4. 제1항에 있어서, 상기 이차 식각공정은 Cl₂/C₂F₆건식식각가스로, 전체 가스들중 Cl 가스의 비율을 40~90% 정도로하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.