KR100400285B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트전극이 형성된 상태에서 저장전극 콘택으로 노출되는 반도체 기판상에 에피택셜 공정으로 콘택 플러그를 형성하고, 전하저장전극 콘택홀을 구비하는 절연막을 형성한 후, 상기 콘택 플러그와 접촉되고 콘택홀의 측벽에도 부착되는 다결정 실리콘막을 구조의 전표면에 형성하고 불필요한 부분을 CMP 공정으로 제거하여 저장전극를 형성함으로서 제조공정이 간단하고, 공정여유도가 증가되며, 정전용량 확보가 용이한 반도체 소자의 제조방법에 관한 것이다.

Description

반도체 소자의 제조방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트 전극이 형성된 상태에서 저장전극 콘택으로 노출되는 반도체 기판상에 에피택셜 공정으로 콘택 플러그를 형성하고, 전하저장전극 콘택홀을 구비하는 절연막을 형성한 후, 상기 콘택 플러그와 접촉되고 콘택홀의 측벽에도 부착되는 다결정 실리콘막을 구조의 전표면에 형성하고 불필요한 부분을 화학적·기계적연마(ChemicalMechanical Polishing 이하, CMP) 공정으로 제거하여 저장전극를 형성함으로서 제조 공정이 간단하고, 공정여유도가 증가되며, 정전용량 확보가 용이한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다. 특히, 단위셀이 하나의 모스 트렌지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서 면적을 줄이는 것이 디렘소자의 고집적화에 중요한 요인이 된다.
그리고, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나 유전체막의 두께를 얇게 하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법을 사용하였다. 그러나, 이러한 방법들은 각각의 문제점을 가지고 있다 즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막 특성이 확실하게 확인되지 않아 실제 소자에 적용하기에는 어렵다.
그리고, 반도체 소자의 고집적화됨에 따라 공정여유도가 줄어들고 그에 따른 공정수율이 떨어지게 되며, 표면적이 좁아짐에 따라 정전용량이 감소하게 되는 단점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 게이트전극 형성시그 상부에 절연막 패턴이 함께 형성되도록하고, 그 패턴들의 측벽에 절연 스페이서를 형성하여 절연시킨 후, 노출되는 반도체 기판상에 애피텍셜 성장으로 자기정렬에 의해 콘택 플러그를 형성하고, 상기 콘택 플러그를 노출시키는 콘택홀을 구비하는 층간절연막을 형성한 후, 콘택플러그와 접촉되는 다결정 실리콘층을 전표면에 형성하고, 층간절연막 상부의 다결정 실리콘층을 CMP 공정으로 제거하여 전하저장전극을 형성하여, 공정여유도가 증가되고, 공정이 간단하며, 공정수율을 향상시키는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a내지 도 1c는 본 발명에 따른 반도체 소자와 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 11 : 게이트산화막,
12 : 워드선용 도전층, 14 : 제 1절연막,
16 : 식각정지층, 18 : 제 2절연막,
20 : 절연스페이서, 22 : 제 1다결정 실리콘막,
24 : 제 3절연막, 26 : 콘택홀,
28 : 제 2다결정 실리콘막.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은
반도체 기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 도전층을 형성하는 공정과,
상기 도전층상에 제 1절연막을 형성하는 공정과,
상기 제 1절연막상에 식각정지층을 형성하는 공정과,
상기 식각정지층상에 제 2절연막을 형성하는 공정과,
상기 제 2절연막에서 상기 게이트산화막까지 게이트패터닝 마스크를 이용하여 순차적으로 식각하여 제 2절연막패턴, 식각정지층패턴, 제 1절연막패턴, 도전층패턴, 게이트산화막패턴을 형성하는 공정과,
상기 구조 패턴의 측벽에 절연스페이서를 형성하는 공정과,
상기 제 2절연막패턴에 의해 노출되어 있는 상기 반도체 기판상에 상기 제 2절연막패턴 보다 높게 제 1다결정 실리콘막을 에피택셜 공정으로 형성하는 공정과,
상기 구조의 전표면에 일정 두께의 제 3절연막을 형성하는 공정과,
상기 제 3절연막을 저장전극 콘택마스크를 이용하여 식각하되, 상기 제 2절연막패턴의 일부와 그 측벽에 형성된 절연스페이서의 일부분이 제거되도록 하여 콘택홀을 형성하는 공정과,
상기 구조의 전표면에 제 2다결정 실리콘막을 형성하는 공정과,
상기 제 3절연막 상부에 형성된 제 2다결정 실리콘막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명에 따른 반도체 소자의 제조공정도이다.
먼저, 반도체 기판(10)상에 일정 두께의 게이트산화막(11)과, 워드선용 도전층(12), 제 1절연막(14), 식각정지층(16) 및 제 2절연막(18)을 순차적으로 형성한 후, 게이트패턴닝 마스크를 이용한 식각공정으로 제 2 절연막(18)에서 게이트 산화막(11)까지를 순차적으로 식각하여 제 2절연막(18)패턴과, 식각정지층(16)패턴, 제 1절연막(14)패턴 및 워드선용 도전층(12)패턴을 형성한다.
여기서, 상기 제 1절연막(14)과 제 2절연막(18)은 산화막 재질로 구성되며, 상기 식각정지층(16)은 상기 제2 절연막(18)과는 식각선택비의 차이가 큰 물질, 예를들어 질화막의 재질로 구성되어 상기 제 2절연막(18)의 식각공정시 식각되지 않게 된다.
다음, 상기 구조 패턴의 측벽에 전면 도포 및 전면 식각의 방법으로 절연 스페이서(20)을 형성한 후, 상기 노출되는 반도체 기판(10)상에 에피택셜 공정으로 자기정렬에 의해 제 1다결정 실리콘막(22)을 형성하되, 상기 제 2절연막(18)패턴 보다 높게 형성한다.(도 1a참조)
그 다음, 상기 구조의 전표면에 1000Å ∼ 1㎛ 두께 정도의 평탄화막인 제 3절연막(24)을 형성한 다음, 저장전극 콘택마스크를 이용하여 콘택으로 예정되어 있는 부분상의 상기 제 3절연막(24)을 식각하되 상기 제 2절연막(18)패턴의 일부와 그 측벽에 형성된 상기 절연스페이서(20)의 일부분이 제거되는 콘택홀(26)을 형성한다.
여기서, 상기 저장전극 콘택홀(26)의 크기는 상기 제 1다결정 실리콘막(22)의 지름 이상으로 형성되어 있다.(도 1b 참조)
그 다음, 상기 구조 전체표면에 일정 두께의 제 2다결정 실리콘막(28)을 형성하고 CMP 공정으로 상기 제 3절연막(24) 상부에 형성된 상기 제 2다결정 실리콘막(28)을 제거한 다음, 후속공정으로 유전체막(도시 않됨)과 플레이트 전극(도시 않됨)을 형성하여 정전용량이 증가되는 캐패시터 공정을 완료한다.(도 1c 참조)
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 반도체 소자의 공정 여유도를 증가시켜 공정 수율을 향상시키며, 표면적이 증대되어 정전용량이 증가하는 효과가 있다.

Claims (5)

  1. 반도체 기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 도전층을 형성하는 공정과,
    상기 도전층상에 제 1절연막을 형성하는 공정과,
    상기 제 1절연막상에 식각정지층을 형성하는 공정과,
    상기 식각정지층상에 제 2절연막을 형성하는 공정과,
    상기 제 2절연막에서 상기 게이트산화막까지 게이트패터닝 마스크를 이용하여 순차적으로 식각하여 제 2절연막패턴, 식각정지층패턴, 제 1절연막패턴, 도전층패턴, 게이트산화막패턴을 형성하는 공정과,
    상기 구조 패턴의 측벽에 절연스페이서를 형성하는 공정과,
    상기 제 2절연막패턴에 의해 노출되어 있는 상기 반도체 기판상에 상기 제 2절연막패턴 보다 높게 제 1다결정 실리콘막을 에피텍셜 공정으로 형성하는 공정과,
    상기 구조의 전표면에 일정 두께의 제 3절연막을 형성하는 공정과,
    상기 제 3절연막을 저장전극 콘택마스크를 이용하여 식각하되, 상기 제 2절연막패턴의 일부와 그 측벽에 형성된 절연스페이서의 일부분이 제거되도록 하여 콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 제 2다결정 실리콘막을 형성하는 공정과,
    상기 제 3절연막 상부에 형성된 제 2다결정 실리콘막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 식각정지층은 실리콘 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 3절연막은 1000Å ∼ 1㎛ 정도의 두께로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 저장전극 콘택홀의 크기는 상기 제 1다결정 실리콘 막의 지름 이상으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 2다결정 실리콘막은 CMP 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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