KR20010059173A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR20010059173A
KR20010059173A KR1019990066563A KR19990066563A KR20010059173A KR 20010059173 A KR20010059173 A KR 20010059173A KR 1019990066563 A KR1019990066563 A KR 1019990066563A KR 19990066563 A KR19990066563 A KR 19990066563A KR 20010059173 A KR20010059173 A KR 20010059173A
Authority
KR
South Korea
Prior art keywords
storage electrode
forming
cylindrical storage
carbon
smps
Prior art date
Application number
KR1019990066563A
Other languages
English (en)
Other versions
KR100319170B1 (ko
Inventor
이세민
김동환
이근일
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990066563A priority Critical patent/KR100319170B1/ko
Priority to US09/739,886 priority patent/US6518612B2/en
Publication of KR20010059173A publication Critical patent/KR20010059173A/ko
Application granted granted Critical
Publication of KR100319170B1 publication Critical patent/KR100319170B1/ko
Priority to US10/321,815 priority patent/US6723601B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 자기정렬적인 듀얼 다마신 ( SADD ) 방법으로 저장전극 콘택홀이 구비되는 하부절연층을 형성하고, 저장전극으로 예정된 영역이 정의된 희생절연막을 형성한 다음, 상기 희생절연막을 포함한 전체표면상부에 일정두께의 저장전극용 도전층을 형성하고 그 상부를 평탄화시키는 감광막을 형성한 다음, 상기 희생절연막을 노출시킬때까지 평탄화식각하고 상기 저장전극용 도전층의 노출된 부분을 카본 처리한 다음, 상기 감광막과 희생절연막을 제거하여 측벽 상측이 카본 처리된 실린더형 저장전극을 형성하고 상기 실린더형 저장전극 표면에 SMPS를 형성하되, 상기 실린더형 저장전극의 측벽 상측의 카본 처리된 부분을 제외한 상기 실린더형 저장전극의 전체 표면에 형성함으로써 브릿지 현상의 원인을 제거하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적구조를 갖는 저장전극을 형성하고 상기 저장전극의 표면에 선택적 성장 폴리 실리콘 ( selective metastable poly silicon, 이하에서 SMPS 라 함 )을 반구형으로 성장시키는 경우 유발될 수 있는 오동작을 방지하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.
그리고, 상기 저장전극의 표면적을 증가시키기 위하여 삼차원적인 구조를 갖는 저장전극을 형성하였다.
그리고, 가장 보편적으로 사용하는 형상이 실린더형 저장전극이다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 자기정렬적인 듀얼 다마신 ( self aligned dual damascene, 이하에서 SADD 라 함 ) 방법을 이용하여 실린더형 저장전극을 형성하는 것을 도시한다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(11)을 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인 등의 단위소자들이 형성된 것이다.
그리고, 상기 하부절연층(11)은 비.피.에스.지. ( boro phospho silicateglass, 이하에서 BSPG 라 함 ) 절연막이나 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 하부절연층(11) 상부에 질화막(도시안됨)과 버퍼산화막(도시안됨)을 각각 일정두께 증착한다.
그리고, 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 버퍼산화막, 질화막 및 하부절연층을 식각하여 상기 반도체기판을 노출시키는 콘택홀(13)을 형성한다.
그리고, 상기 콘택홀(13)을 매립하는 희생절연막(15)을 형성하고 상기 질화막을 식각장벽으로 하여 저장전극 예정 영역의 상기 희생절연막(15)을 식각한다.
이때, 상기 콘택홀(13) 내부의 희생절연막(15)도 제거한다. (도 1a)
그 다음, 전체표면상부에 폴리실리콘(17)을 일정두께 형성한다.
그리고, 전체표면상부를 평탄화시키는 감광막(19)을 형성한다. (도 1b, 도 1c)
그 다음, 상기 희생절연막(15)이 노출될때까지 평탄화식각한다.
이때, 상기 평탄화식각공정은 에치백공정이나 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 공정으로 실시한다. (도 1d)
그 다음, 상기 감광막(19)과 희생절연막(15)을 제거하여 실린더형 저장전극(17)을 형성한다. (도 1e)
그리고, 상기 실린더형 저장전극(17) 표면에 SMPS(21)를 형성하여 상기 저장전극(17)의 표면적을 증가시킨다.
그러나, 상기 실린더형 저장전극(17)의 측벽 상부에 형성되는 반구형 SMPS(21)가 ⓐ 과 같이 저장전극 사이에 떨어져 소자의 오동작을 유발시킬 수 있는 문제점이 있다. (도 1f, 도 1g)
참고로, 도 1h 는 상기 도 1g 의 공정으로 유발되는 문제점을 보여주는 셈 ( sem ) 사진을 도시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 삼차원적구조인 실린더형 저장전극의 표면적을 증가시키기 위한 SMPS 가 실린더형 저장전극 측벽 상부에서 떨어져 브릿지 ( bridge )를 유발하고 그에 따라 소자가 오동작 됨으로써 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극 측벽 상측의 SMPS 가 떨어져 유발되는 브릿지 현상을 방지하기 위하여 상기 측벽 상측을 카본 처리하여 SMPS 의 성장을 억제함으로써 그로인한 브릿지 현상을 방지하여 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.
〈도면의 주요주분에 대한 부호의 설명〉
11 : 하부절연층 13 : 저장전극 콘택홀
15 : 희생절연막 17 : 폴리실리콘
19 : 감광막 21 : SMPS
상기한 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
자기정렬적인 듀얼 다마신 ( SADD ) 방법으로 저장전극 콘택홀이 구비되는하부절연층을 형성하고, 저장전극으로 예정된 영역이 정의된 희생절연막을 형성하는 공정과,
상기 희생절연막을 포함한 전체표면상부에 일정두께의 저장전극용 도전층을 형성하고 그 상부를 평탄화시키는 감광막을 형성하는 공정과,
상기 희생절연막을 노출시킬때까지 평탄화식각하는 공정과,
상기 저장전극용 도전층의 노출된 부분을 카본 처리하는 공정과,
상기 감광막과 희생절연막을 제거하여 측벽 상측이 카본 처리된 실린더형 저장전극을 형성하는 공정과,
상기 실린더형 저장전극 표면에 SMPS를 형성하되, 상기 실린더형 저장전극의 측벽 상측의 카본 처리된 부분을 제외한 상기 실린더형 저장전극의 전체 표면에 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
실린더형 저장전극의 측벽 상측에 해당하는 부분을 카본 처리하여 카본 성분을 상기 실린더형 저장전극의 측벽 상측의 실리콘 표면에 잔류하게 함으로써 SMPS 공정시 실리콘 그레인 성장을 억제할 수 있도록 하여 브릿지의 원인을 제거하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, SADD 방법을 이용하여 실린더형 저장전극을 형성하는 방법을 도시한다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(11)을 형성한다. 이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인 등의 단위소자들이 형성된 것이다.
그리고, 상기 하부절연층(11)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BSPG 라 함 ) 절연막이나 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ) 절연막과 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 하부절연층(11) 상부에 질화막(도시안됨)과 버퍼산화막(도시안됨)을 각각 일정두께 증착한다.
그리고, 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 버퍼산화막, 질화막 및 하부절연층을 식각하여 상기 반도체기판을 노출시키는 콘택홀(13)을 형성한다.
그리고, 상기 콘택홀(13)을 매립하는 희생절연막(15)을 형성하고 상기 질화막을 식각장벽으로 하여 저장전극 예정 영역의 상기 희생절연막(15)을 식각한다.
이때, 상기 콘택홀(13) 내부의 희생절연막(15)도 제거한다.
그 다음, 전체표면상부에 폴리실리콘(17)을 일정두께 형성한다.
그리고, 전체표면상부를 평탄화시키는 감광막(19)을 형성한다.
그 다음, 상기 희생절연막(15)이 노출될때까지 평탄화식각한다.
이때, 상기 평탄화식각공정은 에치백공정이나 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 공정으로 실시한다.
그 다음, 전체표면상부를 카본 처리한다.
이때, 상기 카본 처리공정은 폴리/산화막 식각가스의 일종인 CF4를 주가스 ( main gas ) 로 하고 운반가스로 Ar 이나 CO 가스를 사용하여 실시한 것이다.
또한, 공정압력은 0 ∼ 200 mtorr 정도로 설정하며 공정시간은 1 ∼ 10 초 정도로 하며 온도는 20 ∼ 60 ℃ 정도로 한다. (도 2a)
그 다음, 상기 감광막(19), 희생절연막(15)을 제거하여 실린더형 저장전극(17)을 형성한다.
이때, 상기 실린더형 저장전극(17)의 측벽 상부는 ⓑ 와 같이 카본 처리된 것이다.
그 다음, 상기 실린더형 저장전극(17) 표면에 SMPS(21)를 형성한다.
이때, 상기 SMPS (21)는 상기 실린더형 저장전극(17)의 상측에는 형성되지않고 카본 처리된 상기 실린더형 저장전극(17)의 측벽 상측을 제외한 전체표면상부에 형성된다. (도 2b)
후속공정으로 상기 저장전극(17,21) 표면에 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다.
본 발명의 다른 실시예는 상기 주가스로 사용되는 CF4가스 대신에 CCl2F2, CCl4, 및 C2F6등과 같이 C 를 함유하는 가스를 사용하는 것이다.
참고로, 도 3 은 상기 SMPS 성장공정시 사용되는 주가스에 따른 SMPS 의 성장 정도를 도시한 셈 ( sem ) 사진으로서, 각각 CHF3+ CF4, C2F6, Cl2+ O2, SF6등을주가스로 하여 표면에 SMPS 가 형성되지않은 정도를 상부로 부터 도시한다.
이때, 상기 SMPS 의 형성정도는 CHF3+ CF4, C2F6, Cl2+ O2, SF6가스 순서로 점점 더 크게 형성됨을 알 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 실린더형 저장전극의 측벽 상측을 카본 처리하여 상기 측벽 상측의 SMPS 가 떨어져 유발될 수 있는 브릿지를 방지함으로써 반도체소자의 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (5)

  1. 자기정렬적인 듀얼 다마신 ( SADD ) 방법으로 저장전극 콘택홀이 구비되는 하부절연층을 형성하고, 저장전극으로 예정된 영역이 정의된 희생절연막을 형성하는 공정과,
    상기 희생절연막을 포함한 전체표면상부에 일정두께의 저장전극용 도전층을 형성하고 그 상부를 평탄화시키는 감광막을 형성하는 공정과,
    상기 희생절연막을 노출시킬때까지 평탄화식각하는 공정과,
    상기 저장전극용 도전층의 노출된 부분을 카본 처리하는 공정과,
    상기 감광막과 희생절연막을 제거하여 측벽 상측이 카본 처리된 실린더형 저장전극을 형성하는 공정과,
    상기 실린더형 저장전극 표면에 SMPS 를 형성하되, 상기 실린더형 저장전극의 측벽 상측의 카본 처리된 부분을 제외한 상기 실린더형 저장전극의 전체 표면에 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하부절연층은 BSPG 또는 PSG 등과 같이 유동성이 우수한 절연물질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 카본 처리공정은 CF4를 주가스 ( main gas ) 로 하고 Ar 이나 CO를 운반가스로 사용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 카본 처리공정은 C 를 함유하는 CCl2F2, CCl4또는 C2F6등의 가스를 주가스로 하고 Ar 이나 CO를 운반가스로 사용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항, 제 3 항 및 제 4 항중 한항에 있어서,
    상기 카본 처리공정은 공정압력을 0 ∼ 200 mtorr 로 설정하고 공정시간을 1 ∼ 10 초 정도로 설정하며 온도를 20 ∼ 60 ℃ 로 설정하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR1019990066563A 1999-12-30 1999-12-30 반도체소자의 캐패시터 형성방법 KR100319170B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019990066563A KR100319170B1 (ko) 1999-12-30 1999-12-30 반도체소자의 캐패시터 형성방법
US09/739,886 US6518612B2 (en) 1999-12-30 2000-12-20 Semiconductor memory device using hemispherical grain silicon for bottom electrodes
US10/321,815 US6723601B2 (en) 1999-12-30 2002-12-18 Method for manufacturing semiconductor memory device using hemispherical grain silicon

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990066563A KR100319170B1 (ko) 1999-12-30 1999-12-30 반도체소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20010059173A true KR20010059173A (ko) 2001-07-06
KR100319170B1 KR100319170B1 (ko) 2001-12-29

Family

ID=19633700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990066563A KR100319170B1 (ko) 1999-12-30 1999-12-30 반도체소자의 캐패시터 형성방법

Country Status (2)

Country Link
US (2) US6518612B2 (ko)
KR (1) KR100319170B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007270B1 (ko) * 2010-05-20 2011-01-13 삼성탈레스 주식회사 위치가이드 핀

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1431325A1 (de) * 2002-12-17 2004-06-23 Sika Technology AG Hitze-härtbare Epoxidharzzusammensetzung mit verbesserter Tieftemperatur-Schlagzähigkeit
JP2004335659A (ja) * 2003-05-06 2004-11-25 Sony Corp 三次元強誘電体キャパシタ及びその製造方法並びに半導体記憶装置
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407534A (en) 1993-12-10 1995-04-18 Micron Semiconductor, Inc. Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal
US6121081A (en) 1994-11-15 2000-09-19 Micron Technology, Inc. Method to form hemi-spherical grain (HSG) silicon
JP3728465B2 (ja) 1994-11-25 2005-12-21 株式会社神戸製鋼所 単結晶ダイヤモンド膜の形成方法
US5665625A (en) 1995-05-19 1997-09-09 Micron Technology, Inc. Method of forming capacitors having an amorphous electrically conductive layer
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
JP3070660B2 (ja) 1996-06-03 2000-07-31 日本電気株式会社 気体不純物の捕獲方法及び半導体製造装置
JPH10335592A (ja) * 1997-06-05 1998-12-18 Sony Corp 半導体装置の製造方法
KR100269308B1 (ko) 1997-09-26 2000-10-16 윤종용 반도체장치의hsg실리콘막형성방법
JP3180740B2 (ja) * 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
JP3187364B2 (ja) * 1998-02-19 2001-07-11 日本電気株式会社 半導体装置の製造方法
US6054348A (en) 1998-05-15 2000-04-25 Taiwan Semiconductor Manufacturing Company Self-aligned source process
KR100292938B1 (ko) * 1998-07-16 2001-07-12 윤종용 고집적디램셀커패시터및그의제조방법
US6037220A (en) 1998-07-24 2000-03-14 Vanguard International Semiconductor Corporation Method of increasing the surface area of a DRAM capacitor structure via the use of hemispherical grained polysilicon
US6054347A (en) 1999-01-04 2000-04-25 Vanguard International Semiconductor Corporation Method for forming a modified crown shaped, dynamic random access memory, (DRAM), capacitor structure
KR100319560B1 (ko) * 1999-05-03 2002-01-05 윤종용 물리 화학적 연마(cmp) 저지막을 사용한 커패시터 스토리지 전극 형성 방법
KR20010059284A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 캐패시터 형성방법
KR20010083563A (ko) * 2000-02-16 2001-09-01 윤종용 폴리머 부착에 의한 선택적 반구형 그레인 성장을 이용한커패시터의 형성방법 및 이에 의해 형성된 커패시터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007270B1 (ko) * 2010-05-20 2011-01-13 삼성탈레스 주식회사 위치가이드 핀

Also Published As

Publication number Publication date
KR100319170B1 (ko) 2001-12-29
US6723601B2 (en) 2004-04-20
US20030089939A1 (en) 2003-05-15
US6518612B2 (en) 2003-02-11
US20010023102A1 (en) 2001-09-20

Similar Documents

Publication Publication Date Title
US6468858B1 (en) Method of forming a metal insulator metal capacitor structure
US20050167724A1 (en) Semiconductor memory device with cylindrical storage electrode and method of manufacturing the same
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
US6548348B1 (en) Method of forming a storage node contact hole in a porous insulator layer
KR100319170B1 (ko) 반도체소자의 캐패시터 형성방법
US6325676B1 (en) Gas etchant composition and method for simultaneously etching silicon oxide and polysilicon, and method for manufacturing semiconductor device using the same
KR20010059284A (ko) 반도체 소자의 캐패시터 형성방법
KR100346450B1 (ko) 반도체소자의 캐패시터 형성방법
US6238970B1 (en) Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern
KR100709578B1 (ko) 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법
KR100772703B1 (ko) 반도체소자의 캐패시터 제조방법
US6080619A (en) Method for manufacturing DRAM capacitor
JPH08125142A (ja) 半導体装置の製造方法
US6867095B2 (en) Method for the fabrication of a semiconductor device utilizing simultaneous formation of contact plugs
US5973350A (en) Stacked capacitor structure for high density DRAM cells
KR100525967B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100400285B1 (ko) 반도체 소자의 제조방법
KR100338814B1 (ko) 반도체 소자의 제조방법
KR100240588B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20010059998A (ko) 반도체소자의 캐패시터 형성방법
KR100866127B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100507364B1 (ko) 반도체소자의 캐패시터 제조방법
US5899715A (en) Method to form a capacitor for high density DRAM cell
KR100406602B1 (ko) 캐패시터의 스토러지 노드 전극 형성 방법
KR100637688B1 (ko) 반도체소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131128

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141010

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee