JPH08125142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08125142A JPH08125142A JP6263448A JP26344894A JPH08125142A JP H08125142 A JPH08125142 A JP H08125142A JP 6263448 A JP6263448 A JP 6263448A JP 26344894 A JP26344894 A JP 26344894A JP H08125142 A JPH08125142 A JP H08125142A
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- recess
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Abstract
(57)【要約】
【目的】 セル領域と周辺回路領域との間に段差ができ
ないようにする。 【構成】 第１工程（図１(a))では、基体10表面にエッ
チング停止膜11と絶縁材料からなる第１層12とを順に形
成した後、第１層12に開孔部12a を形成する。第２工程
（図１(b))では、第１層12上に導電材料からなる第２層
13を形成した後、第２層13上に第３層14を形成し、さら
に少なくとも第２層13のほぼ上面位置まで第３層14を除
去する。第３工程（図１(c))では、第３層14をマスクと
したエッチングによって第１層12上の第２層13を除去し
た後、第３層13を除去する。第４工程（図１(d))では、
第１層12上に絶縁材料からなる第４層15と導電材料から
なる第５層16とを順に形成し、それらを所定のパターン
に形成する。第５工程（図１(e))では、第５層16により
形成された凹み16a の内部を埋込みかつ上記所定のパタ
ーンを覆う状態で第１層12上に絶縁材料からなる第６層
17を形成する。
ないようにする。 【構成】 第１工程（図１(a))では、基体10表面にエッ
チング停止膜11と絶縁材料からなる第１層12とを順に形
成した後、第１層12に開孔部12a を形成する。第２工程
（図１(b))では、第１層12上に導電材料からなる第２層
13を形成した後、第２層13上に第３層14を形成し、さら
に少なくとも第２層13のほぼ上面位置まで第３層14を除
去する。第３工程（図１(c))では、第３層14をマスクと
したエッチングによって第１層12上の第２層13を除去し
た後、第３層13を除去する。第４工程（図１(d))では、
第１層12上に絶縁材料からなる第４層15と導電材料から
なる第５層16とを順に形成し、それらを所定のパターン
に形成する。第５工程（図１(e))では、第５層16により
形成された凹み16a の内部を埋込みかつ上記所定のパタ
ーンを覆う状態で第１層12上に絶縁材料からなる第６層
17を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばダイナミックＲ
ＡＭ（以下、ＤＲＡＭと記す）のキャパシタの製造に適
用可能な可能な半導体装置の製造方法に関するものであ
る。
ＡＭ（以下、ＤＲＡＭと記す）のキャパシタの製造に適
用可能な可能な半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】大容量のＤＲＡＭを実現するには、縮小
化したメモリ・セル領域内に充分なキャパシタ容量を形
成する必要がある。そのため現在では、基板上に蓄積電
極を例えば円筒型やフィン型などのように高く形成する
ことによって、蓄積電極の表面積を大きくしてキャパシ
タ容量を増やしている。
化したメモリ・セル領域内に充分なキャパシタ容量を形
成する必要がある。そのため現在では、基板上に蓄積電
極を例えば円筒型やフィン型などのように高く形成する
ことによって、蓄積電極の表面積を大きくしてキャパシ
タ容量を増やしている。
【０００３】
【発明が解決しようとする課題】ところが基板上に蓄積
電極を高く形成すると、メモリ・セル領域と周辺回路領
域との間で大きな段差が生じる。この段差は、メモリ・
セル領域の縮小化に伴って増加する一方である。その結
果、メモリ・セル領域と周辺回路領域とに跨がる上層配
線を形成するためのリソグラフィにおいて焦点深度（Ｄ
ＯＦ）マージンが低下し、配線の加工が難しくなってい
る。そしてこのことは上層配線の微細化を阻み、半導体
デバイス全体の集積度の低下を招いている。
電極を高く形成すると、メモリ・セル領域と周辺回路領
域との間で大きな段差が生じる。この段差は、メモリ・
セル領域の縮小化に伴って増加する一方である。その結
果、メモリ・セル領域と周辺回路領域とに跨がる上層配
線を形成するためのリソグラフィにおいて焦点深度（Ｄ
ＯＦ）マージンが低下し、配線の加工が難しくなってい
る。そしてこのことは上層配線の微細化を阻み、半導体
デバイス全体の集積度の低下を招いている。
【０００４】またメモリ・セル領域と周辺回路領域との
間に生じる大きな段差によって、上層配線の加工時にエ
ッチング残りが出やすいという問題も生じている。本発
明は上記課題を解決するためになされたものであり、セ
ル領域と周辺回路領域との間に段差を生じさせることな
くキャパシタを形成できる半導体装置の製造方法を提供
することを目的としている。
間に生じる大きな段差によって、上層配線の加工時にエ
ッチング残りが出やすいという問題も生じている。本発
明は上記課題を解決するためになされたものであり、セ
ル領域と周辺回路領域との間に段差を生じさせることな
くキャパシタを形成できる半導体装置の製造方法を提供
することを目的としている。
【０００５】
【課題を解決するための手段】第１発明の半導体装置の
製造方法では、まず第１工程で基体表面に絶縁材料から
なる第１層を形成した後、第１層に開孔部を形成する。
次いで第２工程では、開孔部内の表面を覆うように第１
層上に導電材料からなる第２層を形成する。この後、開
孔部上の第２層により形成された凹部内を埋込むように
第２層上に第３層を形成する。続いてエッチングによっ
て少なくとも第２層のほぼ上面位置まで第３層を除去す
る。この第３層の除去は凹部内に第３層を残す状態で行
う。そして第３工程では、第３層をマスクとしたエッチ
ングによって第１層上の第２層を除去した後、第３層を
除去する。第４工程では、第２層により形成された凹部
内の表面を覆う状態で第１層上に絶縁材料からなる第４
層と導電材料からなる第５層とを順に形成する。さらに
第４層と第５層とを所定のパターンに形成する。そして
第５工程では、第１層上に絶縁材料からなる第６層を形
成する。この際、凹部上の第５層により形成された凹み
の内部を埋込むとともに第４層と第５層とからなる所定
のパターンを覆う状態で第６層を形成する。以上の工程
によって半導体装置を製造する。
製造方法では、まず第１工程で基体表面に絶縁材料から
なる第１層を形成した後、第１層に開孔部を形成する。
次いで第２工程では、開孔部内の表面を覆うように第１
層上に導電材料からなる第２層を形成する。この後、開
孔部上の第２層により形成された凹部内を埋込むように
第２層上に第３層を形成する。続いてエッチングによっ
て少なくとも第２層のほぼ上面位置まで第３層を除去す
る。この第３層の除去は凹部内に第３層を残す状態で行
う。そして第３工程では、第３層をマスクとしたエッチ
ングによって第１層上の第２層を除去した後、第３層を
除去する。第４工程では、第２層により形成された凹部
内の表面を覆う状態で第１層上に絶縁材料からなる第４
層と導電材料からなる第５層とを順に形成する。さらに
第４層と第５層とを所定のパターンに形成する。そして
第５工程では、第１層上に絶縁材料からなる第６層を形
成する。この際、凹部上の第５層により形成された凹み
の内部を埋込むとともに第４層と第５層とからなる所定
のパターンを覆う状態で第６層を形成する。以上の工程
によって半導体装置を製造する。
【０００６】第２発明の半導体装置の製造方法では、上
記第１発明の第１工程と第２工程とを行った後、第３工
程では、第３層をマスクとしたエッチングによって第１
層上の第２層を除去する。またそのエッチングによっ
て、開孔部内の第２層の最上端を第１層の上面位置より
低くする。そしてこの後に第３層を除去する。次いで第
４工程では、エッチングによって開孔部の側周の第１層
を除去する。続いて第５工程では、第２層の表面と第１
層の表面とを覆うように基体上に第４層と第５層とを順
に形成する。このとき、第２層の上方に形成する第５層
の最上端が、第１層の表面に形成する第４層の上面位置
より低くなる状態で基体上に第４層と第５層とを順に形
成する。その後、第５層により形成された凹みの内部を
埋込む状態で第５層上に絶縁材料からなる第７層を形成
する。続いて、少なくとも第１層上の第４層のほぼ上面
位置まで第７層を除去する。そして第６工程では、第７
層をマスクとしたエッチングによって、少なくとも第１
層上の第５層を除去する。以上の工程によって半導体装
置を製造する。
記第１発明の第１工程と第２工程とを行った後、第３工
程では、第３層をマスクとしたエッチングによって第１
層上の第２層を除去する。またそのエッチングによっ
て、開孔部内の第２層の最上端を第１層の上面位置より
低くする。そしてこの後に第３層を除去する。次いで第
４工程では、エッチングによって開孔部の側周の第１層
を除去する。続いて第５工程では、第２層の表面と第１
層の表面とを覆うように基体上に第４層と第５層とを順
に形成する。このとき、第２層の上方に形成する第５層
の最上端が、第１層の表面に形成する第４層の上面位置
より低くなる状態で基体上に第４層と第５層とを順に形
成する。その後、第５層により形成された凹みの内部を
埋込む状態で第５層上に絶縁材料からなる第７層を形成
する。続いて、少なくとも第１層上の第４層のほぼ上面
位置まで第７層を除去する。そして第６工程では、第７
層をマスクとしたエッチングによって、少なくとも第１
層上の第５層を除去する。以上の工程によって半導体装
置を製造する。
【０００７】
【作用】第１発明では、導電材料からなる第２層上に絶
縁材料からなる第４層と導電材料からなる第５層とを順
に形成するため、第２層、第４層および第５層からなる
キャパシタが得られる。また凹部内に残した第３層をマ
スクにして第１層上に形成した第２層をエッチングする
ため、第１層の開孔部内に第２層のパターンが形成され
るとともに、第２層の最上端は第１層の上面位置とほぼ
同じかそれよりも低く形成される。しかも凹部上の第５
層により形成された凹みの内部を第６層で埋込むため、
キャパシタを形成したセル領域と周辺回路領域との間に
段差ができない。
縁材料からなる第４層と導電材料からなる第５層とを順
に形成するため、第２層、第４層および第５層からなる
キャパシタが得られる。また凹部内に残した第３層をマ
スクにして第１層上に形成した第２層をエッチングする
ため、第１層の開孔部内に第２層のパターンが形成され
るとともに、第２層の最上端は第１層の上面位置とほぼ
同じかそれよりも低く形成される。しかも凹部上の第５
層により形成された凹みの内部を第６層で埋込むため、
キャパシタを形成したセル領域と周辺回路領域との間に
段差ができない。
【０００８】第２発明では、第１発明と同様に第２層、
第４層および第５層からなるキャパシタが得られる。ま
た開孔部の側周の第１層を除去することから、第２層に
外壁が形成されるため、第２層の外壁分だけ第２層の表
面積が増える。また第２層上方の第５層の最上端を第１
層上の第４層の上面位置より低くするため、第７層を少
なくとも第１層上の第４層のほぼ上面位置まで除去する
と、セル領域のみに第７層が埋込まれる。そしてさらに
少なくとも第１層上の第５層を除去するため、セル領域
の上面位置と周辺回路領域の上面位置とがほぼ揃う。
第４層および第５層からなるキャパシタが得られる。ま
た開孔部の側周の第１層を除去することから、第２層に
外壁が形成されるため、第２層の外壁分だけ第２層の表
面積が増える。また第２層上方の第５層の最上端を第１
層上の第４層の上面位置より低くするため、第７層を少
なくとも第１層上の第４層のほぼ上面位置まで除去する
と、セル領域のみに第７層が埋込まれる。そしてさらに
少なくとも第１層上の第５層を除去するため、セル領域
の上面位置と周辺回路領域の上面位置とがほぼ揃う。
【０００９】
【実施例】以下、第１および第２発明の半導体装置の製
造方法の実施例を図面に基づいて説明する。なお本実施
例では、ＤＲＡＭのキャパシタ有する半導体装置を製造
する場合を例にとって述べる。図１は第１発明の一例を
示す工程図であり、簡単のために、基体１０に形成され
ている素子分離膜およびトランジスタを省略している。
また図１において、紙面に向かって左側はメモリ・セル
領域Ａ、右側は周辺回路領域Ｂをそれぞれ示している。
造方法の実施例を図面に基づいて説明する。なお本実施
例では、ＤＲＡＭのキャパシタ有する半導体装置を製造
する場合を例にとって述べる。図１は第１発明の一例を
示す工程図であり、簡単のために、基体１０に形成され
ている素子分離膜およびトランジスタを省略している。
また図１において、紙面に向かって左側はメモリ・セル
領域Ａ、右側は周辺回路領域Ｂをそれぞれ示している。
【００１０】図１（ａ）に示す第１工程では、例えば化
学的気相成長法（以下、ＣＶＤ法と記す）によって、基
体１０表面全体に例えば窒化シリコン（ＳｉＮ）からな
るエッチング停止膜１１と絶縁材料からなる第１層１２
とを順に形成する。この際、第１層１２の上面がほぼ平
坦になるように第１層１２を設ける。第１層１２の絶縁
材料としては、例えばボロン−リンシリケートガラス
（ＢＰＳＧ）が用いられる。
学的気相成長法（以下、ＣＶＤ法と記す）によって、基
体１０表面全体に例えば窒化シリコン（ＳｉＮ）からな
るエッチング停止膜１１と絶縁材料からなる第１層１２
とを順に形成する。この際、第１層１２の上面がほぼ平
坦になるように第１層１２を設ける。第１層１２の絶縁
材料としては、例えばボロン−リンシリケートガラス
（ＢＰＳＧ）が用いられる。
【００１１】続いてリソグラフィによって、第１層１２
上にレジストパターン（図示せず）を形成した後、レジ
ストパターンをマスクにしてエッチングを行う。そして
メモリ・セル領域Ａの第１層１２に開孔部１２ａを形成
する。この後、アッシングやウエットエッチングなどに
よってレジストパターンを除去する。また図示しない
が、後述する第２層１３と基体１０の拡散層とを接続す
るいわゆるノードコンタクトを形成するためのコンタク
トホールを、メモリ・セル領域Ａのエッチング停止膜１
１と第１層１２とに形成する。
上にレジストパターン（図示せず）を形成した後、レジ
ストパターンをマスクにしてエッチングを行う。そして
メモリ・セル領域Ａの第１層１２に開孔部１２ａを形成
する。この後、アッシングやウエットエッチングなどに
よってレジストパターンを除去する。また図示しない
が、後述する第２層１３と基体１０の拡散層とを接続す
るいわゆるノードコンタクトを形成するためのコンタク
トホールを、メモリ・セル領域Ａのエッチング停止膜１
１と第１層１２とに形成する。
【００１２】次に図１（ｂ）に示す第２工程では、ＣＶ
Ｄ法によって、第１層１１上に例えばポリシリコン（Po
ly−Ｓｉ）のような導電材料からなる第２層１３を形成
する。この際、開孔部１２ａ内の表面を覆うように第１
層１１上に第２層１３を形成する。
Ｄ法によって、第１層１１上に例えばポリシリコン（Po
ly−Ｓｉ）のような導電材料からなる第２層１３を形成
する。この際、開孔部１２ａ内の表面を覆うように第１
層１１上に第２層１３を形成する。
【００１３】続いて、開孔部１２ａ上の第２層１３によ
り形成された凹部１３ａ内を埋込むように第２層１３上
に第３層１４を形成する。第３層１４は、第１層１２と
第２層１３とに対して選択比がとれる材料からなり、例
えばレジストで形成される。そしてエッチングバックし
て、少なくとも第２層１４のほぼ上面位置まで第３層１
４を除去する。この第３層１４の除去は、凹部１３ａ内
に第３層を残す状態で行う。
り形成された凹部１３ａ内を埋込むように第２層１３上
に第３層１４を形成する。第３層１４は、第１層１２と
第２層１３とに対して選択比がとれる材料からなり、例
えばレジストで形成される。そしてエッチングバックし
て、少なくとも第２層１４のほぼ上面位置まで第３層１
４を除去する。この第３層１４の除去は、凹部１３ａ内
に第３層を残す状態で行う。
【００１４】次いで第３工程では、図１（ｃ）に示すよ
うに、第３層１４をマスクとした例えば反応性イオンエ
ッチング（以下、ＲＩＥと記す）によって第１層１２上
の第２層１３を除去し、第２層１３からなる蓄積電極を
形成する。そして、例えばエッチングによって第３層１
４を除去する。
うに、第３層１４をマスクとした例えば反応性イオンエ
ッチング（以下、ＲＩＥと記す）によって第１層１２上
の第２層１３を除去し、第２層１３からなる蓄積電極を
形成する。そして、例えばエッチングによって第３層１
４を除去する。
【００１５】続いて図１（ｄ）に示す第４工程では、Ｃ
ＶＤ法によって、第２層１３により形成された凹部１３
ａ内の表面を覆うように第１層１２上に絶縁材料からな
る第４層１５と導電材料からなる第５層１６とを順に形
成する。第４層１５を形成する絶縁材料としては、例え
ばＳｉＮ、酸化シリコン（ＳｉＯ2 ）やタンタル酸化膜
（Ｔａ2 Ｏ 5）などの誘電率の高いものが用いられる。
また、この実施例では、誘電体膜として第４層１５を極
薄く形成する。一方、第５層１６を形成する導電材料と
しては、例えばPoly−Ｓｉが用いられる。
ＶＤ法によって、第２層１３により形成された凹部１３
ａ内の表面を覆うように第１層１２上に絶縁材料からな
る第４層１５と導電材料からなる第５層１６とを順に形
成する。第４層１５を形成する絶縁材料としては、例え
ばＳｉＮ、酸化シリコン（ＳｉＯ2 ）やタンタル酸化膜
（Ｔａ2 Ｏ 5）などの誘電率の高いものが用いられる。
また、この実施例では、誘電体膜として第４層１５を極
薄く形成する。一方、第５層１６を形成する導電材料と
しては、例えばPoly−Ｓｉが用いられる。
【００１６】次にリソグラフィによって、第５層１６上
にレジストパターン（図示せず）を形成する。この後、
レジストパターンをマスクとしたＲＩＥによって第４層
１５と第５層１６とを所定のパターンに形成し、第５層
１６からなるプレート電極を得る。続いて、アッシング
やウエットエッチングなどによってレジストパターンを
除去する。
にレジストパターン（図示せず）を形成する。この後、
レジストパターンをマスクとしたＲＩＥによって第４層
１５と第５層１６とを所定のパターンに形成し、第５層
１６からなるプレート電極を得る。続いて、アッシング
やウエットエッチングなどによってレジストパターンを
除去する。
【００１７】そして図１（ｅ）に示す第５工程では、例
えばＣＶＤ法やスパッタリング法によって、第４層１５
と第５層１６とからなる所定のパターンを覆う状態で第
１層１２上に絶縁材料からなる第６層１７を形成する。
またこの際、第２層１３の凹部１３ａ上の第５層１６に
より形成された凹み１６ａの内部を埋込むように第６層
１７を形成し、全面を平坦化する。第６層１７の絶縁材
料としては、例えばＳｉＯ2 、リンシリケートガラス
（ＰＳＧ）またはＢＰＳＧなどが用いられる。ＰＳＧや
ＢＰＳＧを用いた場合には、ＣＶＤの後にリフロー処理
を行うことによって凹み１６ａの内部を埋込むことも可
能である。
えばＣＶＤ法やスパッタリング法によって、第４層１５
と第５層１６とからなる所定のパターンを覆う状態で第
１層１２上に絶縁材料からなる第６層１７を形成する。
またこの際、第２層１３の凹部１３ａ上の第５層１６に
より形成された凹み１６ａの内部を埋込むように第６層
１７を形成し、全面を平坦化する。第６層１７の絶縁材
料としては、例えばＳｉＯ2 、リンシリケートガラス
（ＰＳＧ）またはＢＰＳＧなどが用いられる。ＰＳＧや
ＢＰＳＧを用いた場合には、ＣＶＤの後にリフロー処理
を行うことによって凹み１６ａの内部を埋込むことも可
能である。
【００１８】以上の工程によって、第２層１３の蓄積電
極と、第４層１５の誘電体膜と、第５層１６のプレート
電極とからなるキャパシタ２０がメモリ・セル領域Ａに
形成された半導体装置１が製造される。
極と、第４層１５の誘電体膜と、第５層１６のプレート
電極とからなるキャパシタ２０がメモリ・セル領域Ａに
形成された半導体装置１が製造される。
【００１９】この実施例では、まず基体１１表面全体
に、つまりメモリ・セル領域Ａと周辺回路領域Ｂとに亘
って絶縁材料からなる第１層１２を形成する。そして第
１層１２の開孔部１２ａ内の表面を覆うように形成した
第２層１３を、開孔部１２ａ上の第２層１３により形成
された凹部１３ａ内を埋込む第３層１４をマスクにして
エッチングする。このため開孔部１２ａ内にのみ第２層
１３が残って第２層１３からなる蓄積電極のパターンが
形成され、しかも蓄積電極の最上端は第１層１２の上面
位置とほぼ同じかそれよりも低い位置に形成される。ま
た第５工程では、第５層１６により形成された凹み１６
ａの内部を埋込むように第１層１２上に第６層１７を形
成する。
に、つまりメモリ・セル領域Ａと周辺回路領域Ｂとに亘
って絶縁材料からなる第１層１２を形成する。そして第
１層１２の開孔部１２ａ内の表面を覆うように形成した
第２層１３を、開孔部１２ａ上の第２層１３により形成
された凹部１３ａ内を埋込む第３層１４をマスクにして
エッチングする。このため開孔部１２ａ内にのみ第２層
１３が残って第２層１３からなる蓄積電極のパターンが
形成され、しかも蓄積電極の最上端は第１層１２の上面
位置とほぼ同じかそれよりも低い位置に形成される。ま
た第５工程では、第５層１６により形成された凹み１６
ａの内部を埋込むように第１層１２上に第６層１７を形
成する。
【００２０】したがってこの実施例によれば、メモリ・
セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせる
ことなく、メモリ・セル領域Ａにキャパシタ２０を形成
することができる。よって、上層配線を形成するための
リソグラフィにおいて焦点深度マージンを増大できるの
で、上層配線の微細加工が可能になる。またメモリ・セ
ル領域Ａと周辺回路領域Ｂとの間に段差が生じないの
で、上層配線の加工時にエッチング残りが出にくくな
る。したがって、上層配線の加工が非常に容易になる。
セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせる
ことなく、メモリ・セル領域Ａにキャパシタ２０を形成
することができる。よって、上層配線を形成するための
リソグラフィにおいて焦点深度マージンを増大できるの
で、上層配線の微細加工が可能になる。またメモリ・セ
ル領域Ａと周辺回路領域Ｂとの間に段差が生じないの
で、上層配線の加工時にエッチング残りが出にくくな
る。したがって、上層配線の加工が非常に容易になる。
【００２１】次に、第２発明の一例を図２に示す工程図
を用いて説明する。なお図２においても、紙面に向かっ
て左側はメモリ・セル領域Ａ、右側は周辺回路領域Ｂを
それぞれ示している。また上記実施例と同じ構成材料に
は同じ番号を付している。この実施例では、まず上記実
施例で説明した第１工程と第２工程とを行った後、図２
（ａ）に示す第３工程を行う。
を用いて説明する。なお図２においても、紙面に向かっ
て左側はメモリ・セル領域Ａ、右側は周辺回路領域Ｂを
それぞれ示している。また上記実施例と同じ構成材料に
は同じ番号を付している。この実施例では、まず上記実
施例で説明した第１工程と第２工程とを行った後、図２
（ａ）に示す第３工程を行う。
【００２２】すなわち第３工程では、第３層１４をマス
クとしたＲＩＥによって第１層１２上の第２層１３を除
去する。またそのＲＩＥによって、開孔部１２ａ内の第
２層１３の最上端を第１層１２の上面位置より低くす
る。そして、例えばエッチングによって第３層１４を除
去する。
クとしたＲＩＥによって第１層１２上の第２層１３を除
去する。またそのＲＩＥによって、開孔部１２ａ内の第
２層１３の最上端を第１層１２の上面位置より低くす
る。そして、例えばエッチングによって第３層１４を除
去する。
【００２３】次いで図２（ｂ）に示す第４工程では、リ
ソグラフィによって第２層１３上および第１層１２上に
レジストパターン（図示せず）を形成する。その際、上
記実施例の第４工程のリソグラフィで使用したマスクの
反転パターンのようにレジストパターンを形成する。そ
してこのレジストパターンをマスクとしたエッチングを
行うことによって、開孔部１２ａの側周の第１層１２を
除去し、第２層１３からなるシリンダ型またはクラウン
型の蓄積電極を形成する。その後、アッシングやウエッ
トエッチングなどによってレジストパターンを除去する
ソグラフィによって第２層１３上および第１層１２上に
レジストパターン（図示せず）を形成する。その際、上
記実施例の第４工程のリソグラフィで使用したマスクの
反転パターンのようにレジストパターンを形成する。そ
してこのレジストパターンをマスクとしたエッチングを
行うことによって、開孔部１２ａの側周の第１層１２を
除去し、第２層１３からなるシリンダ型またはクラウン
型の蓄積電極を形成する。その後、アッシングやウエッ
トエッチングなどによってレジストパターンを除去する
【００２４】続いて図２（ｃ）に示す第５工程では、Ｃ
ＶＤ法によって、第２層１３の表面と第１層１２の表面
とを覆うように基体１０上に第４層１５と第５層１６と
を順に形成する。このとき、第２層１３の表面に第４層
１５を介して形成する第５層１６の最上端が、第１層１
２の表面に形成する第４層１５の上面位置より低くなる
ように第４層１５と第５層１６とを形成する。
ＶＤ法によって、第２層１３の表面と第１層１２の表面
とを覆うように基体１０上に第４層１５と第５層１６と
を順に形成する。このとき、第２層１３の表面に第４層
１５を介して形成する第５層１６の最上端が、第１層１
２の表面に形成する第４層１５の上面位置より低くなる
ように第４層１５と第５層１６とを形成する。
【００２５】その後、例えばＣＶＤ法によって、第５層
１６により形成された凹み１６ａの内部を埋込む状態で
第５層上１６に絶縁材料からなる第７層１８を形成す
る。第７層１８の絶縁材料としては、例えばＳｉＯ2 、
ＰＳＧまたはＢＰＳＧなどが用いられる。次に、少なく
とも第１層１２上の第４層１５のほぼ上面位置まで第７
層１８を除去する。除去方法としては、例えばエッチン
グやケミカルメカニカルポリッシング（ＣＭＰ）などを
用いることができる。
１６により形成された凹み１６ａの内部を埋込む状態で
第５層上１６に絶縁材料からなる第７層１８を形成す
る。第７層１８の絶縁材料としては、例えばＳｉＯ2 、
ＰＳＧまたはＢＰＳＧなどが用いられる。次に、少なく
とも第１層１２上の第４層１５のほぼ上面位置まで第７
層１８を除去する。除去方法としては、例えばエッチン
グやケミカルメカニカルポリッシング（ＣＭＰ）などを
用いることができる。
【００２６】そして図２（ｄ）に示す第６工程では、第
７層１８をマスクとしたＲＩＥによって、少なくとも第
１層１１上の第５層１６を除去する。この実施例では、
第１層１１上の第４層１５も除去し、第５層１６からな
るプレート電極を形成する。以上の工程によって、第２
層１３の蓄積電極と、第４層１５の誘電体膜と、シリン
ダ型またはクラウン型の第５層１６のプレート電極とか
らなるキャパシタ３０がメモリ・セル領域Ａに形成され
た半導体装置２が製造される。
７層１８をマスクとしたＲＩＥによって、少なくとも第
１層１１上の第５層１６を除去する。この実施例では、
第１層１１上の第４層１５も除去し、第５層１６からな
るプレート電極を形成する。以上の工程によって、第２
層１３の蓄積電極と、第４層１５の誘電体膜と、シリン
ダ型またはクラウン型の第５層１６のプレート電極とか
らなるキャパシタ３０がメモリ・セル領域Ａに形成され
た半導体装置２が製造される。
【００２７】この実施例では、開孔部１２ａの側周の第
１層１１を除去することから、第２層１３に外壁が形成
される。よって、前述した実施例に比べて第２層１３の
外壁分だけ蓄積電極の表面積が増えるので、キャパシタ
容量が増大したキャパシタ３０を得ることができる。
１層１１を除去することから、第２層１３に外壁が形成
される。よって、前述した実施例に比べて第２層１３の
外壁分だけ蓄積電極の表面積が増えるので、キャパシタ
容量が増大したキャパシタ３０を得ることができる。
【００２８】また開孔部１２ａ内の第２層１３の最上端
を第１層１２の上面位置より低くし、かつ第２層１３上
方の第５層１６の最上端を第１層１２の表面に形成する
第４層１５の上面位置より低くする。このため、後の工
程で第５層１６上に形成した第７層１８を少なくとも第
１層１２上の第４層１５のほぼ上面位置まで除去する
と、キャパシタ３０によって形成された段差を吸収する
ようにメモリ・セル領域Ａのみに第７層１８が埋込まれ
る。そして少なくとも第１層１１上の第５層１６を除去
するので、メモリ・セル領域Ａの上面位置と周辺回路領
域Ｂの上面位置とがほぼ揃った状態になる。
を第１層１２の上面位置より低くし、かつ第２層１３上
方の第５層１６の最上端を第１層１２の表面に形成する
第４層１５の上面位置より低くする。このため、後の工
程で第５層１６上に形成した第７層１８を少なくとも第
１層１２上の第４層１５のほぼ上面位置まで除去する
と、キャパシタ３０によって形成された段差を吸収する
ようにメモリ・セル領域Ａのみに第７層１８が埋込まれ
る。そして少なくとも第１層１１上の第５層１６を除去
するので、メモリ・セル領域Ａの上面位置と周辺回路領
域Ｂの上面位置とがほぼ揃った状態になる。
【００２９】したがってこの実施例によっても、メモリ
・セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせ
ることなく、メモリ・セル領域Ａにキャパシタ３０を形
成することができるので、前述した実施例と同様の効果
を得ることができる。またキャパシタ容量を増大するこ
とができるので、メモリ・セル領域Ａの面積の縮小化を
図ることができる。
・セル領域Ａと周辺回路領域Ｂとの間に段差を生じさせ
ることなく、メモリ・セル領域Ａにキャパシタ３０を形
成することができるので、前述した実施例と同様の効果
を得ることができる。またキャパシタ容量を増大するこ
とができるので、メモリ・セル領域Ａの面積の縮小化を
図ることができる。
【００３０】
【発明の効果】以上説明したように第１発明では、第３
層をマスクとしたエッチングによって第１層の開孔部内
に第２層のパターンを形成するため、第２層の最上端を
第１層の上面位置とほぼ同じかそれよりも低くすること
ができる。しかも凹部上の第５層により形成された凹み
の内部を第６層で埋込むので、セル領域と周辺回路領域
との間に段差を生じさせることなく、セル領域に第２
層、第４層および第５層からなるキャパシタを形成する
ことができる。
層をマスクとしたエッチングによって第１層の開孔部内
に第２層のパターンを形成するため、第２層の最上端を
第１層の上面位置とほぼ同じかそれよりも低くすること
ができる。しかも凹部上の第５層により形成された凹み
の内部を第６層で埋込むので、セル領域と周辺回路領域
との間に段差を生じさせることなく、セル領域に第２
層、第４層および第５層からなるキャパシタを形成する
ことができる。
【００３１】第２発明では、開孔部の側周の第１層を除
去することから第２層の表面積を増やすことができるの
で、キャパシタ容量の増大を図ることができる。また第
２層上方の第５層の最上端を第１層上の第４層の上面位
置より低くしてセル領域のみに第７層を埋込み、さらに
少なくとも第１層上の第５層を除去するので、セル領域
と周辺回路領域との間に段差ができない。
去することから第２層の表面積を増やすことができるの
で、キャパシタ容量の増大を図ることができる。また第
２層上方の第５層の最上端を第１層上の第４層の上面位
置より低くしてセル領域のみに第７層を埋込み、さらに
少なくとも第１層上の第５層を除去するので、セル領域
と周辺回路領域との間に段差ができない。
【００３２】したがって本発明を用いれば、上層配線を
形成するためのリソグラフィにおいて焦点深度マージン
を増大できるので、上層配線の微細加工が可能になる。
また配線の加工時にエッチング残りが出にくくなるの
で、上層配線の加工が非常に容易になる。
形成するためのリソグラフィにおいて焦点深度マージン
を増大できるので、上層配線の微細加工が可能になる。
また配線の加工時にエッチング残りが出にくくなるの
で、上層配線の加工が非常に容易になる。
【図１】第１発明の一例を示す工程図である。
【図２】第２発明の一例を示す工程図である。
１、２ 半導体装置 １０ 基体 １２ 第１層 １２ａ 開孔部 １３ 第２層 １３ａ 凹部 １４ 第３層 １５ 第４層 １６ 第５層 １６ａ 凹み １７ 第６層 １８ 第７層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (2)
- 【請求項１】 基体表面に絶縁材料からなる第１層を形
成した後、該第１層に開孔部を形成する第１工程と、 前記開孔部内の表面を覆う状態で前記第１層上に導電材
料からなる第２層を形成した後、前記開孔部上の第２層
により形成された凹部内を埋込む状態で該第２層上に第
３層を形成し、さらにエッチングによって前記凹部内に
前記第３層を残す状態で少なくとも前記第２層のほぼ上
面位置まで前記第３層を除去する第２工程と、 前記第３層をマスクとしたエッチングによって前記第１
層上の第２層を除去し、この後に前記第３層を除去する
第３工程と、 前記第２層により形成された凹部内の表面を覆う状態で
前記第１層上に絶縁材料からなる第４層と導電材料から
なる第５層とを順に形成し、さらに前記第４層と前記第
５層とを所定のパターンに形成する第４工程と、 前記凹部上の前記第５層により形成された凹みの内部を
埋込みかつ前記所定のパターンを覆う状態で前記第１層
上に絶縁材料からなる第６層を形成する第５工程とから
なることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、 前記第２工程の後、前記第３層をマスクとしたエッチン
グによって前記第１層上の第２層を除去するとともに前
記開孔部内の第２層の最上端を前記第１層の上面位置よ
り低くし、この後に前記第３層を除去する第３工程と、 エッチングによって前記開孔部の側周の前記第１層を除
去する第４工程と、 前記第２層の表面と前記第１層の表面とを覆う状態で前
記基体上に前記第４層と前記第５層とを順に形成した
後、該第５層により形成された凹みの内部を埋込む状態
で前記第５層上に絶縁材料からなる第７層を堆積し、さ
らに少なくとも前記第１層上の前記第４層のほぼ上面位
置まで前記第７層を除去する第５工程と、 前記第７層をマスクとしたエッチングによって、少なく
とも前記第１層上の前記第５層を除去する第６工程とか
らなり、 前記第５工程では、前記第２層の上方に形成する第５層
の最上端が、前記第１層の表面に形成する前記第４層の
上面位置より低くなる状態で前記第４層と前記第５層と
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344894A JP3435849B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26344894A JP3435849B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125142A true JPH08125142A (ja) | 1996-05-17 |
| JP3435849B2 JP3435849B2 (ja) | 2003-08-11 |
Family
ID=17389658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26344894A Expired - Fee Related JP3435849B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435849B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004894A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 전하저장전극 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR100419749B1 (ko) * | 1996-10-22 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR100598990B1 (ko) * | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7732315B2 (en) * | 2007-09-04 | 2010-06-08 | Infineon Technologies Ag | Methods of fabricating semiconductor devices and structures thereof |
-
1994
- 1994-10-27 JP JP26344894A patent/JP3435849B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419749B1 (ko) * | 1996-10-22 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| KR20010004894A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 전하저장전극 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| KR100598990B1 (ko) * | 2005-06-29 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 층간 절연막 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3435849B2 (ja) | 2003-08-11 |
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