JPH0613570A - 犠牲酸化膜蒸着およびケミカルメカニカルポリシングを利用する最適スタック型コンテナキャパシタｄｒａｍセル - Google Patents

犠牲酸化膜蒸着およびケミカルメカニカルポリシングを利用する最適スタック型コンテナキャパシタｄｒａｍセル

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JPH0613570A
JPH0613570A JP5078582A JP7858293A JPH0613570A JP H0613570 A JPH0613570 A JP H0613570A JP 5078582 A JP5078582 A JP 5078582A JP 7858293 A JP7858293 A JP 7858293A JP H0613570 A JPH0613570 A JP H0613570A
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    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

(57)【要約】 【目的】 本発明は既存のスタック型キャパシタ製造プ
ロセスを改良して三次元スタック型コンテナキャパシタ
を製造することを目的とする。 【構成】 本発明によれば、異なるエッチング率を有す
る２つの酸化膜２１，３１がエッチングされ、それによ
りそれ自体で独立しているポリシリコンコンテナ構造体
５１を形成し、それは１００％（すなわち全て）の高い
エッチング率の酸化膜３１を除去し、そして所定量のコ
ンテナ構造体５１を包囲する酸化膜２１をそのまま残す
ことで、記憶ノード電極として利用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体回路メモリ記憶装
置、さらに詳しくは高密度ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）のような記憶装置に使用される三
次元スタック型キャパシタ構造の製造プロセスに関す
る。
【０００２】
【従来の技術】ダイナミック半導体メモリ記憶装置にお
いては、記憶ノードとなるキャパシタセルプレートが十
分な大きさを有し、寄生容量や回路の作動中に生ずるノ
イズにかかわらず適量の電荷または容量を保持できるこ
とが重要である。殆んどの半導体集積回路の場合、回路
密度はかなりの率で増加し続けている。記憶ノードの容
量を維持することは、ＤＲＡＭアレイの密度が次世代の
メモリ装置に向けて増加を続けている限り重要である。
【０００３】所望の容量を保持しながら記憶セルを稠密
に充填できるということは、次世代の拡張メモリアレイ
装置を間違いなく製造する場合、半導体製造技術の重要
な要求条件である。
【０００４】稠密に充填されたメモリ装置の中で記憶ノ
ードのサイズを維持および増大する一つの方法は、「ス
タック型記憶セル」を配置することである。この技術の
場合、多結晶シリコン（以下「ポリシリコン」ともい
う）のような導電体の二層以上をシリコンウェハーのア
クセス装置上に、誘電体層が各ポリシリコン層に挟まれ
るように蒸着する。このようにして構成されたセルはス
タック型キャパシタセル（ＳＴＣ；Stacked capacitor
cell) として知られている。このようなセルはキャパシ
タプレート用アクセス装置上の空間を利用するもので、
ソフトエラーの発生率（ＳＥＲ；soft error rate)が低
く、そして高い誘電率を有するプレート内(inter-plat
e) 絶縁層に接続して使用される。
【０００５】
【発明が解決しようとする課題】しかしながら、記憶電
極領域がそのセル領域内に限定されるようになると、従
来のＳＴＣキャパシタでは十分な記憶容量を得るのは難
しい。また、ＳＴＣキャパシタにおいては、一度絶縁厚
さが適量に定められると、ポリシリコン層間の良好な絶
縁破壊特性を維持することが大きな関心事となる。
【０００６】“固体素子および材料”の第２２回国際会
合の要約集に寄稿されたエム・シンムラ(N. Shinmura)
らの「リング構造を有するスタック型キャパシタセル」
という題名の論文 第８３３〜８３６頁（１９９０年）
は、従来のスタック型キャパシタの容量を効果的に２倍
にするために主要電極の周りにリング構造が組込まれて
いる三次元スタック型キャパシタについて論じている。
【０００７】リング構造およびその製造仕様は、上述の
文献の第８３４頁にある図１（ｃ）〜１（ｇ）に示され
ている。同頁の図１（ａ）には記憶電極の鳥瞰図が示さ
れている。記憶ノードはリング構造により取り囲まれる
コア電極を形成する２つのポリシリコン層により形成さ
れる。キャパシタの誘電体膜は記憶ノード電極の表面全
体を包囲し、そして第３のポリシリコン層でカバーされ
てキャパシタ電極の表面を形成し、記憶セルを完成す
る。この構造体は従来の方法で製造することができ、ま
た記憶容量を２００％まで増大させることができる。
【０００８】また、“電子素子”のＩＥＥＥ会報、第３
８巻，Ｎｏ．２、第２５５〜２６１頁（１９９１年）に
寄稿されたティ．カガ(T. Kaga) らの「１．５Ｖ操作６
４−Ｍｂ ＤＲＡＭ用 冠形状スタック型キャパシタセ
ル」という題名の論文はクラウン（ＣＲＯＷＮ）セルと
呼ばれる６４−Ｍｂ ＤＲＡＭ用セルフアライン(self-
aligned)スタック型キャパシタセルについて論じてい
る。クラウンセルおよびその製造仕様は本文献の第２５
８頁にある図７（ｄ）〜７（ｆ）に示されている。冠形
状の記憶電極はワード線およびビット線上に形成され、
そして酸化物／窒化物絶縁層により離隔され、その表面
の絶縁層が除去されて冠の形状を形成する。キャパシタ
の誘電体膜は記憶ノード電極の表面全体を包囲し、そし
てキャパシタ電極の表面が形成されて記憶セルを完成す
る。
【０００９】本発明は既存のスタック型キャパシタの製
造プロセスを改良して三次元スタック型コンテナキャパ
シタセル(three-dimensional stacked container capac
itor) を構成および最適化する。キャパシタの底部プレ
ート（記憶ノードプレート）はアクセストランジスタの
拡散領域に接続された埋設接触子（ノード接触子）上の
中心に配置される。本発明の方法によれば、三次元コン
テナセルを均一性および反復性を伴なって製造すること
ができる。
【００１０】
【課題を解決するための手段および作用】本発明は高密
度／大容量ＤＲＡＭ（ダイナミックランダムアクセスメ
モリ）の製造プロセスにおいて、記憶セルの表面積を最
大にすることを目的とする。本発明においては、既存の
キャパシタの製造プロセスを改良して三次元スタック型
コンテナキャパシタを構成する。本発明のキャパシタ設
計とは、ＤＲＡＭプロセスに使用されるスタック型キャ
パシタ記憶セルを製造することである。しかしながら、
当業者には本発明の工程をＶＲＡＭなどの揮発性メモリ
セルを必要とする他の製造プロセスに組み込むことは容
易であろう。
【００１１】本発明においては、シリコンウェハーを従
来の方法を用いて製造した後、接触開口部(contact ope
ning) をエッチングして低いエッチング率の酸化膜とす
ることによりコンテナキャパシタを改良する。接触開口
部は開口部の側壁に整合する蒸着ポリシリコンのための
型として使用される。酸化膜コンテナのポリシリコン薄
層ライニング内でオゾンＴＥＯＳのような高いエッチン
グ率の酸化膜が構造体の全体に蒸着され、それにより酸
化膜コンテナの上部がブリッジングされる。高いエッチ
ング率の酸化膜はケミカルメカニカルポリシング（ＣＭ
Ｐ；Chemical Mechanical Polishing)を用いてポリシリ
コン薄層の上面が平坦化される。このＣＭＰ工程は選択
的であり、酸化膜が十分なオーバーエッチングにより除
去され、ポリシリコン薄層の上で終了する。
【００１２】次に、得られた露出したポリシリコンはポ
リシリコンの等方性ウェットエッチングにより、または
現エッチングに化学的な変形を加えた追加的なＣＭＰに
より除去されて隣りのコンテナと分離し、そして選択的
に酸化膜ではなくポリシリコンが除去される。次に、異
なるエッチング率を有する２つの酸化膜を希望ＢＯＥウ
ェットエッチング工程を１回行なうことによりエッチン
グして、それによりすべての内側の（高いエッチング率
を有する）酸化膜が除去され、もとの接触開口部の深さ
と等しい高さの、それ自体で独立している(free-standi
ng) ポリシリコンコンテナセルが残った。さらに、所定
量の低いエッチング率を有する酸化膜が除去され、ワー
ド線上に残る酸化膜を必要とするさらなる加工に対して
構造支持体およびプロセス集積のための「コンテナ」ポ
リシリコンを包囲する酸化膜が残る。
【００１３】本発明においては、コンテナポリシリコン
のエッチングをブロックするためにコンテナの内側に高
いエッチング率の酸化膜を使用する。この高いエッチン
グ率の酸化膜は上面の酸化膜のエッチング中に完全に除
去される。これはフォトレジストを加えたり、余分の加
工工程または不当な汚染物を導入することなく、加工の
間コンテナを保護する。標準的なＣＭＰ酸化膜エッチン
グが利用され、レジストを充填したコンテナプロセスで
は達成できないウェハー上への均一かつ繰り返しの製造
が可能となる。
【００１４】コンテナに高いエッチング率の酸化膜を充
填することの別の利点はポリシリコンを低コスト、短時
間のウェットエッチングによりエッチングできることで
あり、一方、部分的に充填されたコンテナ（図９参照）
はレジスト９２の固有のくぼみの高さ（十分なプロセス
マージン）のため、セル高さ９３の損失、ウェハー表面
上の均一性および反復性の損失のないポリシリコンのウ
ェットエッチングはできない。本発明によりポリシリコ
ンを等方性エッチングすることができるため、ポリシリ
コンのドライエッチングプロセスにより生じるくぼみ
（図９の記憶ポリシリコンコンテナ９３のオーバーエッ
チング）および裂片化(splintering effect)が回避され
る。
【００１５】図１０を見てわかるように、記憶ノードポ
リシリコン９３の裂片化１０１は異方性ドライエッチン
グ（多結晶シリコン９３の不均一なエッチング）により
生じるが、これはプラズマエッチングが多量にドープさ
れた粒子の境界に沿ってより速く反応するためである。
裂片１０１はその後の加工で“こわれ(break off) ”が
ちになり、汚染粒子となる。ポリシリコンの溝掘りによ
るポリシリコンコンテナの側壁が露出し、溝の掘られた
ポリシリコンの水平部分のエッチングが周囲の酸化膜９
１に転移することなくセルの周りの酸化膜をウェットエ
ッチングすることが不可能になり、それによりコンテナ
セルの周りにリング状の薄い酸化膜が残る。
【００１６】本発明によれば、またポリシリコンでカバ
ーすることによって酸化膜の垂直な側壁が保護され、そ
れにより酸化膜の上面の水平ウェットエッチングが可能
となる。さらに、エッチング加工、ＣＭＰなどを経たす
べての膜はその後除去されて、ＣＭＰエッチングの間に
生じた粒子がポリシリコンコンテナの内側を汚染しない
ように犠牲膜(sacrificial film)として作用する。
【００１７】図１はポリシリコンコンテナ１２のアレイ
のＳＥＭ写真のグレースケール再現であり、本発明のプ
ロセス工程を利用して基板１１上への均一かつ反復可能
なポリシリコンコンテナ１２製造ができることが証明さ
れる。
【００１８】図２〜７に連続して示されるように、本発
明は高密度／大容量ＤＲＡＭの製造プロセスにおいて、
記憶セルの表面積を最大にし、そして所定の基板上に均
一かつ反復可能な、欠陥のない記憶セル構造体を形成す
ることを目的とする。
【００１９】従来のプロセス工程を用いて、シリコンウ
ェハーを記憶セルキャパシタのアレイを加工する段階ま
で製造する。キャパシタセルはその後に製造される。
【００２０】各メモリセルの記憶キャパシタを下部の拡
散領域に直接接触させる。下部の拡散領域はそれぞれ活
性領域を交差するポリシリコンワード線により形成され
たアクセストランジスタで、独立したディジット線接触
子と離隔された２つの記憶ノード接触部を有する。通
常、アレイ内の各拡散領域は厚いフィールド酸化膜で互
いに離隔される。拡散領域はディジット線間に列(colum
n)および非ディジット線間に行(row) の形で配置される
か、または単に垂直および水平方向に互いに平行かつ線
状に配置される。前述したように、拡散領域は用途に応
じてドープされ、ＮＭＯＳまたはＰＭＯＳ型のＦＥＴと
なる活性ＭＯＳトランジスタ（それぞれ独立したキャパ
シタのアクセストランジスタとして作用する）を形成す
るために用いられる。
【００２１】図２に言及すると、低いエッチング率の酸
化膜２１の厚い層が所定の基板の既存のトポグラフィー
上に形成される。次に、酸化膜２１は好ましくはケミカ
ルメカニカルプラナリゼーション（ＣＭＰ；chemical m
echanical planarization)技術により所定の厚さまで平
坦化される。平坦化された酸化膜２１の厚さは、その後
形成されるポリシリコンコンテナ構造体に要求される高
さに依存する。得られるポリシリコン構造体の高さによ
り、電荷を十分に保持するのに必要なキャパシタプレー
トの表面積が定まる。最適セル誘電体を用いて信頼でき
る６４Ｍ ＤＲＡＭセルを構成するのに約１．０〜１．
５μの構造体で十分である（コンテナの高さはコンテナ
の直径、使用する酸化膜の誘電率および厚さに依存し、
このことは後記で触れる）。次に、接触開口部２２が酸
化膜２１中にエッチングされて、それにより下部のトポ
グラフィーにアクセスできるようになる（ＤＲＡＭキャ
パシタ用として、この開口部は通常開始基板中に導電的
にドープされた拡散領域を露出させる）。接触開口部２
２により下部のトポグラフィーにアクセスできるように
なるだけでなく、これはまた引き続き配置されるポリシ
リコン薄層の型として提供される。このポリシリコン薄
層は好ましくはＣＶＤにより、整合的なポリシリコン層
２３として形成され、そして平坦化された酸化膜２１、
酸化膜２１のパターニングされた端部および露出した下
部のトポグラフィーに上張りするように配置される。ポ
リシリコン２３は現場でドープされて蒸着されるか、も
しくは現場でドープされて、そして加えたセル容量のた
めのＨＳＧポリシリコンが敷かれて蒸着されるか、また
はその後にドープされる。
【００２２】図３に言及すると、高いエッチング率を有
する酸化膜３１の厚い層はポリシリコン２３上に形成さ
れる。酸化膜３１は接触開口部２２に沿ってポリシリコ
ンを完全に充填するには十分な厚さである。
【００２３】図４に言及すると、酸化膜層３１は好まし
くはＣＭＰによりポリシリコン２３まで除去され、これ
は選択的にポリシリコン２３の最初に露出した上部領域
で終了する。
【００２４】図５に言及すると、ポリシリコン２３の露
出した上部は除去されて隣りのポリシリコン構造体が分
離し、それにより接触開口部２２に存在する独立したコ
ンテナ５１を形成し、そして下部の酸化膜２１が露出す
る。除去されるポリシリコン２３の領域は酸化膜を選択
的にエッチングすることにより達成することができ、そ
れは所定時間のウェットエッチングまたは最適ＣＭＰポ
リシリコンエッチングであってよい。ＣＭＰエッチング
工程が利用される場合の本法の非常に重要な利点はコン
テナ５１の内側が高いアスペクト比（０．５μ内径〜
１．５μ高さ）の記憶コンテナにおいて除去するのが困
難なＣＭＰ工程に固有の“スラリー”汚染から保護され
るという点である。
【００２５】図６に言及すると、異なるエッチング率を
有する酸化膜２１および３１は共に露出している。この
時点で、酸化膜３１がコンテナ５１の内部から完全に除
去され、一方酸化膜２１の１部がコンテナ５１の基部に
残るように酸化膜のエッチングが行なわれ、それにより
下部のトポグラフィーと次の層との間に絶縁層を形成す
る。酸化膜３１と酸化膜２１のエッチング率の比が２：
１またはそれ以上の比（４：１の比が好ましい）だと十
分なプロセスマージンが得られ、確実に１回のエッチン
グ工程でコンテナ５１の内部の高いエッチング率の酸化
膜３１がすべて除去され、一方酸化膜２１の１部が残
り、引き続いて形成される層からの適当な絶縁が付与さ
れる。
【００２６】図７に言及すると、キャパシタを形成する
この構造体を使用する場合、記憶ノートプレートコンテ
ナ５１および残留する酸化膜２１の１部はキャパシタセ
ル誘電体７１で被覆される。最後に、整合的な第２のポ
リシリコン層７２がセル誘電体７１を覆うべく配置さ
れ、そしてコンテナ５１のアレイ全体に共通のキャパシ
タセルプレートとして働く、この時点から、従来の製造
プロセス工程を用いてウェハーが完成する。
【００２７】図８は開始基板８１におけるスタック型キ
ャパシタプロセスに集積された本発明の断面図である。
コンテナ５１は拡散領域８２に接続し、それにより記憶
ノードコンテナプレートとして働く。拡散領域８２はワ
ード線８５によりアクセスされ（ゲート絶縁体８３で分
離される）、これは次に拡散領域８２間にチャネル活性
領域を作る。コンテナ５１のポリシリコンは下部の拡散
領域８２と同じ導電型にドープされ、良好な抵抗性接触
をするようになる。
【００２８】これまで、本発明を好ましい態様に従って
説明したが、本発明の精神および範囲を逸脱することな
く当業者にとって容易な種々の変形を本発明の構造体お
よびプロセス工程に加えることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
高密度／大容量ＤＲＡＭの製造プロセスにおいて、記憶
セルの表面積を最大にする方法が提供される。また、本
発明によれば、既存のスタック型キャパシタ製造プロセ
スを改良して三次元スタック型コンテナキャパシタを製
造できる。
【図面の簡単な説明】
【図１】リング状ポリシリコンコンテナアレイの断面図
のグレースケールが再現されたＳＥＭ（走査電子顕微
鏡）写真図である。
【図２】低いエッチング率の酸化膜の平坦化された層を
形成し、埋設接触子をエッチングし、そして整合的なポ
リシリコン薄層を配置することからなる開始工程を示す
ウェハーの断面図である。
【図３】高いエッチング率の酸化膜の層を形成した後の
図２のウェハーの断面図である。
【図４】高いエッチング率の酸化膜を平坦化した後の図
３のウェハーの断面図である。
【図５】露出したポリシリコン薄層の上面をウェットエ
ッチングした後の図４のウェハーの断面図である。
【図６】低いエッチング率の酸化膜および高いエッチン
グ率の酸化膜の両方をエッチングした後の図５のウェハ
ーの断面図である。
【図７】整合的なセル誘電体およびポリシリコンをそれ
ぞれ覆う層を形成した後の図６のウェハー断面図であ
る。
【図８】スタック型キャパシタの製造プロセスに集積さ
れた時の本発明により製造される記憶セルの断面図であ
る。
【図９】パターニングの前にフォトレジストが充填され
たコンテナセルを示すウェハーの断面図である。
【図１０】異方性エッチングしてコンテナセルをパター
ニングした後の、記憶ノードポリシリコンの裂片化およ
び記憶ノードポリシリコンを包囲するリング状の薄い酸
化膜の形成を示すウェハーの断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エイ・ウォーカー アメリカ合衆国、83704 アイダホ州、ボ イーズゴールデンロッド 10866

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 開始基板の既存のトポグラフィーに均一
    かつ反復可能な導電性コンテナ構造体（１２）を製造す
    る方法であって、 ａ）前記既存のトポグラフィー上を覆う第１のエッチン
    グ率を有する第１の絶縁層（２１）を形成し、 ｂ）前記第１の絶縁層（２１）中に開口部をパターニン
    グおよびエッチングし、それにより開口部はコンテナ形
    状（２２）を形成し、 ｃ）前記第１の絶縁層（２１）および前記コンテナ形状
    （２２）の上に整合的な第１の導電層（２３）を形成
    し、それにより前記コンテナ形状（２２）をライニング
    し、 ｄ）前記第１の導電層（２３）上を覆う第２のエッチン
    グ率を有する第２の絶縁層（３１）を形成し、 ｅ）前記第２の絶縁層（３１）を除去して前記第１の導
    電層（２３）の上部を露出させ、 ｆ）前記の露出した上部の第１の導電層（２３）を除去
    して下部の前記第１の絶縁層（２１）を露出させ、それ
    により前記第１の導電層（２３）を分離して内壁および
    外壁を有する独立した前記導電性コンテナ（５１）と
    し、 ｇ）前記第２の絶縁層（３１）が完全に除去されるよう
    に前記第１および第２の絶縁層（２１，３１）を除去し
    て、それにより前記導電性コンテナ（５１）の内壁の全
    体を露出させ、そして前記第１の絶縁層（２１）を部分
    的に除去して、それにより前記導電性コンテナ（５１）
    の外壁の上部を露出させ（ここで部分的に残留する第１
    の絶縁層（２１）は下部の基板トポグラフィーおよび引
    続いて形成された層の間に絶縁を与える）、 ｈ）前記コンテナ（５１）および前記の部分的に残留す
    る第１の絶縁層（２１）の前記露出した壁および内部の
    底部の上および同じ表面に第３の絶縁層（７１）を形成
    し、そしてｉ）前記第３の絶縁層（７１）の上および同
    じ表面に第２の導電層（７２）を形成する工程を含む方
    法。
  2. 【請求項２】 活性領域（８２）、ワード線（８５）お
    よびディジット線を持つシリコン基板（８１）上にＤＲ
    ＡＭコンテナ記憶キャパシタを製造する方法であって、 ａ）前記既存のトポグラフィー上を覆う第１のエッチン
    グ率を有する第１の絶縁層（２１）を形成し、 ｂ）前記第１の絶縁層（２１）中に開口部をパターニン
    グおよびエッチングし、それにより開口部はコンテナ形
    状（２２）を形成し、 ｃ）前記第１の絶縁層（２１）および前記コンテナ形状
    （２２）の上に整合的な第１の導電層（２３）を形成
    し、それにより前記コンテナ形状（２２）をライニング
    し、 ｄ）前記第１の導電層（２３）上を覆う第２のエッチン
    グ率を有する第２の絶縁層（３１）を形成し、 ｅ）前記第２の絶縁層（３１）を除去して前記第１の導
    電層（２３）の上部を露出させ、 ｆ）前記の露出した上部の第１の導電層（２３）を除去
    して下部の前記第１の絶縁層（２１）を露出させ、それ
    により前記第１の導電層（２３）を分離して内壁および
    外壁を有する独立したコンテナ記憶ノード電極（５１）
    とし、 ｇ）前記第２の絶縁層（３１）が完全に除去されるよう
    に前記第１および第２の絶縁層（２１，３１）を除去し
    て、それにより前記コンテナ記憶ノード電極（５１）の
    内壁の全体を露出させ、そして前記第１の絶縁層（２
    １）を部分的に除去して、それにより前記コンテナ記憶
    ノード電極（５１）の外壁の上部を露出させ（ここで部
    分的に残留する第１の絶縁層（２１）は下部の基板トポ
    グラフィーおよび引続いて形成された層の間に絶縁を与
    える）、 ｈ）前記コンテナ記憶ノード電極（５１）および前記の
    部分的に残留する第１の絶縁層（２１）の前記露出した
    壁および内部の底部の上および同じ表面に第３の絶縁層
    （７１）を形成し、そしてｉ）前記第３の絶縁層（７
    １）の上および同じ表面に第２の導電層（７２）を形成
    し、前記第２の導電層（７２）は前記の多数の記憶ノー
    ド電極（５１）に共通のキャパシタ電極を形成する工程
    を含む方法。
  3. 【請求項３】 前記第１および第２の絶縁層（２１，３
    １）が酸化膜である請求項１または２に記載の方法。
  4. 【請求項４】 前記第１の絶縁層（２１）のエッチング
    率が前記第２の絶縁層（３１）のエッチング率より低い
    エッチング率である請求項１または２記載の方法。
  5. 【請求項５】 前記第２の絶縁層（３１）のエッチング
    率および前記第１の絶縁層（２１）のエッチング率の間
    のエッチング率の比が２：１またはそれ以上の比である
    請求項１または２記載の方法。
  6. 【請求項６】 前記第２の絶縁層（３１）のエッチング
    率および前記第１の絶縁層（２１）のエッチング率の間
    のエッチング率の比が４：１である請求項１または２記
    載の方法。
  7. 【請求項７】 前記第１および第２の導電層（２３，７
    ２）がドープされたポリシリコンである請求項１または
    ２記載の方法。
  8. 【請求項８】 前記第１および第２の導電層（２３，７
    ２）が現場でドープされる化学蒸着によって形成される
    ドープされたポリシリコンからなる請求項１または２記
    載の方法。
  9. 【請求項９】 前記第１、第２および第３の絶縁層（２
    １，３１，７１）が化学蒸着によって形成される請求項
    １または２記載の方法。
  10. 【請求項１０】 前記第２の絶縁層（３１）の除去がケ
    ミカルメカニカルプラナリゼーションからなる請求項１
    または２記載の方法。
  11. 【請求項１１】 前記第１の絶縁層（２１）中に開口部
    をパターニングおよびエッチングする前記工程に先立っ
    て前記第１の絶縁層（２１）が平坦化される請求項１ま
    たは２記載の方法。
  12. 【請求項１２】 前記露出した上部の第１の導電層（２
    １）の除去がケミカルメカニカルプラナリゼーションか
    らなる請求項１または２記載の方法。
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