JPH0795582B2 - 半導体装置の溝型キャパシタセルの製造方法 - Google Patents
半導体装置の溝型キャパシタセルの製造方法Info
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- JPH0795582B2 JPH0795582B2 JP62291349A JP29134987A JPH0795582B2 JP H0795582 B2 JPH0795582 B2 JP H0795582B2 JP 62291349 A JP62291349 A JP 62291349A JP 29134987 A JP29134987 A JP 29134987A JP H0795582 B2 JPH0795582 B2 JP H0795582B2
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000003990 capacitor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 50
- 150000002500 ions Chemical class 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の溝型キャパシタセルの製造方法
に、特に、MOS（メタル・オキサイド・セミコンダク
タ）ダイナミックメモリ用に適した半導体装置の溝型キ
ャパシタセルの製造方法に関する。
に、特に、MOS（メタル・オキサイド・セミコンダク
タ）ダイナミックメモリ用に適した半導体装置の溝型キ
ャパシタセルの製造方法に関する。
［従来の技術］ 従来のこの種の製造方法を第3A図ないし第3F図に示す。
従来の製造方法では、まず、半導体基板１を異方性エッ
チングすることにより半導体基板１に溝1aを掘り、高温
酸化膜２を堆積させ、直接コンタクト孔2aを形成する。
次に、直接コンタクト孔2a2aを介して半導体基板１と反
対の電導型イオンによる拡散層４を形成し、さらに半導
体基板１と反対の電導型イオンを含むポリシリコン３を
堆積する。その状態が第3A図である。
チングすることにより半導体基板１に溝1aを掘り、高温
酸化膜２を堆積させ、直接コンタクト孔2aを形成する。
次に、直接コンタクト孔2a2aを介して半導体基板１と反
対の電導型イオンによる拡散層４を形成し、さらに半導
体基板１と反対の電導型イオンを含むポリシリコン３を
堆積する。その状態が第3A図である。
そして、第3B図に示すようにレジスト５を塗布し、パタ
ーニングを行ない、レジスト５をマスクとしてポリシリ
コン３を異方性エッチングする。このエッチング工程で
は、まず第3C図に示すように溝1a内のレジスト５を除去
し、異方性エッチングにより溝1aの底のポリシリコン３
を除去する。これによって、第3D図のように、ポリシリ
コン３を溝1aの底部で２つに分離する。そして、第3E図
のように、表面のレジスト５を除去する。最後に、ポリ
シリコン３を酸化して薄い酸化膜６を形成し、ポリシリ
コン７を堆積することにより、第3F図に示すようにポリ
シリコン3,7間に電荷蓄積容量を形成する。
ーニングを行ない、レジスト５をマスクとしてポリシリ
コン３を異方性エッチングする。このエッチング工程で
は、まず第3C図に示すように溝1a内のレジスト５を除去
し、異方性エッチングにより溝1aの底のポリシリコン３
を除去する。これによって、第3D図のように、ポリシリ
コン３を溝1aの底部で２つに分離する。そして、第3E図
のように、表面のレジスト５を除去する。最後に、ポリ
シリコン３を酸化して薄い酸化膜６を形成し、ポリシリ
コン７を堆積することにより、第3F図に示すようにポリ
シリコン3,7間に電荷蓄積容量を形成する。
［発明が解決しようとする問題点］ 前記従来の製造方法では、以上のように構成されている
ので、第3B図の状態において溝1aの中に埋め込まれてい
るレジスト５は、他の部分のレジスト５よりも膜が厚
い。このため、露光・現像後もレジスト５が除去されな
いで溝1a内に残ってしまうことがある。その結果、溝1a
の底部におけるポリシリコン３を異方性エッチングによ
って除去する場合に、残されたレジスト５が邪魔をし、
ポリシリコン３を溝1aの底部で完全に２つに分離できな
い場合が多く、素子間分離を確実に行なえないという問
題点があった。
ので、第3B図の状態において溝1aの中に埋め込まれてい
るレジスト５は、他の部分のレジスト５よりも膜が厚
い。このため、露光・現像後もレジスト５が除去されな
いで溝1a内に残ってしまうことがある。その結果、溝1a
の底部におけるポリシリコン３を異方性エッチングによ
って除去する場合に、残されたレジスト５が邪魔をし、
ポリシリコン３を溝1aの底部で完全に２つに分離できな
い場合が多く、素子間分離を確実に行なえないという問
題点があった。
この発明は、上記問題点を解消し、電荷蓄積容量をプロ
セス的に安定して形成することができる半導体装置の溝
型キャパシタセルの製造方法を提供することを目的とし
ている。
セス的に安定して形成することができる半導体装置の溝
型キャパシタセルの製造方法を提供することを目的とし
ている。
［問題点を解決するための手段］ 本発明に係る半導体装置の溝型キャパシタセルの製造方
法は、次の工程を含んでいる。
法は、次の工程を含んでいる。
半導体基板に溝を形成し、溝の壁面および底面に第
１の絶縁層を形成し、その第１の絶縁層の表面に第１の
導電層を形成する第１工程。
１の絶縁層を形成し、その第１の絶縁層の表面に第１の
導電層を形成する第１工程。
第１の導電層で囲まれた溝内を第２の絶縁層で埋め
込む第２工程。
込む第２工程。
第１の導電層に対するエッチングによってエッチン
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程。
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程。
マスク層のうち第２の絶縁層に対応する部分のみを
エッチングで除去する第４工程。
エッチングで除去する第４工程。
溝内に埋め込まれた第２の絶縁層を除去する第５工
程。
程。
マスク層をマスクとして、溝の底面に形成された第
１の導電層とマスク層とをエッチングして除去する第６
工程。
１の導電層とマスク層とをエッチングして除去する第６
工程。
溝内を第３の絶縁層と第２の導電層とで埋める第７
工程。
工程。
なお、前記第２工程は、好ましくは、まず半導体基板の
上面全面に第２の絶縁層を形成し、その上にレジスト層
を形成して表面を平坦化し、さらにレジスト層と第２の
絶縁層とをエッチバックすることによって溝内にだけ第
２の絶縁層を残すことによって行なわれる。また、第４
工程は、好ましくは、マスク層の上面にレジスト層を形
成し、パターニングを行ない、レジスト層をマスクとし
てマスク層をエッチングし、その後にレジスト層を除去
することによって行なわれる。前記第６工程は、好まし
くは、異方性エッチングによって行なわれる。さらに、
前記第１工程は、好ましくは、半導体基板上面に拡散層
を形成する工程と、第１の絶縁層において拡散層に対応
する位置にコンタクト孔を形成する工程とをさらに含
む。そして、好ましくは、第１の導電層は、コンタクト
孔を通じて拡散層にコンタクトするように形成される。
上面全面に第２の絶縁層を形成し、その上にレジスト層
を形成して表面を平坦化し、さらにレジスト層と第２の
絶縁層とをエッチバックすることによって溝内にだけ第
２の絶縁層を残すことによって行なわれる。また、第４
工程は、好ましくは、マスク層の上面にレジスト層を形
成し、パターニングを行ない、レジスト層をマスクとし
てマスク層をエッチングし、その後にレジスト層を除去
することによって行なわれる。前記第６工程は、好まし
くは、異方性エッチングによって行なわれる。さらに、
前記第１工程は、好ましくは、半導体基板上面に拡散層
を形成する工程と、第１の絶縁層において拡散層に対応
する位置にコンタクト孔を形成する工程とをさらに含
む。そして、好ましくは、第１の導電層は、コンタクト
孔を通じて拡散層にコンタクトするように形成される。
好ましくは、前記マスク材料は、第１の導電層と同じに
し、ポリシリコンとする。また、前記第２の絶縁層は、
好ましくは、シリコン酸化膜である。
し、ポリシリコンとする。また、前記第２の絶縁層は、
好ましくは、シリコン酸化膜である。
［作用および発明の効果］ 本発明に係る半導体装置の溝型キャパシタセルの製造方
法によれば、第２工程において溝内を第２の絶縁層で埋
め込み、第３および第４工程においてマスク層をパター
ニングし、第５工程において溝内の絶縁層を除去し、そ
れからマスク層とともに第１の導電層をエッチングして
除去するので、溝内部にレジストが残されてしまうとい
う従来の問題点は解消される。したがって、本発明によ
れば、溝の底面部にレジストが残ってしまうことがなく
なるので、溝低部において第１の絶縁層を確実に分離す
ることができるようになる。すなわち、本発明によれ
ば、溝型キャパシタセルの溝底部における分離がプロセ
ス的に安定して行なえるようになる。
法によれば、第２工程において溝内を第２の絶縁層で埋
め込み、第３および第４工程においてマスク層をパター
ニングし、第５工程において溝内の絶縁層を除去し、そ
れからマスク層とともに第１の導電層をエッチングして
除去するので、溝内部にレジストが残されてしまうとい
う従来の問題点は解消される。したがって、本発明によ
れば、溝の底面部にレジストが残ってしまうことがなく
なるので、溝低部において第１の絶縁層を確実に分離す
ることができるようになる。すなわち、本発明によれ
ば、溝型キャパシタセルの溝底部における分離がプロセ
ス的に安定して行なえるようになる。
［実施例］ 本発明に係る溝型キャパシタセルの製造方法によって製
造される半導体装置の一例を第１図に示す。
造される半導体装置の一例を第１図に示す。
第１図において、半導体基板11の上部には、溝11aが掘
られている。溝11aの壁面、底面および溝11a近くの半導
体基板11上面には、酸化膜12が形成されている。溝11a
の底面を除き、酸化膜12の表面には、ポリシリコン13が
形成されている。ポリシリコン13は、溝11aの底面に形
成されないことによって、溝11aの底面において２つに
分離されている。一方、溝11aの近くにおいて、半導体
基板11の上層部には拡散層14が形成されている。拡散層
14に対応する位置において、酸化膜12にはコンタクト孔
12aが形成されている。前記ポリシリコン13は、このコ
ンタクト孔12aを通じて拡散層14にコンタクトしてい
る。さらに、溝11aおよびポリシリコン13の上面には、
薄いキャパシタ・ゲート絶縁膜16が形成されている。さ
らに、溝11a内およびキャパシタ・ゲート絶縁膜16の上
面には、ポリシリコン17が形成されている。これによっ
て、溝11a内は完全に埋められた状態にある。
られている。溝11aの壁面、底面および溝11a近くの半導
体基板11上面には、酸化膜12が形成されている。溝11a
の底面を除き、酸化膜12の表面には、ポリシリコン13が
形成されている。ポリシリコン13は、溝11aの底面に形
成されないことによって、溝11aの底面において２つに
分離されている。一方、溝11aの近くにおいて、半導体
基板11の上層部には拡散層14が形成されている。拡散層
14に対応する位置において、酸化膜12にはコンタクト孔
12aが形成されている。前記ポリシリコン13は、このコ
ンタクト孔12aを通じて拡散層14にコンタクトしてい
る。さらに、溝11aおよびポリシリコン13の上面には、
薄いキャパシタ・ゲート絶縁膜16が形成されている。さ
らに、溝11a内およびキャパシタ・ゲート絶縁膜16の上
面には、ポリシリコン17が形成されている。これによっ
て、溝11a内は完全に埋められた状態にある。
前記構成によって、溝11aの中央部で分離された１対の
キャパシタセル9,9が形成されていることになる。１対
のキャパシタセル9,9に隣接して、半導体基板11上に
は、スイッチングトランジスタ10,10が設けられてい
る。
キャパシタセル9,9が形成されていることになる。１対
のキャパシタセル9,9に隣接して、半導体基板11上に
は、スイッチングトランジスタ10,10が設けられてい
る。
スイッチングトランジスタ10の領域において、半導体基
板11の上層部には、互いに間隔を隔てた１対ずつのソー
ス・ドレイン領域19が形成されている。各スイッチング
トランジスタ10において、一方のソース・ドレイン領域
19は前記拡散層14に接続されている。また、他方のソー
ス・ドレイン領域19はコンタクト部21を介して、ビット
線22にコンタクトしている。各スイッチングトランジス
タ10の領域において、半導体基板上面にはトランスファ
ゲート絶縁膜23が形成されている。また、各１対のソー
ス・ドレイン領域19間において、トランスファゲート絶
縁膜23の上には、トランスファゲート18が形成されてい
る。このトランスファゲート18は、ワード線の一部を構
成している。
板11の上層部には、互いに間隔を隔てた１対ずつのソー
ス・ドレイン領域19が形成されている。各スイッチング
トランジスタ10において、一方のソース・ドレイン領域
19は前記拡散層14に接続されている。また、他方のソー
ス・ドレイン領域19はコンタクト部21を介して、ビット
線22にコンタクトしている。各スイッチングトランジス
タ10の領域において、半導体基板上面にはトランスファ
ゲート絶縁膜23が形成されている。また、各１対のソー
ス・ドレイン領域19間において、トランスファゲート絶
縁膜23の上には、トランスファゲート18が形成されてい
る。このトランスファゲート18は、ワード線の一部を構
成している。
キャパシタセル９およびスイッチングトランジスタ10は
層間絶縁膜20によって覆われている。また、前記ビット
線22は層間絶縁膜20の上面に沿って延びる状態で形成さ
れている。層間絶縁膜20およびビット線22の上には、最
終保護膜24が形成されている。
層間絶縁膜20によって覆われている。また、前記ビット
線22は層間絶縁膜20の上面に沿って延びる状態で形成さ
れている。層間絶縁膜20およびビット線22の上には、最
終保護膜24が形成されている。
なお、前記ポリシリコン13は、半導体基板11と反対の電
導型イオンを含んだポリシリコンである。前記拡散層14
は半導体基板11と逆電導型のイオンの拡散層である。前
記ポリシリコン17は導電性不純物イオンを含んだポリシ
リコンである。
導型イオンを含んだポリシリコンである。前記拡散層14
は半導体基板11と逆電導型のイオンの拡散層である。前
記ポリシリコン17は導電性不純物イオンを含んだポリシ
リコンである。
第１図に示すキャパシタセル９では、素子分離領域に溝
11aを掘り、そこにポリシリコン13,17を電極とする電荷
蓄積容量を埋め込んでいるため、溝側壁部での立体的な
電荷蓄積容量によって大きな蓄積容量が確保される。す
なわち、高集積化によるセル面積の減少に伴なう平面的
な電荷蓄積容量の減少は、側壁部での電荷蓄積容量によ
って補充されることになる。また、α粒子によって半導
体基板11に生成される電子・正孔対のうち、電子の影響
は、コンタクト孔12aを介してのみ、電荷を蓄えている
ポリシリコン13,17に及ぼされるので、電子の収集効率
は低く、ソフトエラーに強い構造となっている。
11aを掘り、そこにポリシリコン13,17を電極とする電荷
蓄積容量を埋め込んでいるため、溝側壁部での立体的な
電荷蓄積容量によって大きな蓄積容量が確保される。す
なわち、高集積化によるセル面積の減少に伴なう平面的
な電荷蓄積容量の減少は、側壁部での電荷蓄積容量によ
って補充されることになる。また、α粒子によって半導
体基板11に生成される電子・正孔対のうち、電子の影響
は、コンタクト孔12aを介してのみ、電荷を蓄えている
ポリシリコン13,17に及ぼされるので、電子の収集効率
は低く、ソフトエラーに強い構造となっている。
次に、本発明に係る製造方法を説明する。
まず、半導体基板11に対して異方性エッチングすること
により、半導体基板11に溝11aを掘る。そして、高温酸
化膜12を溝11a内および半導体基板11の表面に堆積さ
せ、酸化膜12の所定位置にコンタクト孔12aを形成す
る。次に、コンタクト孔12aを通して、半導体基板11と
反対の電導型イオンによる拡散層14を半導体基板11の表
層部に形成する。さらに、半導体基板11と反対の電導型
イオンを含むポリシリコン13を堆積する。この状態を第
2A図に示す。
により、半導体基板11に溝11aを掘る。そして、高温酸
化膜12を溝11a内および半導体基板11の表面に堆積さ
せ、酸化膜12の所定位置にコンタクト孔12aを形成す
る。次に、コンタクト孔12aを通して、半導体基板11と
反対の電導型イオンによる拡散層14を半導体基板11の表
層部に形成する。さらに、半導体基板11と反対の電導型
イオンを含むポリシリコン13を堆積する。この状態を第
2A図に示す。
次に、再び高温酸化膜15をポリシリコン13上に堆積さ
せ、溝11a内にも高温酸化膜15を埋め込む。さらに、高
温酸化膜15上にレジスト30を塗布・ベークすることによ
り平坦化し、第2B図の状態とする。そして、レジスト30
と高温酸化膜15とを同時にエッチバックすることによっ
て、第2C図に示すように、溝11aの中にだけ高温酸化膜1
5を残し、他の部分ではポリシリコン13を露出させる。
第2D図に示すように、さらにポリシリコン31を堆積し、
レジスト32をその上に塗布する。そして、転写を行なう
ことにより、溝11aに埋め込まれた酸化膜15の上のみの
部分において、レジスト32を除去する。レジスト32をマ
スクとしてポリシリコン31をエッチングすることによ
り、溝11aに埋め込まれた酸化膜15の上のみにおいてポ
リシリコン31を除去する。この状態を第2E図に示す。
せ、溝11a内にも高温酸化膜15を埋め込む。さらに、高
温酸化膜15上にレジスト30を塗布・ベークすることによ
り平坦化し、第2B図の状態とする。そして、レジスト30
と高温酸化膜15とを同時にエッチバックすることによっ
て、第2C図に示すように、溝11aの中にだけ高温酸化膜1
5を残し、他の部分ではポリシリコン13を露出させる。
第2D図に示すように、さらにポリシリコン31を堆積し、
レジスト32をその上に塗布する。そして、転写を行なう
ことにより、溝11aに埋め込まれた酸化膜15の上のみの
部分において、レジスト32を除去する。レジスト32をマ
スクとしてポリシリコン31をエッチングすることによ
り、溝11aに埋め込まれた酸化膜15の上のみにおいてポ
リシリコン31を除去する。この状態を第2E図に示す。
レジスト32を除去し、続いて溝11a内の酸化膜15を除去
して、第2F図の状態とする。その後に、残されたポリシ
リコン31をマスクにして、異方性エッチングによるエッ
チングバックを行なう。これにより、第2G図に示すよう
に、溝11aの底面部におけるポリシリコン13を除去す
る。このエッチバックにより、ポリシリコン13を溝11a
の底面部で完全に分離することができ、素子分離が行な
えたことになる。
して、第2F図の状態とする。その後に、残されたポリシ
リコン31をマスクにして、異方性エッチングによるエッ
チングバックを行なう。これにより、第2G図に示すよう
に、溝11aの底面部におけるポリシリコン13を除去す
る。このエッチバックにより、ポリシリコン13を溝11a
の底面部で完全に分離することができ、素子分離が行な
えたことになる。
この場合には、レジストが溝11a内に残るという問題は
生じないので、素子分離が確実に行なえる。すなわち、
ポリシリコン13の平面部にのみポリシリコン31を残し、
それをマスクとして異方性エッチングによるエッチバッ
クを行なうことにより、平面部に残されたポリシリコン
31について自己整合的に、ポリシリコン13を溝11aの底
面部で２つに分離することができる。したがって、従来
の露光・現象を伴なうレジスト・マスクによるエッチン
グのように、溝11aの中にレジストが残ることによって
ポリシリコン13が確実にエッチングされないという問題
は解消される。
生じないので、素子分離が確実に行なえる。すなわち、
ポリシリコン13の平面部にのみポリシリコン31を残し、
それをマスクとして異方性エッチングによるエッチバッ
クを行なうことにより、平面部に残されたポリシリコン
31について自己整合的に、ポリシリコン13を溝11aの底
面部で２つに分離することができる。したがって、従来
の露光・現象を伴なうレジスト・マスクによるエッチン
グのように、溝11aの中にレジストが残ることによって
ポリシリコン13が確実にエッチングされないという問題
は解消される。
さらに、第2H図に示すように、ポリシリコン13を酸化し
て、薄いキャパシタ・ゲート絶縁膜16を形成する。最後
に、ポリシリコン17を堆積させて、ポリシリコン17をセ
ルプレートとした電荷蓄積容量を有する第１図のような
キャパシタセル９を形成する。
て、薄いキャパシタ・ゲート絶縁膜16を形成する。最後
に、ポリシリコン17を堆積させて、ポリシリコン17をセ
ルプレートとした電荷蓄積容量を有する第１図のような
キャパシタセル９を形成する。
一方、スイッチングトランジスタ10では、熱酸化により
トランスファゲート絶縁膜23を形成する。そして、電極
材料を堆積し、転写・加工することによりトランスファ
ゲート18を形成する。半導体基板11の上部に半導体基板
11と反対の導電型イオンを注入し、熱処理を行なうこと
により拡散層を形成してソース・ドレイン領域19とす
る。
トランスファゲート絶縁膜23を形成する。そして、電極
材料を堆積し、転写・加工することによりトランスファ
ゲート18を形成する。半導体基板11の上部に半導体基板
11と反対の導電型イオンを注入し、熱処理を行なうこと
により拡散層を形成してソース・ドレイン領域19とす
る。
さらに、層間絶縁膜20を堆積するとともに、転写・加工
を行なうことによりコンタクト部21を形成する。そし
て、全面に配線材料を堆積し、転写・加工を行なうこと
により、ビット線22を形成する。最後に、最終保護膜24
によって全体を覆えば、第１図に示す半導体装置が得ら
れる。
を行なうことによりコンタクト部21を形成する。そし
て、全面に配線材料を堆積し、転写・加工を行なうこと
により、ビット線22を形成する。最後に、最終保護膜24
によって全体を覆えば、第１図に示す半導体装置が得ら
れる。
第１図は、本発明に係る製造方法によって製造される半
導体装置の一例を示す縦断面部分図である。第2A図ない
し第2H図は、本発明による製造方法を示す縦断面部分図
である。第3A図ないし第3F図は、従来の製造方法を示す
縦断面部分図である。 11は半導体基板、11aは溝、12は酸化膜、13はポリシリ
コン、15は酸化膜、16はキャパシタ・ゲート絶縁膜、17
はポリシリコン、31はポリシリコンである。
導体装置の一例を示す縦断面部分図である。第2A図ない
し第2H図は、本発明による製造方法を示す縦断面部分図
である。第3A図ないし第3F図は、従来の製造方法を示す
縦断面部分図である。 11は半導体基板、11aは溝、12は酸化膜、13はポリシリ
コン、15は酸化膜、16はキャパシタ・ゲート絶縁膜、17
はポリシリコン、31はポリシリコンである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ
Claims (8)
- 【請求項１】半導体基板に溝を形成し、溝の壁面及び底
面に第１の絶縁層を形成し、その第１の絶縁層の表面に
第１の導電層を形成する第１工程と、 前記第１の導電層で囲まれた前記溝内を第２の絶縁層で
埋め込む第２工程と、 前記第１の導電層に対するエッチングによってエッチン
グされ得るマスク材料からなるマスク層を、半導体基板
の上面を覆うように半導体基板上に形成する第３工程
と、 前記マスク層のうち前記第２の絶縁層に対応する部分の
みをエッチングで除去する第４工程と、 前記溝内に埋め込まれた前記第２の絶縁層を除去する第
５工程と、 前記マスク層をマスクとして、前記溝の底面に形成され
た前記第１の導電層と前記マスク層とをエッチングして
除去する第６工程と、 前記溝内を第３の絶縁層と第２の導電層とで埋める第７
工程と、 を含む半導体装置の溝型キャパシタセルの製造方法。 - 【請求項２】前記第２工程は、まず半導体基板の上面全
面に前記第２の絶縁層を形成し、その上にレジスト層を
形成して表面を平坦化し、さらに、レジスト層と第２の
絶縁層とをエッチバックすることにより前記溝内にだけ
前記第２の絶縁層を残すことによって行なわれる特許請
求の範囲第１項記載の半導体装置の溝型キャパシタセル
の製造方法。 - 【請求項３】前記第４工程は、前記マスク層の上面にレ
ジスト層を形成し、パターニングを行い、レジスト層を
マスクとして前記マスク層をエッチングし、その後にレ
ジスト層を除去することによって行なわれる特許請求の
範囲第２項記載の半導体装置の溝型キャパシタセルの製
造方法。 - 【請求項４】前記第１工程は、半導体基板上面に拡散層
を形成する工程と、前記第１の絶縁層において前記拡散
層に対応する位置にコンタクト孔を形成する工程とを含
み、 前記第１の導電層は、前記コンタクト孔を通じて前記拡
散層にコンタクトするように形成される特許請求の範囲
第３項記載の半導体装置の溝型キャパシタセルの製造方
法。 - 【請求項５】前記第６工程は、異方性エッチングによっ
て行われる特許請求の範囲第４項記載の半導体装置の溝
型キャパシタセルの製造方法。 - 【請求項６】前記マスク層は前記第１の導電層と同じ材
料からなる特許請求の範囲第１項記載の半導体装置の溝
型キャパシタセルの製造方法。 - 【請求項７】前記第１の導電層はポリシリコンである特
許請求の範囲第６項記載の半導体装置の溝型キャパシタ
セルの製造方法。 - 【請求項８】前記第２の絶縁層はシリコン酸化膜である
特許請求の範囲第１項記載の半導体装置の溝型キャパシ
タセルの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291349A JPH0795582B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置の溝型キャパシタセルの製造方法 |
| US07/254,836 US4877750A (en) | 1987-11-17 | 1988-10-07 | Method of fabricating a trench capacitor cell for a semiconductor memory device |
| KR1019880013932A KR920003308B1 (ko) | 1987-11-17 | 1988-10-25 | 반도체장치의 홈형 커패시터셀의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291349A JPH0795582B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置の溝型キャパシタセルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132152A JPH01132152A (ja) | 1989-05-24 |
| JPH0795582B2 true JPH0795582B2 (ja) | 1995-10-11 |
Family
ID=17767776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291349A Expired - Lifetime JPH0795582B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体装置の溝型キャパシタセルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4877750A (ja) |
| JP (1) | JPH0795582B2 (ja) |
| KR (1) | KR920003308B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795568B2 (ja) * | 1987-04-27 | 1995-10-11 | 日本電気株式会社 | 半導体記憶装置 |
| US5701022A (en) * | 1989-05-22 | 1997-12-23 | Siemens Aktiengesellschaft | Semiconductor memory device with trench capacitor |
| KR920004028B1 (ko) * | 1989-11-20 | 1992-05-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| US5354701A (en) * | 1991-04-18 | 1994-10-11 | Industrial Technology Research Institute | Doubled stacked trench capacitor DRAM and method of fabricating |
| JPH05110017A (ja) * | 1991-10-18 | 1993-04-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| USRE39665E1 (en) | 1992-03-13 | 2007-05-29 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| US6271557B1 (en) * | 1999-10-05 | 2001-08-07 | Infineon Technologies Ag | Center node for deep trench capacitors |
| US6417063B1 (en) * | 2000-06-22 | 2002-07-09 | Infineon Technologies Richmond, Lp | Folded deep trench capacitor and method |
| US7504299B2 (en) * | 2004-01-30 | 2009-03-17 | International Business Machines Corporation | Folded node trench capacitor |
| JP4797980B2 (ja) * | 2006-12-28 | 2011-10-19 | 富士電機株式会社 | 薄膜トランスおよびその製造方法 |
| US11031404B2 (en) * | 2018-11-26 | 2021-06-08 | Etron Technology, Inc. | Dynamic memory structure with a shared counter electrode |
| US11869972B2 (en) | 2018-11-26 | 2024-01-09 | Etron Technology, Inc. | Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof |
| CN111554680B (zh) | 2018-12-10 | 2023-09-05 | 钰创科技股份有限公司 | 统一集成电路系统 |
| US11011520B2 (en) * | 2019-03-15 | 2021-05-18 | Etron Technology, Inc. | Semiconductor DRAM cell structure having low leakage capacitor |
| US11616128B2 (en) | 2019-04-19 | 2023-03-28 | Etron Technology, Inc. | Transistor structure with reduced leakage current and adjustable on/off current |
| TWI755855B (zh) * | 2020-09-15 | 2022-02-21 | 鈺創科技股份有限公司 | 動態隨機存取記憶單元與其相關的製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4353086A (en) * | 1980-05-07 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Silicon integrated circuits |
| JPS6126261A (ja) * | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| US4786953A (en) * | 1984-07-16 | 1988-11-22 | Nippon Telegraph & Telephone | Vertical MOSFET and method of manufacturing the same |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| US4704368A (en) * | 1985-10-30 | 1987-11-03 | International Business Machines Corporation | Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor |
| JPS62279655A (ja) * | 1986-05-28 | 1987-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-17 JP JP62291349A patent/JPH0795582B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-07 US US07/254,836 patent/US4877750A/en not_active Expired - Fee Related
- 1988-10-25 KR KR1019880013932A patent/KR920003308B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890008940A (ko) | 1989-07-13 |
| KR920003308B1 (ko) | 1992-04-27 |
| US4877750A (en) | 1989-10-31 |
| JPH01132152A (ja) | 1989-05-24 |
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