JPS6126261A - 縦形ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
縦形ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS6126261A JPS6126261A JP14603784A JP14603784A JPS6126261A JP S6126261 A JPS6126261 A JP S6126261A JP 14603784 A JP14603784 A JP 14603784A JP 14603784 A JP14603784 A JP 14603784A JP S6126261 A JPS6126261 A JP S6126261A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/7827—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/168—V-Grooves
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板の主表面に設けた溝に沿って形成
した縦形の構造を有するＭＯＳ形電界効果トランジスタ
およびその製造方法に関する。
した縦形の構造を有するＭＯＳ形電界効果トランジスタ
およびその製造方法に関する。
従来平面形のＭＯＳｔｙ１−効果トランジスタ（ＦＥＴ
） に比較して小形で大きい電流駆動能力が得られる
縦形ＭＯＳＦＥＴとして第１８図および第１９図に示す
よりなＶＭＯＳＦＥＴがめる。第１８図は断面図、第１
９図は平面ノくタン図でおるが、第１８図において、ｐ
形シリコン基板１の主表面上にｎ形層２が形成され、断
面７字状の溝３がｎ形層２よジ深く、ｐ形シリコン基板
１に達するように形成されている。この溝３は、第１９
図に破線で示したように１つの頂点全共有する４つの三
角形状の側部から構成され、その表面にゲート酸化＊４
を介してゲート電極５が形成されている。溝上部の平坦
面にはｐ形層６が形成されている。なお、第１８図では
省略したが、基板表面には絶縁膜全弁してｐ形層６と接
続するＡｔ等からなる電極配線層が形成される。またゲ
ート電極に接続する電極配線層も形成場れる。丁なわら
、第１９図において、１９Ａは上記絶縁膜に形成された
ｐ形層６との接続コンタクト穴全示し、斜線を付して示
した２０ＡがＡｔ電極配線を示す。またドツトを付して
示し７’ｊ１６Ａは第１８図のゲート電極５に相当する
部分を含みさらにこれに一体に形成された配線層を含ん
だゲート電極を示す。なお１４Ａは第１８図の溝３に相
当する溝を示す。
） に比較して小形で大きい電流駆動能力が得られる
縦形ＭＯＳＦＥＴとして第１８図および第１９図に示す
よりなＶＭＯＳＦＥＴがめる。第１８図は断面図、第１
９図は平面ノくタン図でおるが、第１８図において、ｐ
形シリコン基板１の主表面上にｎ形層２が形成され、断
面７字状の溝３がｎ形層２よジ深く、ｐ形シリコン基板
１に達するように形成されている。この溝３は、第１９
図に破線で示したように１つの頂点全共有する４つの三
角形状の側部から構成され、その表面にゲート酸化＊４
を介してゲート電極５が形成されている。溝上部の平坦
面にはｐ形層６が形成されている。なお、第１８図では
省略したが、基板表面には絶縁膜全弁してｐ形層６と接
続するＡｔ等からなる電極配線層が形成される。またゲ
ート電極に接続する電極配線層も形成場れる。丁なわら
、第１９図において、１９Ａは上記絶縁膜に形成された
ｐ形層６との接続コンタクト穴全示し、斜線を付して示
した２０ＡがＡｔ電極配線を示す。またドツトを付して
示し７’ｊ１６Ａは第１８図のゲート電極５に相当する
部分を含みさらにこれに一体に形成された配線層を含ん
だゲート電極を示す。なお１４Ａは第１８図の溝３に相
当する溝を示す。
また、１点鎖線で囲んだ範囲１８；、は素子部領域を示
す。
す。
上記構成において、ｐ形層６とｐ形シリコン基板１とが
ソース・ドレイン領域を構成するが、上述したような構
造上の特徴から、Ｖ字状溝底部にコンタクト部を形成す
ることは困難である。このため、このような従来のＶＭ
ＯＳＦＥＴは、溝底部ノソース・ドレイン領域へのコン
タクトが不必要な場合、つｔ９、当核ソース・ドレイン
領域を共通端子として使用するような場合にしか使用で
きなかった。
ソース・ドレイン領域を構成するが、上述したような構
造上の特徴から、Ｖ字状溝底部にコンタクト部を形成す
ることは困難である。このため、このような従来のＶＭ
ＯＳＦＥＴは、溝底部ノソース・ドレイン領域へのコン
タクトが不必要な場合、つｔ９、当核ソース・ドレイン
領域を共通端子として使用するような場合にしか使用で
きなかった。
本発明はこのような事情に鑑みてなされたもので、その
目的は、ソース・ドレイン領域の一方を共通端子として
使用する場合に限定されるというような用途上の制限が
なく、しかも微小で高い電流駆動能力を有する縦形ＭＯ
Ｓ電界効果トランジスタおよびその製造方法を提供する
ことにある。
目的は、ソース・ドレイン領域の一方を共通端子として
使用する場合に限定されるというような用途上の制限が
なく、しかも微小で高い電流駆動能力を有する縦形ＭＯ
Ｓ電界効果トランジスタおよびその製造方法を提供する
ことにある。
このような目的を達成するために、本発明の縦形ＭＯＳ
電界効果トランジスタは、半導体基板の主表面にほぼ垂
直に溝を形成し、この溝の側面にゲート電極、溝の底部
および上部の半導体基板にソース・ドレイン領域を配置
し、かつ溝を埋込むように溝底部のソース・ドレイン領
域と接触するコンタクト用の導電体層をゲート電極とは
絶縁させて設けたものである。
電界効果トランジスタは、半導体基板の主表面にほぼ垂
直に溝を形成し、この溝の側面にゲート電極、溝の底部
および上部の半導体基板にソース・ドレイン領域を配置
し、かつ溝を埋込むように溝底部のソース・ドレイン領
域と接触するコンタクト用の導電体層をゲート電極とは
絶縁させて設けたものである。
またこのような構造全得るために本発明の製造方法は、
半導体基板主表面に一方のソース・ドレイン領域を構成
する半導体基板と反対導電形の拡散層を形成する工程、
溝を形成して少なくともその側面にゲート絶縁膜を形成
する工程、半導体基板主表面から所定深さにチャネルド
ープ層を形成する工程、溝内表面にゲート電極を構成す
る第１の導電体層を溝が完全には埋込まれないように形
成した後溝底部の第１の導電体層およびゲート絶縁膜全
除去し、第１の導電体層表面に絶縁膜を形成する工程を
含み、さらに次のような工程を含むものでるる。すなわ
ち、溝底部の半導体基板表面に接触しかつ溝を埋込むよ
うに第２の導電体層を形成しこれ會不純物源として熱拡
散により溝底部に半導体基板と反対導電形の他方のソー
ス・ドレイン領域ｖｃｍｉする拡散層管形成するかもし
く扛扛じめに溝底部に不純物を導入することにより拡散
層を形成し友後で第２の導電体層金形威し、その後第１
および第２０導電体層を所定形状に加工するか、また鉱
、予め第１の導電体層を所定形状に加工した上で、第２
の導電体層？形成し溝底部に拡散層を形成した後菖２の
導電体層を所定形状に加工するかもしくは扛じめに溝底
部に拡散層を形成した上で第２の導電体層を形成しこれ
全所定形状に加工する。
半導体基板主表面に一方のソース・ドレイン領域を構成
する半導体基板と反対導電形の拡散層を形成する工程、
溝を形成して少なくともその側面にゲート絶縁膜を形成
する工程、半導体基板主表面から所定深さにチャネルド
ープ層を形成する工程、溝内表面にゲート電極を構成す
る第１の導電体層を溝が完全には埋込まれないように形
成した後溝底部の第１の導電体層およびゲート絶縁膜全
除去し、第１の導電体層表面に絶縁膜を形成する工程を
含み、さらに次のような工程を含むものでるる。すなわ
ち、溝底部の半導体基板表面に接触しかつ溝を埋込むよ
うに第２の導電体層を形成しこれ會不純物源として熱拡
散により溝底部に半導体基板と反対導電形の他方のソー
ス・ドレイン領域ｖｃｍｉする拡散層管形成するかもし
く扛扛じめに溝底部に不純物を導入することにより拡散
層を形成し友後で第２の導電体層金形威し、その後第１
および第２０導電体層を所定形状に加工するか、また鉱
、予め第１の導電体層を所定形状に加工した上で、第２
の導電体層？形成し溝底部に拡散層を形成した後菖２の
導電体層を所定形状に加工するかもしくは扛じめに溝底
部に拡散層を形成した上で第２の導電体層を形成しこれ
全所定形状に加工する。
なお、上で半導体基板の主表面にほぼ垂直に溝を形成す
る、と述べたが、これは、溝の側面が基板主表面に対し
て正確に直交しなくても、７０度程度までの傾き嬬許容
されることを示す。
る、と述べたが、これは、溝の側面が基板主表面に対し
て正確に直交しなくても、７０度程度までの傾き嬬許容
されることを示す。
ま次、第１の導電体層を所定形状に加工した後で＃Ｉ２
の導電体層を形成した場合、通常は熱拡散を先に行なう
ため先に溝底部の拡散層を形成した後で、第２の導電体
層を所定形状に加工するが、この順序は入れ換えてもよ
い。同様に、第２の導電体層を形成する前に溝底部拡散
層の形成と第１の導電体の加工を行なってしまう場合に
、例えばイオン注入で拡散層の形成を行なう際に、チャ
ージアップを防ぐ意味で導電体層が全面を覆っているこ
とが望ましいことから、通常は拡散層を形成した後で第
１の導電体贋金加工するが、必ずしもこれに限定される
ものではない。
の導電体層を形成した場合、通常は熱拡散を先に行なう
ため先に溝底部の拡散層を形成した後で、第２の導電体
層を所定形状に加工するが、この順序は入れ換えてもよ
い。同様に、第２の導電体層を形成する前に溝底部拡散
層の形成と第１の導電体の加工を行なってしまう場合に
、例えばイオン注入で拡散層の形成を行なう際に、チャ
ージアップを防ぐ意味で導電体層が全面を覆っているこ
とが望ましいことから、通常は拡散層を形成した後で第
１の導電体贋金加工するが、必ずしもこれに限定される
ものではない。
第１図は本発明の一笑施例を示す縦形ＭＯＳＦＥＴの断
面図、第２図は平面バタン図である。同図において、１
１１１ｐ形シリコン基板、１２および１３はｎ形の拡散
層からなるソース・ドレイン領域、１４は溝、１５はゲ
ート酸化膜、１６はゲート電極、１７は溝底部のソース
・ドレイン領域１３からの引き出し電極、１８は素子部
領域、１９は配線との接続コンタクト穴、２０はＡｔか
らなる電極配線１示す。
面図、第２図は平面バタン図である。同図において、１
１１１ｐ形シリコン基板、１２および１３はｎ形の拡散
層からなるソース・ドレイン領域、１４は溝、１５はゲ
ート酸化膜、１６はゲート電極、１７は溝底部のソース
・ドレイン領域１３からの引き出し電極、１８は素子部
領域、１９は配線との接続コンタクト穴、２０はＡｔか
らなる電極配線１示す。
８１４はｐ形シリコン基板１１の主表面に＃立ぼ垂直に
形成され、ソース−ドレイン領域１２，１３拡その上部
の基板主表面および底部に形成される。
形成され、ソース−ドレイン領域１２，１３拡その上部
の基板主表面および底部に形成される。
ゲート電極１６絋ゲート酸化膜１５會介して溝側面金覆
うように形成され、引き出し電極１３は絶縁膜２１によ
りゲート電極と絶縁されて溝を埋め込むように形成され
る。まｆＣ２２１１素子間分離用の絶縁膜、２３拡層間
絶縁膜でるる。なお、図上省略したが、両ソース・ドレ
イン領域間には後述するようにチャネルドープ領域か形
成される。
うように形成され、引き出し電極１３は絶縁膜２１によ
りゲート電極と絶縁されて溝を埋め込むように形成され
る。まｆＣ２２１１素子間分離用の絶縁膜、２３拡層間
絶縁膜でるる。なお、図上省略したが、両ソース・ドレ
イン領域間には後述するようにチャネルドープ領域か形
成される。
ここで、符号１４，１６．１Ｂ、１９，２０１−付した
部分は、それぞれ第１９図に示した従来のＶＭＯＳＰＥ
Ｔでは同図上Ａを付した同一符号で示した部分に対応し
ている。
部分は、それぞれ第１９図に示した従来のＶＭＯＳＰＥ
Ｔでは同図上Ａを付した同一符号で示した部分に対応し
ている。
同様に、第２０図社従来の平面形ＭＯＳＦＥＴの平面バ
タン図でるるが、上記各部分に対応する部分ｔ″Ｂを付
した同一符号で示してるる。もちろん、この場合溝１４
に相当する部分がないことは言うまでもない。
タン図でるるが、上記各部分に対応する部分ｔ″Ｂを付
した同一符号で示してるる。もちろん、この場合溝１４
に相当する部分がないことは言うまでもない。
そこで、次に仁れら従来のＭＯＳ ＦＥＴと本発明の縦
形ＭＯＳＦＥＴ とを比較してみると、例えば最小バタ
ン寸法をｌ１１ｍ５合せ余裕ヲ０．５μｍとした場合に
、各平面図上で１点鎖線でａすれた範囲の面積に相当す
る素子部の最小占有面積は、本発明のＦＥＴでは２Ｘ５
μｍ２でめるのに対し、平面形ＭＯＳＦＥＴてｕ ２
’ ６１Ａｍ ｓ ＶＭＯＳＦＥＴで蝶 ２Ｘ４．５μ
ｍ２となり、この場合ＶＭＯＳＦＥＴの方が本発明のも
のより最小占有面積扛小さい。ところ′が、次に実効チ
ャネル幅は、本発明のＦＥＴてはｊＩｚ図上て１辺がｌ
βｍの矩形状に示される壽１４のＭｉｌｌＡｅＣ相当し
ｌ×４に４μｍであるのに対し、平面形ＭＯＢ ＦＥＴ
Ｔ：ｔｌ累子部領域１８Ａ上のゲート電極１６Ａの幅
Ｗに相当しこれは最小バタン寸法と同じ１μｍでるる。
形ＭＯＳＦＥＴ とを比較してみると、例えば最小バタ
ン寸法をｌ１１ｍ５合せ余裕ヲ０．５μｍとした場合に
、各平面図上で１点鎖線でａすれた範囲の面積に相当す
る素子部の最小占有面積は、本発明のＦＥＴでは２Ｘ５
μｍ２でめるのに対し、平面形ＭＯＳＦＥＴてｕ ２
’ ６１Ａｍ ｓ ＶＭＯＳＦＥＴで蝶 ２Ｘ４．５μ
ｍ２となり、この場合ＶＭＯＳＦＥＴの方が本発明のも
のより最小占有面積扛小さい。ところ′が、次に実効チ
ャネル幅は、本発明のＦＥＴてはｊＩｚ図上て１辺がｌ
βｍの矩形状に示される壽１４のＭｉｌｌＡｅＣ相当し
ｌ×４に４μｍであるのに対し、平面形ＭＯＢ ＦＥＴ
Ｔ：ｔｌ累子部領域１８Ａ上のゲート電極１６Ａの幅
Ｗに相当しこれは最小バタン寸法と同じ１μｍでるる。
一方、ＶＭＯＳＦＥＴ ではやは５溝の周囲長が実効チ
ャネル幅となるが、第１８図から明らかなように溝の！
Ｅ部と上部とで周囲長が異なるため、通常例えば図中矢
印で示すように両ソース書ドレイン領域を構成するｐ形
シリコン基板１とｐ形層６との中間部における周囲長が
とられる。今、例えば第１９図に２点鎖線で示すように
平面図上で１辺が１１ｔｍの矩形状の開口を有する溝１
４Ａ の当該開口端と４側面が共有する底部の１点との
中央部位の周囲長音とるものとすれば、その値は０．５
μｍＸ４＝ ２μｍとなる。電流駆動能力、すなわちソ
ース・ドレイン領域間に流せる電流の大きさは、他の特
性が同じＦＥＴ″Ｃは実効チャネル幅Ｖこ比例する。そ
こで、素子部の占有面積ができるだけ小さいことが望ま
しいことを考慮して、上記実効チャネル幅を単位占有面
積当りに規格化して比較すると、本発明のＦＥＴの０．
４０に対し平面形ＭＯＳＦＥＴでは０．１７、ＶＭＯＳ
ＦＥＴでも０．２５の値が得られ、本発明の縦形ＭＯＳ
Ｆ”ＥＴは同一素子占有面積で平面形ＭＯＳＦＥＴの２
〜２．５倍、ＶＭＯ’Ｓ ＦＥＴに比較しても約１．６
倍の電流駆動能力をもつことがわかる。
ャネル幅となるが、第１８図から明らかなように溝の！
Ｅ部と上部とで周囲長が異なるため、通常例えば図中矢
印で示すように両ソース書ドレイン領域を構成するｐ形
シリコン基板１とｐ形層６との中間部における周囲長が
とられる。今、例えば第１９図に２点鎖線で示すように
平面図上で１辺が１１ｔｍの矩形状の開口を有する溝１
４Ａ の当該開口端と４側面が共有する底部の１点との
中央部位の周囲長音とるものとすれば、その値は０．５
μｍＸ４＝ ２μｍとなる。電流駆動能力、すなわちソ
ース・ドレイン領域間に流せる電流の大きさは、他の特
性が同じＦＥＴ″Ｃは実効チャネル幅Ｖこ比例する。そ
こで、素子部の占有面積ができるだけ小さいことが望ま
しいことを考慮して、上記実効チャネル幅を単位占有面
積当りに規格化して比較すると、本発明のＦＥＴの０．
４０に対し平面形ＭＯＳＦＥＴでは０．１７、ＶＭＯＳ
ＦＥＴでも０．２５の値が得られ、本発明の縦形ＭＯＳ
Ｆ”ＥＴは同一素子占有面積で平面形ＭＯＳＦＥＴの２
〜２．５倍、ＶＭＯ’Ｓ ＦＥＴに比較しても約１．６
倍の電流駆動能力をもつことがわかる。
このように本発明の縦形ＭＯＳＦＥＴは従来の構造に比
較して微細な構造で高い電流駆動能力が得られることに
加えて、従来のＶＭＯＳＦＥＴ ではソースるるいはド
レインの一方が必ず共通端子になるという適用上の制限
がめったのに対し本発明の縦形ＭＯＳＦＥＴではこのよ
うな制限がなく、第１図に１３で示す溝底部のソース・
ドレイン領域を出力端子とする回路構成を適用した場合
には、尚該ソース・ドレイン領域１３を構成する拡散層
が溝１４底部の所定領域に限局されており、面積が小さ
いのに接合容量が低減できることにより回路の高速化が
図れる利点を有する。
較して微細な構造で高い電流駆動能力が得られることに
加えて、従来のＶＭＯＳＦＥＴ ではソースるるいはド
レインの一方が必ず共通端子になるという適用上の制限
がめったのに対し本発明の縦形ＭＯＳＦＥＴではこのよ
うな制限がなく、第１図に１３で示す溝底部のソース・
ドレイン領域を出力端子とする回路構成を適用した場合
には、尚該ソース・ドレイン領域１３を構成する拡散層
が溝１４底部の所定領域に限局されており、面積が小さ
いのに接合容量が低減できることにより回路の高速化が
図れる利点を有する。
次に、このような縦形ＭＯＳＰＥＴ の装造方法の一例
を第３図ないし第１１図を用いて説明する。
を第３図ないし第１１図を用いて説明する。
はじめに、ｐ形シリコン基板１１の主表面上に選択的に
厚い累子間分離用シリコン酸化膜３１を形成し、これに
よって分離された活性領域、Ａの光面に、ヒ素のイオン
注入によりソース・ドレイン領域となる０、２μｍ深さ
のｎ形／１３２′を形成する。
厚い累子間分離用シリコン酸化膜３１を形成し、これに
よって分離された活性領域、Ａの光面に、ヒ素のイオン
注入によりソース・ドレイン領域となる０、２μｍ深さ
のｎ形／１３２′を形成する。
その後基板表面に熱酸化法により薄いシリコン酸化膜３
３を形成し、その上に化学的気相成長法（ＣＶＤ法）に
よりｔｏｏｏ ５．のシリコン窒化膜３４と ９０００
Ｘ のリン硅酸ガラス膜（ＰＳＧ膜→３５を堆積する
（第３図）。
３を形成し、その上に化学的気相成長法（ＣＶＤ法）に
よりｔｏｏｏ ５．のシリコン窒化膜３４と ９０００
Ｘ のリン硅酸ガラス膜（ＰＳＧ膜→３５を堆積する
（第３図）。
次にリソグラフィ工程により所定の領域に溝形成用の、
例えば１μｍ角のレジストバタン全形成し、これをマス
クとしてＰＳＧ膜３５、シリコン窒化膜３４およびシリ
コン酸化膜３３を反応性イオンエツチング法（ＲＩＥ法
）によりエツチングして除去する。レジスミ除去した後
、ＰＳＧ膜３５をマスクにＲＩＥ法によりシリコン基板
１１をエツチングし１．５μｍ深さの溝３６全形成する
（第４図）。
例えば１μｍ角のレジストバタン全形成し、これをマス
クとしてＰＳＧ膜３５、シリコン窒化膜３４およびシリ
コン酸化膜３３を反応性イオンエツチング法（ＲＩＥ法
）によりエツチングして除去する。レジスミ除去した後
、ＰＳＧ膜３５をマスクにＲＩＥ法によりシリコン基板
１１をエツチングし１．５μｍ深さの溝３６全形成する
（第４図）。
フッ酸系溶液により ＰＳＧ膜３膜上５會エツチング除
去した後、エツチングによる汚染・損傷層の除去のため
フン酸と硝酸との混合液により溝内のシリコン基板表面
’（（１００ＯＡエツチングする。
去した後、エツチングによる汚染・損傷層の除去のため
フン酸と硝酸との混合液により溝内のシリコン基板表面
’（（１００ＯＡエツチングする。
その後熱リン酸溶液によりシリコン窒化膜３４會エツチ
ングして除去し、さらにフッ酸系溶液によりシリコン酸
化膜３３をエツチングして除去する。
ングして除去し、さらにフッ酸系溶液によりシリコン酸
化膜３３をエツチングして除去する。
次に熱酸化により ３００ Ｘのゲート酸化膜３７を形
成し、ポロンのイオン注入により表面から所定の深さの
領域にチャネルドープ層３８を形成する。
成し、ポロンのイオン注入により表面から所定の深さの
領域にチャネルドープ層３８を形成する。
チャネルドープ層３８は、厚いシリコン酸化膜３１の部
分ではイオンの進入が抑えられるためにその部分では浅
く形成される。図中２本の破線でＦＩ！ｉまれた帯状の
領域がチャネルドープ層でろり、ボロン濃度はこの帯の
中央部で最も高く、ガラス分布に従って上下方向に次第
に低くなる。次いで、フォスフイン添加のモノシランガ
スを用いた減圧ＣＶＤ法によジ全面にリン濃度が°ｌＸ
１０”ｍ ”以上のポリシリコン膜３９を形成するが、
原料ガスの混合比を制御することによタシリコン基板１
１ｏ主表ｍで７ｏｏｏＸ、ａｓ ａ内ｍ−ｃ ａｏｏｏ
Ｘ。
分ではイオンの進入が抑えられるためにその部分では浅
く形成される。図中２本の破線でＦＩ！ｉまれた帯状の
領域がチャネルドープ層でろり、ボロン濃度はこの帯の
中央部で最も高く、ガラス分布に従って上下方向に次第
に低くなる。次いで、フォスフイン添加のモノシランガ
スを用いた減圧ＣＶＤ法によジ全面にリン濃度が°ｌＸ
１０”ｍ ”以上のポリシリコン膜３９を形成するが、
原料ガスの混合比を制御することによタシリコン基板１
１ｏ主表ｍで７ｏｏｏＸ、ａｓ ａ内ｍ−ｃ ａｏｏｏ
Ｘ。
厚さとなるようにする（第５図）。このポリシリコン膜
３９がゲート電極となるものである。
３９がゲート電極となるものである。
その後、ＲＩＥ法のエツチング異方性を利用して溝３６
底部のポリシリコン膜４９金除去し、さらにフッ酸系溶
液で溝底部のゲート酸化Ｍａｙ？除去する（第６図）。
底部のポリシリコン膜４９金除去し、さらにフッ酸系溶
液で溝底部のゲート酸化Ｍａｙ？除去する（第６図）。
次に６００〜６５０℃のウェット酸化によｐ全面に酸化
ｊＩヲ形成するが、シリコン基板１１に対しリン含有の
ポリシリコン１１３９では成長速度が速く、ポリシリコ
ン膜３９０表面に１５００Ｘ のシリコン酸化膜４０、
また溝底部のシリコン基板１１表面には１００Ｘ程度の
シリコン酸化膜４１が形成できる（第７図）。
ｊＩヲ形成するが、シリコン基板１１に対しリン含有の
ポリシリコン１１３９では成長速度が速く、ポリシリコ
ン膜３９０表面に１５００Ｘ のシリコン酸化膜４０、
また溝底部のシリコン基板１１表面には１００Ｘ程度の
シリコン酸化膜４１が形成できる（第７図）。
続いて７ツ酸系溶液によるエツチングによりシリコン酸
化膜４１のみ全除去し、リンを高濃度に添加した第２の
ポリシリコン膜４２＝ｋＣＶＤ法により溝内を埋め込む
ように形成した後、熱処理にヨリポリシリコン膜４２中
のリン全シリコン基板１１に拡散させてｎ形層４３全形
成する（第８図）。
化膜４１のみ全除去し、リンを高濃度に添加した第２の
ポリシリコン膜４２＝ｋＣＶＤ法により溝内を埋め込む
ように形成した後、熱処理にヨリポリシリコン膜４２中
のリン全シリコン基板１１に拡散させてｎ形層４３全形
成する（第８図）。
次いでリングラフィ工程により所定のゲート電極加工用
レジストバタン全形成し、このレジストをマスクにＲＩ
Ｅ法によりポリシリコン膜４２、シリコン酸化膜４０、
ポリシリコン膜３９を順次エツチングする（第９図）。
レジストバタン全形成し、このレジストをマスクにＲＩ
Ｅ法によりポリシリコン膜４２、シリコン酸化膜４０、
ポリシリコン膜３９を順次エツチングする（第９図）。
レジストの除去後、新たにリングラフィ工程により所定
のポリシリコン膜４２の加工用レジストバタンを形成し
これをマスクにポリシリコン膜４２をエツチングする。
のポリシリコン膜４２の加工用レジストバタンを形成し
これをマスクにポリシリコン膜４２をエツチングする。
レジスト除去後、露出したポリシリコン膜３９の側面と
ポリシリコン膜４２の表面に熱酸化によりそれぞれ１０
００Ｘのクリコン酸化＄４４とシリコン酸化膜４５を形
成する（第１０図）。
ポリシリコン膜４２の表面に熱酸化によりそれぞれ１０
００Ｘのクリコン酸化＄４４とシリコン酸化膜４５を形
成する（第１０図）。
層間絶縁膜としてＰＳＧ膜４６を形成し、リフローさせ
た後コンタクト穴４７を形成Ａｔの電極４８を形成する
（第１１図）。
た後コンタクト穴４７を形成Ａｔの電極４８を形成する
（第１１図）。
なお、溝底部のエツジ部における両ポリシリコン膜３９
．４２間の絶縁耐圧を改善するため、次のような方法會
とってもよい。すなわち、第６図の工程において溝底の
ポリシリコン膜３９およびシリコン酸化膜３７をエツチ
ングにより除去した後、さらにｐ形シリコン基板１１０
表面’ｅ１０００Ｘ程度除去しておき、シリコン酸化膜
４０ 、４１を形成した後１０００Ｘ程度の薄いシリコ
ン窒化膜４９を形成する。次にこれを異方性を有するＲ
ＩＥ 法でエツチングすることにより１溝底部および上
部の平坦部のシリコン窒化膜は除去され、溝側面部にの
みシリコン酸化膜４０に積層した形でシリコン窒化膜４
９が残る（第１２図）。その後は第８図の工程と同様に
シリコン酸化膜４１を除去し、第２のポリシリコン膜４
２を形成しさらにｎ形層４３を形成するが、溝底部での
両ポリシリコン膜３９．４２間はシリコン酸化膜４０お
よびシリコン窒化膜４９の２層膜で絶縁され耐圧の向上
がはかれる。
．４２間の絶縁耐圧を改善するため、次のような方法會
とってもよい。すなわち、第６図の工程において溝底の
ポリシリコン膜３９およびシリコン酸化膜３７をエツチ
ングにより除去した後、さらにｐ形シリコン基板１１０
表面’ｅ１０００Ｘ程度除去しておき、シリコン酸化膜
４０ 、４１を形成した後１０００Ｘ程度の薄いシリコ
ン窒化膜４９を形成する。次にこれを異方性を有するＲ
ＩＥ 法でエツチングすることにより１溝底部および上
部の平坦部のシリコン窒化膜は除去され、溝側面部にの
みシリコン酸化膜４０に積層した形でシリコン窒化膜４
９が残る（第１２図）。その後は第８図の工程と同様に
シリコン酸化膜４１を除去し、第２のポリシリコン膜４
２を形成しさらにｎ形層４３を形成するが、溝底部での
両ポリシリコン膜３９．４２間はシリコン酸化膜４０お
よびシリコン窒化膜４９の２層膜で絶縁され耐圧の向上
がはかれる。
さらに、上述した第７図以降のプロセス全以下のように
構成してもよい。すなわち、リングラフィ工程により所
定のゲート電極加工用レジストバタン全形成し、このレ
ジストをマスクにシリコン酸化膜４０とポリシリコン膜
３９と’ｋ ＲＩＥ法によりエツチングした後、レジス
ト全除去する。そして露出したポリシリコン膜３９の側
面に６００〜６５０℃のウェット酸化法により約１００
ＯＡのシリコン酸化膜４４ａ ｋ形成する。このとき、
ポリシリコン膜３９の上のシリコン酸化膜４０と溝底部
のシリコン酸化膜４１の膜厚は少し増加する（第１３図
）。
構成してもよい。すなわち、リングラフィ工程により所
定のゲート電極加工用レジストバタン全形成し、このレ
ジストをマスクにシリコン酸化膜４０とポリシリコン膜
３９と’ｋ ＲＩＥ法によりエツチングした後、レジス
ト全除去する。そして露出したポリシリコン膜３９の側
面に６００〜６５０℃のウェット酸化法により約１００
ＯＡのシリコン酸化膜４４ａ ｋ形成する。このとき、
ポリシリコン膜３９の上のシリコン酸化膜４０と溝底部
のシリコン酸化膜４１の膜厚は少し増加する（第１３図
）。
その後溝底部のシリコン酸化膜４１をフッ酸系溶液によ
りエツチングして除去し、前述した第１の実施例と同様
の手法でポリシリコン膜４２ａおよびｎ形層４３ａ ’
ｅ影形成、さらにリングラフィ工程とＲＩＥ法によりポ
リシリコン膜４２ａ ｆ所定のバタンに加工する（第１
４図）。以下の工程は第１の実施例と同様である。
りエツチングして除去し、前述した第１の実施例と同様
の手法でポリシリコン膜４２ａおよびｎ形層４３ａ ’
ｅ影形成、さらにリングラフィ工程とＲＩＥ法によりポ
リシリコン膜４２ａ ｆ所定のバタンに加工する（第１
４図）。以下の工程は第１の実施例と同様である。
第１の実施例では第２のポリシリコン膜４２へのコンタ
クト部は、必ずポリシリコン膜３９上に限定されるが、
本実施例では第２のポリシリコンｊ［４２ａの形成加工
金弟１のポリシリコン膜３９の形成・加工と完全に切り
離したことによりこのような制限がなくなり、例えば同
様のＦＥＴ ’ｅ複数接続して形成する場合に、第２の
ポリシリコン膜からなる引き出し電極を他の素子の第１
のポリシリコン膜からなるゲート電極と共通に引き出す
ような加工が自由に行なえ、素子形成密度を上げること
ができる。
クト部は、必ずポリシリコン膜３９上に限定されるが、
本実施例では第２のポリシリコンｊ［４２ａの形成加工
金弟１のポリシリコン膜３９の形成・加工と完全に切り
離したことによりこのような制限がなくなり、例えば同
様のＦＥＴ ’ｅ複数接続して形成する場合に、第２の
ポリシリコン膜からなる引き出し電極を他の素子の第１
のポリシリコン膜からなるゲート電極と共通に引き出す
ような加工が自由に行なえ、素子形成密度を上げること
ができる。
上述した第１および第２の実施例では、溝底部（Ｄ ｎ
形層４３ 、４３ａ は第２のポリシリコン膜４２．
４２ａＱ不純愉源とする熱拡散により形成したが、これ
は、第２のポリシリコン膜の形成前、すなわち第６図ま
たは第７図の状態でイオン注入もしくは気相拡散法など
で不純物を導入することにより形成してもよい。例えば
、第７図の形状を形成した後、ヒ素全加速電圧８０ｋｅ
Ｖ、 ドーズ量５ Ｘ １０１５６ｎ”の条件でイオ
ン注入し溝底部にｎ形層４３ｂ ’に形成する（第１５
図）。この後の工程は上述した各実施例と基本的に同じ
である。しかし、第２のポリシリコン膜４２ 、４２ａ
１＞うのリン拡散の工程は不要となる。
形層４３ 、４３ａ は第２のポリシリコン膜４２．
４２ａＱ不純愉源とする熱拡散により形成したが、これ
は、第２のポリシリコン膜の形成前、すなわち第６図ま
たは第７図の状態でイオン注入もしくは気相拡散法など
で不純物を導入することにより形成してもよい。例えば
、第７図の形状を形成した後、ヒ素全加速電圧８０ｋｅ
Ｖ、 ドーズ量５ Ｘ １０１５６ｎ”の条件でイオ
ン注入し溝底部にｎ形層４３ｂ ’に形成する（第１５
図）。この後の工程は上述した各実施例と基本的に同じ
である。しかし、第２のポリシリコン膜４２ 、４２ａ
１＞うのリン拡散の工程は不要となる。
もちろん、これら第２および第３の各実施例においても
、第１２図に示した第１および第２のポリシリコン膜相
互間の絶縁耐圧向上の手法を用いてもよいことは言うま
でもない。
、第１２図に示した第１および第２のポリシリコン膜相
互間の絶縁耐圧向上の手法を用いてもよいことは言うま
でもない。
さらＫ、オリエンテーションフラットが（１００）軸方
向のｐ形りリコン基板１１ａ ｆ用い、矩形の溝３６ａ
の辺の方向が＜１００＞軸に平行になるように溝形成用
レジストバタンを形成し、第１の実施例で説明したと同
様の手法により溝３６ａ ’を形成する（第１６図）。
向のｐ形りリコン基板１１ａ ｆ用い、矩形の溝３６ａ
の辺の方向が＜１００＞軸に平行になるように溝形成用
レジストバタンを形成し、第１の実施例で説明したと同
様の手法により溝３６ａ ’を形成する（第１６図）。
このようにすることにより、溝側面に垂直な方向の結晶
軸ｋ＜１００＞軸、すなわち溝側面の面方位を（１００
）とすることができるため、ｐ形シリコン基板とその表
面のシリコン酸化膜との界面準位を低く抑えることがで
き、ＦＥＴのリーク特性（サブスレッショルドテール係
数）を改善することができる。
軸ｋ＜１００＞軸、すなわち溝側面の面方位を（１００
）とすることができるため、ｐ形シリコン基板とその表
面のシリコン酸化膜との界面準位を低く抑えることがで
き、ＦＥＴのリーク特性（サブスレッショルドテール係
数）を改善することができる。
なお、先に、本発明において手導体基板の主表面に形成
する溝の側面は７０度程度までは傾きが許容さｎる旨述
べたが、上述したように溝底部の拡散層をイオン注入で
形成する場合には、上記傾きが大きいと、特に溝が深い
場合には上記拡散層の形成の際に溝底部のみならず溝側
面にまでイオン注入されるおそ扛がめり、これを防ぐた
めには側面會覆うことが必要となることから、その意味
では溝はできるだけ９０度に近く形成することが望まし
い。また上述したように溝側面全く１００〉結晶軸に垂
直にしようとする場合には、各側面についてその条件を
同時に満たすためにはやはり溝はｔｌは正確に９０度に
形成することが必要となる。
する溝の側面は７０度程度までは傾きが許容さｎる旨述
べたが、上述したように溝底部の拡散層をイオン注入で
形成する場合には、上記傾きが大きいと、特に溝が深い
場合には上記拡散層の形成の際に溝底部のみならず溝側
面にまでイオン注入されるおそ扛がめり、これを防ぐた
めには側面會覆うことが必要となることから、その意味
では溝はできるだけ９０度に近く形成することが望まし
い。また上述したように溝側面全く１００〉結晶軸に垂
直にしようとする場合には、各側面についてその条件を
同時に満たすためにはやはり溝はｔｌは正確に９０度に
形成することが必要となる。
本発明による縦形ＭＯＳＦＥＴ において蝶、上述した
ように基板表面からのイオン注入により、溝底部および
上部のソース・ドレイン領域間にチャネルドープ層３８
に１断面図上で一定の厚みを有する帯状に形成すること
ができる。この場合、チャーネル抵抗全決める実効チャ
ネル長はほぼ上記厚みに等しく、実際の両ソース・ドレ
イン領域間の間隔に比較して短くできるとともに、この
高濃度のチャネルドープ層の存在によりパンチスルーが
起き（＜＜ソース・ドレイン間の耐圧が大きい構造が実
現できるが、さらに、このチャネルドープ用のボロンの
イオン注入を、ボロン濃度の最も高い領域、つまジ第５
図において帯状領域の中央Ｍがｎ形Ｍ３２の底部と一致
するように注入条件を制御して行なって、チャネルドー
プＭ３８ａｉ形成する（第１７図）。こうすることによ
！７実効チャネル長りはさらに短くすることができ、溝
の深さを浅くすることが可能となる。与り、深いよ、り
は浅い方が溝底部にイオン注入によりｎ形１−全形成し
たｐ１婢内に各種の膜全形成する工程などが容易でるる
。なお、チャネルドープ層を溝底部のｎ形層４３の近傍
に形成してもよいが、深い部分にイオン注入するには加
速電圧を上げる必要がろり、上部に形成する方が容易で
ある。また、チャネルドープ層を接触させたｎ形層はソ
ース領域として用いることが望ましい。これは、ドレイ
ン側とした場合通常＋５Ｖの電圧が印加されるため、−
１〜−２ｖの基板との間の電位差が７■と大きく、電界
が強くなり、空乏層が伸びにくくなって、耐圧が低下す
ることが考えられるのに対し、ソース社Ｏｖで使用され
るため、この電流が流れ出丁ソース側で制御する方が望
ましいことによる。
ように基板表面からのイオン注入により、溝底部および
上部のソース・ドレイン領域間にチャネルドープ層３８
に１断面図上で一定の厚みを有する帯状に形成すること
ができる。この場合、チャーネル抵抗全決める実効チャ
ネル長はほぼ上記厚みに等しく、実際の両ソース・ドレ
イン領域間の間隔に比較して短くできるとともに、この
高濃度のチャネルドープ層の存在によりパンチスルーが
起き（＜＜ソース・ドレイン間の耐圧が大きい構造が実
現できるが、さらに、このチャネルドープ用のボロンの
イオン注入を、ボロン濃度の最も高い領域、つまジ第５
図において帯状領域の中央Ｍがｎ形Ｍ３２の底部と一致
するように注入条件を制御して行なって、チャネルドー
プＭ３８ａｉ形成する（第１７図）。こうすることによ
！７実効チャネル長りはさらに短くすることができ、溝
の深さを浅くすることが可能となる。与り、深いよ、り
は浅い方が溝底部にイオン注入によりｎ形１−全形成し
たｐ１婢内に各種の膜全形成する工程などが容易でるる
。なお、チャネルドープ層を溝底部のｎ形層４３の近傍
に形成してもよいが、深い部分にイオン注入するには加
速電圧を上げる必要がろり、上部に形成する方が容易で
ある。また、チャネルドープ層を接触させたｎ形層はソ
ース領域として用いることが望ましい。これは、ドレイ
ン側とした場合通常＋５Ｖの電圧が印加されるため、−
１〜−２ｖの基板との間の電位差が７■と大きく、電界
が強くなり、空乏層が伸びにくくなって、耐圧が低下す
ることが考えられるのに対し、ソース社Ｏｖで使用され
るため、この電流が流れ出丁ソース側で制御する方が望
ましいことによる。
以上ｐ形シリコン基板を用いた場合を例に説明したが、
本発明はこれに限定されるものではなく、ｎ形の基板を
用い、それに応じて各部の導電形を逆にしても同様に実
施できることは言うまでもない。
本発明はこれに限定されるものではなく、ｎ形の基板を
用い、それに応じて各部の導電形を逆にしても同様に実
施できることは言うまでもない。
以上説明したように、本発明によれば、牛導体基板の主
表面に形成し危害の底部および上部にソース・ドレイン
領域を、＃Ｉ側面にゲートを極を形成し、しかも溝を埋
め込むように溝底部のソース・ドレイン領域に接続した
引き出し電極を形成したことによｐ１少なくともゲート
電極の真上で溝底部のソース・ドレイン領域とのコンタ
クトが可能でラフ、従来のＶＭＯＳＦＥＴのような適用
上の制限を受けることなく利用でき、かつ実効チャネル
幅が溝の周辺長となるために、同一のノくタンルール會
仮定した場合には従来の平面形ＭＯＳＦＥＴに比較して
はもちろん、ＶＭＯＳＦＥＴ に比較しても小さい素子
占有面積で大きな電流駆動能力を有する縦形ＭＯＳ電界
効果トランジスタが実現できる利点を有する。
表面に形成し危害の底部および上部にソース・ドレイン
領域を、＃Ｉ側面にゲートを極を形成し、しかも溝を埋
め込むように溝底部のソース・ドレイン領域に接続した
引き出し電極を形成したことによｐ１少なくともゲート
電極の真上で溝底部のソース・ドレイン領域とのコンタ
クトが可能でラフ、従来のＶＭＯＳＦＥＴのような適用
上の制限を受けることなく利用でき、かつ実効チャネル
幅が溝の周辺長となるために、同一のノくタンルール會
仮定した場合には従来の平面形ＭＯＳＦＥＴに比較して
はもちろん、ＶＭＯＳＦＥＴ に比較しても小さい素子
占有面積で大きな電流駆動能力を有する縦形ＭＯＳ電界
効果トランジスタが実現できる利点を有する。
第１図は本発明の一実施例を示す縦形ＭＯＳＦＥＴの断
面図、第２図は平面バタン図、第３図ないし第１７図は
製造方法を説明するための図、第１８図は従来のＶＭＯ
３ＦＥＴ ｋ示す断面図、第１９図は平面バタン図、第
２０図は従来の平面形ＭＯＳＦＥＴ ？示す平面バタン
図である。 １１．１１ａ ＠＊＊＊ｐ形シリコン基板、１２゜１
３拳・・・ソース・ドレイン領域、１４，３６．３６ａ
０００．溝、１５．３７−−−−ゲート酸化膜、１６
・・・・ゲート電極、１７・・・・引き出し電極（第２
の導電体層）、１８・串・・素子部領域、１９．４７・
・・・接続コンタクト大、２ｊ ｅ ｓ ＊ ｅ絶縁膜
、３２，４３，４３ａ。 ４３ｂ ・・・・ソース・ドレイン領域全構成するｎ
形層、３８ 、３８ａ ・−・・チャネルドープ層、
３９・・・・ポリシリコン膜（第１の導電体層）、４０
・・・・シリコン酸化膜（絶縁ＩＩ）、４２゜４２ａ・
・・拳ポリシリコン膜（第２の導電体層）。
面図、第２図は平面バタン図、第３図ないし第１７図は
製造方法を説明するための図、第１８図は従来のＶＭＯ
３ＦＥＴ ｋ示す断面図、第１９図は平面バタン図、第
２０図は従来の平面形ＭＯＳＦＥＴ ？示す平面バタン
図である。 １１．１１ａ ＠＊＊＊ｐ形シリコン基板、１２゜１
３拳・・・ソース・ドレイン領域、１４，３６．３６ａ
０００．溝、１５．３７−−−−ゲート酸化膜、１６
・・・・ゲート電極、１７・・・・引き出し電極（第２
の導電体層）、１８・串・・素子部領域、１９．４７・
・・・接続コンタクト大、２ｊ ｅ ｓ ＊ ｅ絶縁膜
、３２，４３，４３ａ。 ４３ｂ ・・・・ソース・ドレイン領域全構成するｎ
形層、３８ 、３８ａ ・−・・チャネルドープ層、
３９・・・・ポリシリコン膜（第１の導電体層）、４０
・・・・シリコン酸化膜（絶縁ＩＩ）、４２゜４２ａ・
・・拳ポリシリコン膜（第２の導電体層）。
Claims (9)
- （１）半導体基板の主表面にほぼ垂直に形成された溝と
、この溝の側面を含む所定領域にゲート絶縁膜を介して
形成されたゲート電極を構成する第１の導電体層と、溝
の底部および上部の半導体基板表面に形成されたソース
・ドレイン領域を構成する拡散層と、両拡散層間の半導
体基板に形成されたチャネルドープ領域と、溝底部の拡
散層と接触しかつ第１の導電体層と絶縁されて溝を埋込
むように形成された第２の導電体層とを備えたことを特
徴とする縦形ＭＯＳ電界効果トランジスタ。 - （２）半導体基板の溝の側面に垂直な方向の結晶軸が＜
１００＞軸であることを特徴とする特許請求の範囲第１
項記載の縦形ＭＯＳ電界効果トランジスタ。 - （３）チャネルドープ領域がソース領域となる拡散層の
近傍にのみ形成されていることを特徴とする特許請求の
範囲第１項記載の縦形ＭＯＳ電界効果トランジスタ。 - （４）第１の導電形の半導体基板の主表面の第１の所定
領域に第１の導電形と反対極性を有する第２の導電形の
拡散層を形成する工程と、第１の所定領域内の第２の所
定領域に半導体基板の主表面にほぼ垂直な側面を有する
溝を形成する工程と、少なくとも溝の側面にゲート絶縁
膜を形成する工程と、半導体基板の主表面から所定の深
さの領域に溝の側面に接するチャネルドープ層を形成す
る工程と、溝内表面にゲート電極を形成するための第１
の導電体層を溝が完全には埋込まれないように形成する
工程と、溝底部の所定領域の第１の導電体層およびゲー
ト絶縁膜を除去する工程と、第１の導電体層の表面に絶
縁膜を形成する工程と、溝底部の半導体基板に接触しか
つ溝を埋込むように第２の導電体層を形成する工程と、
第２の導電体層を不純物源として熱処理を行なうことに
より溝底部に第２の導電形の拡散層を形成する工程と、
第１の導電体層と第２の導電体層とを一括して第１の所
定形状に加工する工程と、第２の導電体層を第２の所定
形状に加工する工程とを含むことを特徴とする縦形ＭＯ
Ｓ電界効果トランジスタの製造方法。 - （５）第１の導電形の半導体基板の主表面の第１の所定
領域に第１の導電形と反対極性を有する第２の導電形の
拡散層を形成する工程と、第１の所定領域内の第２の所
定領域に半導体基板の主表面にほぼ垂直な側面を有する
溝を形成する工程と、少なくとも溝の側面にゲート絶縁
膜を形成する工程と、半導体基板の主表面から所定の深
さの領域に溝の側面に接するチャネルドープ層を形成す
る工程と、溝内表面にゲート電極を形成するための第１
の導電体層を溝が完全には埋込まれないように形成する
工程と、溝底部の所定領域の第１の導電体層およびゲー
ト絶縁膜を除去する工程と、第１の導電体層の表面に絶
縁膜を形成する工程と、溝底部に不純物を導入すること
により第２の導電形の拡散層を形成する工程と、溝底部
の第２の拡散層に接触しかつ溝を埋込むように第２の導
電体層を形成する工程と、第１の導電体層と第２の導電
体層とを一括して第１の所定形状に加工する工程と、第
２の導電体層を第２の所定形状に加工する工程とを含む
ことを特徴とする縦形ＭＯＳ電界効果トランジスタの製
造方法。 - （６）溝底部に第２の導電形の拡散層を形成するための
不純物の導入は、イオン注入により行なうことを特徴と
する特許請求の範囲第５項記載の縦形ＭＯＳ電界効果ト
ランジスタの製造方法。 - （７）第１の導電形の半導体基板の主表面の第１の所定
領域に第１の導電形と反対極性を有する第２の導電形の
拡散層を形成する工程と、第１の所定領域内の第２の所
定領域に半導体基板の主表面にほぼ垂直な側面を有する
溝を形成する工程と、少なくとも溝の側面にゲート絶縁
膜を形成する工程と、半導体基板の主表面から所定の深
さの領域に溝の側面に接するチャネルドープ層を形成す
る工程と、溝内表面にゲート電極を形成するための第１
の導電体層を溝が完全には埋込まれないように形成する
工程と、溝底部の所定領域の第１の導電体層およびゲー
ト絶縁膜を除去する工程と、第１の導電体層の表面に絶
縁膜を形成する工程と、第１の導電体層を第１の所定形
状に加工する工程と、溝底部の半導体基板に接触しかつ
溝を埋込むように第２の導電体層を形成する工程と、第
２の導電体層を不純物源として熱処理を行なうことによ
り溝底部に第２の導電形の拡散層を形成する工程と、第
２の導電体層を第２の所定形状に加工する工程とを含む
ことを特徴とする縦形ＭＯＳ電界効果トランジスタの製
造方法。 - （８）第１の導電形の半導体基板の主表面の第１の所定
領域に第１の導電形と反対極性を有する第２の導電形の
拡散層を形成する工程と、第１の所定領域内の第２の所
定領域に半導体基板の主表面にほぼ垂直な側面を有する
溝を形成する工程と、少なくとも溝の側面にゲート絶縁
膜を形成する工程と、半導体基板の主表面から所定の深
さの領域に溝の側面に接するチャネルドープ層を形成す
る工程と、溝内表面にゲート電極を形成するための第１
の導電体層を溝が完全には埋込まれないように形成する
工程と、溝底部の所定領域の第１の導電体層およびゲー
ト絶縁膜を除去する工程と、第１の導電体層の表面に絶
縁膜を形成する工程と、溝底部に不純物を導入すること
により第２の導電形の拡散層を形成する工程と、第１の
導電体層を第１の所定形状に加工する工程と、溝底部の
半導体基板に接触しかつ溝を埋込むように第２の導電体
層を形成する工程と、第２の導電体層を第２の所定形状
に加工する工程とを含むことを特徴とする縦形ＭＯＳ電
界効果トランジスタの製造方法。 - （９）溝底部に第２の導電形の拡散層を形成するための
不純物の導入はイオン注入により行なうことを特徴とす
る特許請求の範囲第８項記載の縦形ＭＯＳ電界効果トラ
ンジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14603784A JPS6126261A (ja) | 1984-07-16 | 1984-07-16 | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| KR1019850005079A KR890004469B1 (ko) | 1984-07-16 | 1985-07-16 | 종형 mosfet와 그 제조방법 |
| DE19853525396 DE3525396A1 (de) | 1984-07-16 | 1985-07-16 | Vertical mosfet und verfahren zu seiner herstellung |
| US06/756,135 US4683643A (en) | 1984-07-16 | 1985-07-16 | Method of manufacturing a vertical MOSFET with single surface electrodes |
| US07/048,702 US4786953A (en) | 1984-07-16 | 1987-05-12 | Vertical MOSFET and method of manufacturing the same |
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|---|---|---|---|
| JP14603784A JPS6126261A (ja) | 1984-07-16 | 1984-07-16 | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
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|---|---|
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| JPH0527976B2 JPH0527976B2 (ja) | 1993-04-22 |
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ID=15398677
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