JPS59207662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59207662A JPS59207662A JP8087483A JP8087483A JPS59207662A JP S59207662 A JPS59207662 A JP S59207662A JP 8087483 A JP8087483 A JP 8087483A JP 8087483 A JP8087483 A JP 8087483A JP S59207662 A JPS59207662 A JP S59207662A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、絶縁ゲート型電界効果トランジスタ〔月下、
Ｍより Ｆ Ｗ Ｔ （Ｍｅｔａｌ 工ｎｓｕｌａｔｏ
ｒｓｅｍｔｃｏｎａｕｃｔｎｒ ＦｉｅｌｄＢｆｆｅｃ
ｔ Ｔｒａｎａｌｅｔｏｒ）という〕などを備え九半導
体装置の製造方法の改良に関するものである。 ＭＩＳＦＴ！Ｔなどからなる半導体素子を半導体チップ
上に集積することによって構成される半導体装置は、近
来その高集化を目指す一途にある。 この種のＭＩ８’ＦＦ！Ｔにおいては、ソーヌ領竣およ
びドレイン領域（以下、半導体領域という）土部の絶＃
膜に形成したコンタクトホールとゲート電極との間には
、マヌク合ゼ（Ｍａ、ｓｋ Ａｌｌｇｎｍ６−ｎｔ）
のズレを考慮した余裕度がおる。この余裕度が、半導
体装置の高集私度の向上にあた如防げとなるという欠点
があった。 サラに、コンタクトホール形成のための前記余裕度に対
応し、て、半導体領域も拡大しなくてはならなかった。 このために、半導体領域と半導体チップ、半導体領域と
その上部層等に発生する不蚤な寄生容量が増大してしま
った。この寄生容量のために、半導体装置の高速化が防
げられるという欠点があった。 本発明の目的は、前記欠点を除去し、半導体集子の半導
体チップでの集積ｉｔ向まし、がっ、寄生容量を低減し
て高速化を＊ｉした半導体装置の製造方法を祈供するこ
とＫある。 月下、−実診例とともに、本発明を訂細ＫＮ！５７明す
る。本実語例は、Ｌ Ｏ００Ｂ （ＬＯＯａｌ ＯＸｌ
＋１−Ｂｔｔｏｎ Ｏｒ Ｓｉ’１ｉＣ１’）ｎ ）技
術を用いてＭＩＳＦＩｎＴを構成した平台に本発明を適
用したものである。 なお、全図において、同様の機能を有するものは同一記
号を伺け、そのくり返しの説明は省略する。 第１図（Ａ） 、 ０３）は、本発明の−＄飾例ｔｙ明
するための半導体装置の俯１成を示す概要図であり、第
１図（Ａ）は半導体装置の要部断面図、第１図φ）４−
１第１図（Ａ）の上面図でを）る。なお、第１図（Ａ）
は第１図（Ｊ３）のＸ−Ｘにおける断面を示すものであ
る。 第１図（Ａ） 、 （Ｂ’ｌにおいて、１けｐ型の不純
物を有する半導体基板である。４は中央部分にｅけた半
ｉ＃体素子と他の半導体素子間を霜、カ的に分離するた
めの絶縁膜（フィールド絶縁膜）であり、例えば二酸化
シリコン（ＳｉＯｚ）ｋ半導体基鈑１嵌面部分に般けた
ことからなっている。５は前記絶縁膜４下部に設けられ
たｐ 型のチャンネルスト、。 パ領謔であ抄、半導体素子間をより完全に分離するため
のものである。６けゲート電極７Ａと半導体基板１との
間に設けられた絶縁膜（ゲート絶縁膜）である。８Ａは
ゲート電極７Ａの上部に般けられた絶縁膜、１２はゲー
ト電極７Ａの両１１１１部に般けられた絶縁膜である。 これらの絶縁膜６゜８Ａ、１２によって、ゲート電極７
Ａは仙と絶縁している。１１はゲート電極７Ａの両端と
絶縁膜６を介して重るように（機能を有するならば重ら
なくてもよい）半導体基板１表面部に設けられたｎ＋型
の半導体領域（ソーヌ領琥およびドレイン領域）であり
、２＃電性を有している。１３は半導体領域１１と電極
１４とを接続するために設けられたコンタクトホールで
あり、マスク合セ（Ｍａ−ｓｋ Ａｌｉｇｎｍｅｎｔ
） ｌ！しのための余裕度を必禦としないようになっ
ている。１５は比較的土層部に設けられるリンクリケー
ドガラス（ＰｓＧ ）であり、上層部との絶縁膜である
とともに半導体装置の特性に影ｖ’を与えるナトリウム
（Ｎａ）イオンを捕獲するようになっている。１６は絶
縁膜１５に設けられたその土部の配＃１７と電極１４と
を接続するためのフルーホールである。 次に、前記−実誇例の製造方法を説明するつ第２図：〜
第１５図は、本発明の一実施例の製造方法を説明するた
めの各８！！造工程における半導体装置の壁部断面図で
ある。 まず、第２図に示すように、シリコン岸結晶からな９、
かつ、５Ｘ１０１１原子個／−程変のボロン（Ｂ）の不
純物を有するｐＷの半導体基板１を用意する。 この後、第３図に示すように、１０００℃程度の熱酸化
処理を誇し、半導体基板１上に二酸化シリコン（ｓｌｏ
ｌ）からなる絶縁＃２を形成する。この絶縁膜２の膜摩
は、４００Ａ稈度あればよい。 第３図に示す工程の後に、絶縁９１２０表面の全面にシ
リコンナイトライド（８１３ｍ４）膜をデボジシｌンし
、第４図に示すようにホトレジスト３′ヲ形成し、ホト
レジヌト技術會用いて、半導体素子が形成されるべき領
ＭＫ選折的に、このナイトライド膜が残るようにする。 これによって、第４図に示すように、耐酸化マスク３と
して形成する。 第４図に示す工程の後に、前記マスク３およびマスク３
を形成するときに用いたホトレジスト３′を用いて、チ
ャンネルヌトッパ領謔形成のタメノｐ十型の不純物を、
イオン注入法によって打込む。 このイオン注入法は、例えば３Ｘ１０’ＪＪ子個／ｄの
ボロンイオンを、６０［ＫｅＶ］のエネルギで打込めば
よい。さらに、ホトレジヌト膜３’？除去した徒、耐酸
化用マスク３を用い、１０００℃程度の熱処理によって
半導体基板を酸化することによって、半導体素子間ヲ分
離するための二酸化シリコンの絶縁膜（フィールド絶縁
膜）４を形成する。 これとほぼ同時に、前記打込首れた不純物を引き伸し拡
散して、半導体素子間をより完全に’ｙ３離するための
ｐ生型のチャンネルスト、パ１９１５’＆形成する。こ
の徒、マスク３を除去すると、第５図に示すようになる
。前記絶縁膜４の膜厚は、例えば、０．６μｍ程変６れ
ばよい。 、第５図に示す工程の彼に、第６図に示すように、半導
体素子形成部の薄い絶縁膜２を除去するように、半濤体
基枦１表面全面的にエツチングを誇す。 第６図に示す工程の後に、第７図に示すように、半導体
素子形成部に５０ｎλ程度の二酸化シリコンからなるゲ
ート絶縁膜用の絶縁膜６が形成されるように、１０００
℃程度の熱酸化処理を施す。 第７図に示す工程の後に、ゲート電極となるポリシリコ
ン７を全面にデポジションし、ｉｓ性’を荀るためにリ
ン（Ｐ）イオンの不純物全拡散（リン処１！！りＬ、て
ｎ型にする。前記ポリシリコン７のａｍは、３５００Ａ
程度テよイ。コノ後、１００Ｏ℃程度の熱酸化処理を施
し、ポリシリコン７上に１０００Ａ程度の膜厚を有する
二酸化シリコンからなる絶縁膜８を形成する。さらに、
この上部に耐酸化および耐エツチングのだめの保護膜９
′ｆ：形成すると、第８図に示すようになる。この保護
膜９の月相としては、例えはシリコンナイトライド（８
１３Ｎ４）のような熱処理に適するものが使用される。 シリコンナイトライドの場合、その膜〜は、例えば、１
（１００Ａ程度にされる。 第８図に示す工程の後に、全面にホトレジストを形成し
、ゲート電極形成部対外のホトレジストを除去して、耐
エツチングおよび耐イオン打込みのためのマスク１０を
形成する。この後、第９図に示すように、マスク１０を
用いて保護膜９．絶縁膜８およびポリシリコン７にエラ
チングラ施し、保護膜９Ａ、絶縁膜８Ａおよびゲート電
極７Ａを形成する。このためのエツチングは、例えば、
）、素糸の異方性のあるドライ（ａｒｙ）エツチングで
よい。 第９図に示す工程の後に、保護膜９Ａおよび絶縁Ｍ４’
にマスクとして半導体基板１表面近傍に半導体額縁（ソ
ーヌ額縁およびドレイ／額塚）形成のためのｎ生型の不
純物’ｔＭ！！縁膜６′ｔ−介して打込む。この打込み
は、ｌＸｌ０”ｉ子細／−のヒ素（Ａθ）イオン’１ｉ
＝８０［ＫｅＶ］のエネルギで、イオン注入法を用いれ
ばよい。この後、第１０図に示すように、ゲート電極７
Ａの両側部に絶縁膜１２が０．２μｍ程度の膜りとなる
ように、全面に１０００℃程度の熱酸化処理を施す。こ
のときヒ素が拡散されて、ｎ 型の半導体領謔１１が同
時に形成される。この半導体領域１１の深さは０．３μ
ｍ稈匿２なる。これによって、絶縁膜１２の膜厚のほぼ
半分が保ＭＩ膜９Ａ下部に、その残ねが保ｌｉ膜９Ａ下
部外に形成される。これは、ゲートＪＷＬ極７Ａの増殖
酸化作用により、体積が大きくなるためである。このと
き、ゲート電極７Ａは保護膜９Ａの幅よりも小さくなり
、ゲート電極７Ａと半導体額縁１１との絶縁膜６を介し
ての重なり合が著しく縮小する。従って、この間で生ず
る寄生容量を著しく低減することができる。すなわち、
ソー７およびドレイン領謔となる半導体額縁１１とゲー
ト電極７Ａとの間の寄生容量を著しく低減することがで
きる。 このように、ゲート電極材料としては、熱酸化処理によ
って、ゲート電極表面に酸化膜を形成することが可能彦
金属や、そのシリサイド（シリコンとの化合物）が用い
られる。 第１０図に示す工程の後に、第１１図に示すように、保
Ｓ膜９Ａ下部外の絶縁膜１２および保護膜９Ａ下部夕（
の絶縁膜６を除去するように、全面に異方性のドライエ
ツチングを旋すと、半導体基板１に形成された半導体領
謔１１の表面部が露出
Ｍより Ｆ Ｗ Ｔ （Ｍｅｔａｌ 工ｎｓｕｌａｔｏ
ｒｓｅｍｔｃｏｎａｕｃｔｎｒ ＦｉｅｌｄＢｆｆｅｃ
ｔ Ｔｒａｎａｌｅｔｏｒ）という〕などを備え九半導
体装置の製造方法の改良に関するものである。 ＭＩＳＦＴ！Ｔなどからなる半導体素子を半導体チップ
上に集積することによって構成される半導体装置は、近
来その高集化を目指す一途にある。 この種のＭＩ８’ＦＦ！Ｔにおいては、ソーヌ領竣およ
びドレイン領域（以下、半導体領域という）土部の絶＃
膜に形成したコンタクトホールとゲート電極との間には
、マヌク合ゼ（Ｍａ、ｓｋ Ａｌｌｇｎｍ６−ｎｔ）
のズレを考慮した余裕度がおる。この余裕度が、半導
体装置の高集私度の向上にあた如防げとなるという欠点
があった。 サラに、コンタクトホール形成のための前記余裕度に対
応し、て、半導体領域も拡大しなくてはならなかった。 このために、半導体領域と半導体チップ、半導体領域と
その上部層等に発生する不蚤な寄生容量が増大してしま
った。この寄生容量のために、半導体装置の高速化が防
げられるという欠点があった。 本発明の目的は、前記欠点を除去し、半導体集子の半導
体チップでの集積ｉｔ向まし、がっ、寄生容量を低減し
て高速化を＊ｉした半導体装置の製造方法を祈供するこ
とＫある。 月下、−実診例とともに、本発明を訂細ＫＮ！５７明す
る。本実語例は、Ｌ Ｏ００Ｂ （ＬＯＯａｌ ＯＸｌ
＋１−Ｂｔｔｏｎ Ｏｒ Ｓｉ’１ｉＣ１’）ｎ ）技
術を用いてＭＩＳＦＩｎＴを構成した平台に本発明を適
用したものである。 なお、全図において、同様の機能を有するものは同一記
号を伺け、そのくり返しの説明は省略する。 第１図（Ａ） 、 ０３）は、本発明の−＄飾例ｔｙ明
するための半導体装置の俯１成を示す概要図であり、第
１図（Ａ）は半導体装置の要部断面図、第１図φ）４−
１第１図（Ａ）の上面図でを）る。なお、第１図（Ａ）
は第１図（Ｊ３）のＸ−Ｘにおける断面を示すものであ
る。 第１図（Ａ） 、 （Ｂ’ｌにおいて、１けｐ型の不純
物を有する半導体基板である。４は中央部分にｅけた半
ｉ＃体素子と他の半導体素子間を霜、カ的に分離するた
めの絶縁膜（フィールド絶縁膜）であり、例えば二酸化
シリコン（ＳｉＯｚ）ｋ半導体基鈑１嵌面部分に般けた
ことからなっている。５は前記絶縁膜４下部に設けられ
たｐ 型のチャンネルスト、。 パ領謔であ抄、半導体素子間をより完全に分離するため
のものである。６けゲート電極７Ａと半導体基板１との
間に設けられた絶縁膜（ゲート絶縁膜）である。８Ａは
ゲート電極７Ａの上部に般けられた絶縁膜、１２はゲー
ト電極７Ａの両１１１１部に般けられた絶縁膜である。 これらの絶縁膜６゜８Ａ、１２によって、ゲート電極７
Ａは仙と絶縁している。１１はゲート電極７Ａの両端と
絶縁膜６を介して重るように（機能を有するならば重ら
なくてもよい）半導体基板１表面部に設けられたｎ＋型
の半導体領域（ソーヌ領琥およびドレイン領域）であり
、２＃電性を有している。１３は半導体領域１１と電極
１４とを接続するために設けられたコンタクトホールで
あり、マスク合セ（Ｍａ−ｓｋ Ａｌｉｇｎｍｅｎｔ
） ｌ！しのための余裕度を必禦としないようになっ
ている。１５は比較的土層部に設けられるリンクリケー
ドガラス（ＰｓＧ ）であり、上層部との絶縁膜である
とともに半導体装置の特性に影ｖ’を与えるナトリウム
（Ｎａ）イオンを捕獲するようになっている。１６は絶
縁膜１５に設けられたその土部の配＃１７と電極１４と
を接続するためのフルーホールである。 次に、前記−実誇例の製造方法を説明するつ第２図：〜
第１５図は、本発明の一実施例の製造方法を説明するた
めの各８！！造工程における半導体装置の壁部断面図で
ある。 まず、第２図に示すように、シリコン岸結晶からな９、
かつ、５Ｘ１０１１原子個／−程変のボロン（Ｂ）の不
純物を有するｐＷの半導体基板１を用意する。 この後、第３図に示すように、１０００℃程度の熱酸化
処理を誇し、半導体基板１上に二酸化シリコン（ｓｌｏ
ｌ）からなる絶縁＃２を形成する。この絶縁膜２の膜摩
は、４００Ａ稈度あればよい。 第３図に示す工程の後に、絶縁９１２０表面の全面にシ
リコンナイトライド（８１３ｍ４）膜をデボジシｌンし
、第４図に示すようにホトレジスト３′ヲ形成し、ホト
レジヌト技術會用いて、半導体素子が形成されるべき領
ＭＫ選折的に、このナイトライド膜が残るようにする。 これによって、第４図に示すように、耐酸化マスク３と
して形成する。 第４図に示す工程の後に、前記マスク３およびマスク３
を形成するときに用いたホトレジスト３′を用いて、チ
ャンネルヌトッパ領謔形成のタメノｐ十型の不純物を、
イオン注入法によって打込む。 このイオン注入法は、例えば３Ｘ１０’ＪＪ子個／ｄの
ボロンイオンを、６０［ＫｅＶ］のエネルギで打込めば
よい。さらに、ホトレジヌト膜３’？除去した徒、耐酸
化用マスク３を用い、１０００℃程度の熱処理によって
半導体基板を酸化することによって、半導体素子間ヲ分
離するための二酸化シリコンの絶縁膜（フィールド絶縁
膜）４を形成する。 これとほぼ同時に、前記打込首れた不純物を引き伸し拡
散して、半導体素子間をより完全に’ｙ３離するための
ｐ生型のチャンネルスト、パ１９１５’＆形成する。こ
の徒、マスク３を除去すると、第５図に示すようになる
。前記絶縁膜４の膜厚は、例えば、０．６μｍ程変６れ
ばよい。 、第５図に示す工程の彼に、第６図に示すように、半導
体素子形成部の薄い絶縁膜２を除去するように、半濤体
基枦１表面全面的にエツチングを誇す。 第６図に示す工程の後に、第７図に示すように、半導体
素子形成部に５０ｎλ程度の二酸化シリコンからなるゲ
ート絶縁膜用の絶縁膜６が形成されるように、１０００
℃程度の熱酸化処理を施す。 第７図に示す工程の後に、ゲート電極となるポリシリコ
ン７を全面にデポジションし、ｉｓ性’を荀るためにリ
ン（Ｐ）イオンの不純物全拡散（リン処１！！りＬ、て
ｎ型にする。前記ポリシリコン７のａｍは、３５００Ａ
程度テよイ。コノ後、１００Ｏ℃程度の熱酸化処理を施
し、ポリシリコン７上に１０００Ａ程度の膜厚を有する
二酸化シリコンからなる絶縁膜８を形成する。さらに、
この上部に耐酸化および耐エツチングのだめの保護膜９
′ｆ：形成すると、第８図に示すようになる。この保護
膜９の月相としては、例えはシリコンナイトライド（８
１３Ｎ４）のような熱処理に適するものが使用される。 シリコンナイトライドの場合、その膜〜は、例えば、１
（１００Ａ程度にされる。 第８図に示す工程の後に、全面にホトレジストを形成し
、ゲート電極形成部対外のホトレジストを除去して、耐
エツチングおよび耐イオン打込みのためのマスク１０を
形成する。この後、第９図に示すように、マスク１０を
用いて保護膜９．絶縁膜８およびポリシリコン７にエラ
チングラ施し、保護膜９Ａ、絶縁膜８Ａおよびゲート電
極７Ａを形成する。このためのエツチングは、例えば、
）、素糸の異方性のあるドライ（ａｒｙ）エツチングで
よい。 第９図に示す工程の後に、保護膜９Ａおよび絶縁Ｍ４’
にマスクとして半導体基板１表面近傍に半導体額縁（ソ
ーヌ額縁およびドレイ／額塚）形成のためのｎ生型の不
純物’ｔＭ！！縁膜６′ｔ−介して打込む。この打込み
は、ｌＸｌ０”ｉ子細／−のヒ素（Ａθ）イオン’１ｉ
＝８０［ＫｅＶ］のエネルギで、イオン注入法を用いれ
ばよい。この後、第１０図に示すように、ゲート電極７
Ａの両側部に絶縁膜１２が０．２μｍ程度の膜りとなる
ように、全面に１０００℃程度の熱酸化処理を施す。こ
のときヒ素が拡散されて、ｎ 型の半導体領謔１１が同
時に形成される。この半導体領域１１の深さは０．３μ
ｍ稈匿２なる。これによって、絶縁膜１２の膜厚のほぼ
半分が保ＭＩ膜９Ａ下部に、その残ねが保ｌｉ膜９Ａ下
部外に形成される。これは、ゲートＪＷＬ極７Ａの増殖
酸化作用により、体積が大きくなるためである。このと
き、ゲート電極７Ａは保護膜９Ａの幅よりも小さくなり
、ゲート電極７Ａと半導体額縁１１との絶縁膜６を介し
ての重なり合が著しく縮小する。従って、この間で生ず
る寄生容量を著しく低減することができる。すなわち、
ソー７およびドレイン領謔となる半導体額縁１１とゲー
ト電極７Ａとの間の寄生容量を著しく低減することがで
きる。 このように、ゲート電極材料としては、熱酸化処理によ
って、ゲート電極表面に酸化膜を形成することが可能彦
金属や、そのシリサイド（シリコンとの化合物）が用い
られる。 第１０図に示す工程の後に、第１１図に示すように、保
Ｓ膜９Ａ下部外の絶縁膜１２および保護膜９Ａ下部夕（
の絶縁膜６を除去するように、全面に異方性のドライエ
ツチングを旋すと、半導体基板１に形成された半導体領
謔１１の表面部が露出
【、て、コンタクトホール１３が
形成される。従って、コンタクトホール１３は、ｆｆ１
ｔ膜９Ａによって自己整合（５ｅ１ｆ Ａ’ｌｉｇｎｍ
ｅｎｔ ）で形成されたことに表る。 第１１図に示す］二相の後に、保ｎ膜９Ａを除去する（
除去しなくてもよい）。この後、第１２図に示すように
、コンタクトホール１３を介１て半導体！謔１１に接続
するように電極１４１ｉ−形成する。この電極１４は、
全面に３５００＾程度のポリシリコンをデポジションし
、パターンニア０１１ｆ６せばよい。この電極１４の材
料としては、アルミニウム（Ａ７）などの低抵扮材料で
もよい。 第１２図に示す工程の彼に、全面に６０００Ａ程劇のリ
ンクリケードガラスからなる絶縁Ｍ１５ｉ形成し、熱処
理（グラヌフロー）を施す。この後、第１３図に示すよ
うに、電極１４と後の工程にょっ七形成される上部配線
との接続部分の絶縁展１５を除去して、ヌル−ホール１
６を形成する。前記絶縁膜１５け、半導体基板上に複Ｖ
の層を積み重ねることによって成長する起伏部を低減し
、起伏部でのｆ１９などのカバＶ、ｖｆ’を向上させる
ことができる。また、半導体装置の特性に影響を与える
ナトリウム（Ｎａ）イオンを捕獲するようになっている
。 第１３図に示す工程の後に、第１４図に示すように、ヌ
ル−ホール１６を介して電極１４に接続するように配線
１７を形成する。 これら一連の工程によって、本寮施例の半導体装置は完
成する。なお、この後に保獲等の処理を診してもよい。 第１５図および第１６図は、本発明の仙の実施例を曲明
するための半導体装置の要部断面図であり、第１５図は
１１界集中効果によるＭＩＳＦＥＴの特性劣化を低減す
るためのものであり、第１６図は灼チャンネル効果によ
るＭＩＳＦＥＴの特性劣化全低減するためのものである
。 第１５図ニオイテ、１８はゲー）［極７ＡｒｉＪ端下部
の半導体基板１内に設けられ六〇−型の半導体細球であ
り、ゲート電ＩＦＩｊ ７ Ａ下部の半導体基板１表面
部のドレイ／領域側（Ｄ）に生する１Ｎ界集中効果によ
るＭＩＳＦＥＴの特性劣化を低減することができる。い
わゆる、オフセットゲート構造を形成している。１９は
半導体領域】８と接続するように設けられたＤ＋型の半
湧体細球である。 第１５図に示すよりな実施例の半導体装置の製造方法は
、前記一実施例の半導体装置の！！途方法を適用すれば
よい。 前記−実施例の半渦付装簡の１Ｂ途方法においで、第９
図に示す工程の後に、例えばヒ素イオンを８０ＫｅＶで
１×１０１４ｍ′−２イオ／杓込みを行ない、半導体装
ｔＪ１１１よりも低濃度のｎ型半導体領域１８を形成す
る。そして、熱処理によりゲート都椿の側面に酸化膜音
形成したのちに、高＃しのｎへりの不純物を導入し、ｎ
生型の半導体領域１９會形成すればよい。このｎ型不純
物の導入は、例えば、ヒ素不純物を８０ＫｅＶのニオ・
ルキーでｌＸｌ０”ｃｒｎ−２のドーズｉｉ’ｉＪ−，
１つてイオン打込みすることによって形成できる。 第１６図において、２０けケート電極７Ａ両端下部の半
導体基板】内に半導体細球１９と接続するように般けら
れたｐ中型の半導体額縁であり、この部分と半導体装ｋ
１１９とのｐＨ接合による空乏層の伸びを抑制して、ゲ
ート電極７Ａが制御すべき空乏層を拡張するようになっ
ている。これによって 短チャンネル効果によるＭＩＳ
ＦＥＴの ゛しきい値電圧の低下を低減することができ
る。このときは半導体基板１の濃度を低下させることが
でき、寄生容量の低下と、電流容量の増大を寮現するこ
とができる。 第１６図に示すような実施例の半導体装置の製造方才、
は、前も［′、第１５図に示す一実施例の半導体装置の
製造方法を適用すればよい。 前記一実施例の半導体装置の！！ｌ造方法において、第
９図に示す工程の彼に、半導体基板１と同−導ＩＩ型で
、かつその不純物！１度が半導体基４１ｉｉ１より本高
いｎ型不純物を高濃１にイオン打込みし、これを熱酸化
してゲート電極側面に酸化膜を形成した稜に、ｎ＋型の
不純物を導入することによって、ｎ′＋型の半導体細球
１９を形成すればよい。 なお、本発明は、前記実施例に限定されること力く、そ
の要旨を変更しかい範囲において枠々変更し得ることは
勿論である。例えば、前記実施例は、ＬＯＯＯ８技術に
よってＭ工５ＦＥＴ全桐成したが、プレーナ（ＰＬＡＮ
ＡＲ）技術によって構成し、てもよい。 輝士詐明したように、本発明によれば、半導体装置の製
造工程において、Ｍ工８Ｆ１ｎＴの半滴体額縁と電極と
の接続のためのコンタクトホールが、ゲート電極上ｓＫ
殻けられた保診膜によって自己整合で形成される。従っ
て、前記フンタクトホールのマスク合せズレを考慮すべ
き余裕度は不要となり、半導体装置の集積度向上するこ
とがてきる。 また、本発明によれば、コンタクトホールのマスク合せ
ズレを考慮すべき余裕度が不要となるために、半導体額
縁を縮小することができる。従って、半導体細球と他の
部分との接合部に発生する不要な寄生容ｉを低減するこ
とができ、半導体装置の高速度を同士することができる
。 また、自己整合によって設けられた半導体額縁とゲート
電極間に発生する不要な笥生容量は、ゲ−）ｉｉ楠の両
側部を絶縁膜とすることによυゲート電極長を縮小し１
、ゲート電極と半訓体細球との重り合ｋｍ小することに
よって低減することができる。従って、半導体装置の高
速化を実現することができろう
形成される。従って、コンタクトホール１３は、ｆｆ１
ｔ膜９Ａによって自己整合（５ｅ１ｆ Ａ’ｌｉｇｎｍ
ｅｎｔ ）で形成されたことに表る。 第１１図に示す］二相の後に、保ｎ膜９Ａを除去する（
除去しなくてもよい）。この後、第１２図に示すように
、コンタクトホール１３を介１て半導体！謔１１に接続
するように電極１４１ｉ−形成する。この電極１４は、
全面に３５００＾程度のポリシリコンをデポジションし
、パターンニア０１１ｆ６せばよい。この電極１４の材
料としては、アルミニウム（Ａ７）などの低抵扮材料で
もよい。 第１２図に示す工程の彼に、全面に６０００Ａ程劇のリ
ンクリケードガラスからなる絶縁Ｍ１５ｉ形成し、熱処
理（グラヌフロー）を施す。この後、第１３図に示すよ
うに、電極１４と後の工程にょっ七形成される上部配線
との接続部分の絶縁展１５を除去して、ヌル−ホール１
６を形成する。前記絶縁膜１５け、半導体基板上に複Ｖ
の層を積み重ねることによって成長する起伏部を低減し
、起伏部でのｆ１９などのカバＶ、ｖｆ’を向上させる
ことができる。また、半導体装置の特性に影響を与える
ナトリウム（Ｎａ）イオンを捕獲するようになっている
。 第１３図に示す工程の後に、第１４図に示すように、ヌ
ル−ホール１６を介して電極１４に接続するように配線
１７を形成する。 これら一連の工程によって、本寮施例の半導体装置は完
成する。なお、この後に保獲等の処理を診してもよい。 第１５図および第１６図は、本発明の仙の実施例を曲明
するための半導体装置の要部断面図であり、第１５図は
１１界集中効果によるＭＩＳＦＥＴの特性劣化を低減す
るためのものであり、第１６図は灼チャンネル効果によ
るＭＩＳＦＥＴの特性劣化全低減するためのものである
。 第１５図ニオイテ、１８はゲー）［極７ＡｒｉＪ端下部
の半導体基板１内に設けられ六〇−型の半導体細球であ
り、ゲート電ＩＦＩｊ ７ Ａ下部の半導体基板１表面
部のドレイ／領域側（Ｄ）に生する１Ｎ界集中効果によ
るＭＩＳＦＥＴの特性劣化を低減することができる。い
わゆる、オフセットゲート構造を形成している。１９は
半導体領域】８と接続するように設けられたＤ＋型の半
湧体細球である。 第１５図に示すよりな実施例の半導体装置の製造方法は
、前記一実施例の半導体装置の！！途方法を適用すれば
よい。 前記−実施例の半渦付装簡の１Ｂ途方法においで、第９
図に示す工程の後に、例えばヒ素イオンを８０ＫｅＶで
１×１０１４ｍ′−２イオ／杓込みを行ない、半導体装
ｔＪ１１１よりも低濃度のｎ型半導体領域１８を形成す
る。そして、熱処理によりゲート都椿の側面に酸化膜音
形成したのちに、高＃しのｎへりの不純物を導入し、ｎ
生型の半導体領域１９會形成すればよい。このｎ型不純
物の導入は、例えば、ヒ素不純物を８０ＫｅＶのニオ・
ルキーでｌＸｌ０”ｃｒｎ−２のドーズｉｉ’ｉＪ−，
１つてイオン打込みすることによって形成できる。 第１６図において、２０けケート電極７Ａ両端下部の半
導体基板】内に半導体細球１９と接続するように般けら
れたｐ中型の半導体額縁であり、この部分と半導体装ｋ
１１９とのｐＨ接合による空乏層の伸びを抑制して、ゲ
ート電極７Ａが制御すべき空乏層を拡張するようになっ
ている。これによって 短チャンネル効果によるＭＩＳ
ＦＥＴの ゛しきい値電圧の低下を低減することができ
る。このときは半導体基板１の濃度を低下させることが
でき、寄生容量の低下と、電流容量の増大を寮現するこ
とができる。 第１６図に示すような実施例の半導体装置の製造方才、
は、前も［′、第１５図に示す一実施例の半導体装置の
製造方法を適用すればよい。 前記一実施例の半導体装置の！！ｌ造方法において、第
９図に示す工程の彼に、半導体基板１と同−導ＩＩ型で
、かつその不純物！１度が半導体基４１ｉｉ１より本高
いｎ型不純物を高濃１にイオン打込みし、これを熱酸化
してゲート電極側面に酸化膜を形成した稜に、ｎ＋型の
不純物を導入することによって、ｎ′＋型の半導体細球
１９を形成すればよい。 なお、本発明は、前記実施例に限定されること力く、そ
の要旨を変更しかい範囲において枠々変更し得ることは
勿論である。例えば、前記実施例は、ＬＯＯＯ８技術に
よってＭ工５ＦＥＴ全桐成したが、プレーナ（ＰＬＡＮ
ＡＲ）技術によって構成し、てもよい。 輝士詐明したように、本発明によれば、半導体装置の製
造工程において、Ｍ工８Ｆ１ｎＴの半滴体額縁と電極と
の接続のためのコンタクトホールが、ゲート電極上ｓＫ
殻けられた保診膜によって自己整合で形成される。従っ
て、前記フンタクトホールのマスク合せズレを考慮すべ
き余裕度は不要となり、半導体装置の集積度向上するこ
とがてきる。 また、本発明によれば、コンタクトホールのマスク合せ
ズレを考慮すべき余裕度が不要となるために、半導体額
縁を縮小することができる。従って、半導体細球と他の
部分との接合部に発生する不要な寄生容ｉを低減するこ
とができ、半導体装置の高速度を同士することができる
。 また、自己整合によって設けられた半導体額縁とゲート
電極間に発生する不要な笥生容量は、ゲ−）ｉｉ楠の両
側部を絶縁膜とすることによυゲート電極長を縮小し１
、ゲート電極と半訓体細球との重り合ｋｍ小することに
よって低減することができる。従って、半導体装置の高
速化を実現することができろう
第１図（Ａ）は、本発明に従う半導体装置の要部断面図
、 第１図０３）は、第１図（Ａ）の平面図、第２図〜第１
４図は、本発明の一央飾例のＶ進方法を説明するための
各製造工程における半導体装置の要部断面図、 第１５図および第１６図は、本発明の他の寮旋例金曲明
するための半導体装置の要部断面図である。 図中、１・・・半導体基桧、２．４．６，８．８Ａ。 １２．１５・・・絶縁膜、３．１０・・・マスク、５・
・・チャ：ｙ：Ｊル：ｘ ） −！ｌ ハ領Ｖ、７・・
・ポリシリコン、 ７Ａ、・・ゲート電、Ｉ４．９．
９Ａ・・・保Ｗ！に膜、１１．１８゜１９．２０・・・
半導体細球、１３・・・コンタクトホール、１４・・・
１１Ｌ １６・・・ヌル−ホール、１７・・・配線で
ある。 代理人 弁理士 高 橋 明 夫 ・パ〜 ２
、 第１図０３）は、第１図（Ａ）の平面図、第２図〜第１
４図は、本発明の一央飾例のＶ進方法を説明するための
各製造工程における半導体装置の要部断面図、 第１５図および第１６図は、本発明の他の寮旋例金曲明
するための半導体装置の要部断面図である。 図中、１・・・半導体基桧、２．４．６，８．８Ａ。 １２．１５・・・絶縁膜、３．１０・・・マスク、５・
・・チャ：ｙ：Ｊル：ｘ ） −！ｌ ハ領Ｖ、７・・
・ポリシリコン、 ７Ａ、・・ゲート電、Ｉ４．９．
９Ａ・・・保Ｗ！に膜、１１．１８゜１９．２０・・・
半導体細球、１３・・・コンタクトホール、１４・・・
１１Ｌ １６・・・ヌル−ホール、１７・・・配線で
ある。 代理人 弁理士 高 橋 明 夫 ・パ〜 ２
Claims (1)
- １ 半導体基板の主表面の所定部に第１の絶縁膜を形成
する工程と、前記第１の絶縁膜土の所定軸塚に酸化可能
な導体層および該導体層士を櫟う耐酸化マヌクとの多重
層を所定の形状に形成する工程と、前記多重層から露出
された前記半導体基板の主表面の他の領域を通して前記
半導体チップに不純物を導入して、前記導体層に自己整
合した半導体領域を形成する工程と、前記耐酸化マスク
を用いて前記導体層の側部を酸化し、その側部において
、酸化膜を形成する工程と、前記耐酸化マスクを用いて
、前記側部の酸化膜を除去する工程とを含むことを特徴
とする半導体装置のＶ進方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087483A JPS59207662A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8087483A JPS59207662A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207662A true JPS59207662A (ja) | 1984-11-24 |
Family
ID=13730487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8087483A Pending JPS59207662A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373667A (ja) * | 1986-09-17 | 1988-04-04 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
-
1983
- 1983-05-11 JP JP8087483A patent/JPS59207662A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373667A (ja) * | 1986-09-17 | 1988-04-04 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
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