JPS60127756A - 相補型電界効果半導体装置 - Google Patents

相補型電界効果半導体装置

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JPS60127756A
JPS60127756A JP58235502A JP23550283A JPS60127756A JP S60127756 A JPS60127756 A JP S60127756A JP 58235502 A JP58235502 A JP 58235502A JP 23550283 A JP23550283 A JP 23550283A JP S60127756 A JPS60127756 A JP S60127756A
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JP
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oxide film
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silicon
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Nobuaki Hotta
堀田　信昭
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補型電界効果半導体装置にかかり、特に互に
導電型の異なる半導体基板とウェル間の分離構造に関す
るものである。
従来、相補型電界効果半導体装置（以下ＣＭ　Ｏ８と称
す）は、第１図に示すように、通常Ｎ型シリコン基板１
に選択的にＰ型ウェル２を形成し、該基板上にゲート酸
化膜３を介して、例えば多結晶シリコンからなるゲート
電極５を形成し、該ゲート電極５をマスクとして自己整
合法により、Ｐ型不純物領域であるソース−ドレイン領
域７，８を設けてＰチャンネル型トランジスタを形成し
、一方、Ｐウェル層２にも、ゲ−）［［化膜４を介して
形成されたゲート電極６をマスクとして自己兼合法によ
りＮ型であるソースドレイン領域９，１０を設けてＮチ
ャンネル型トランジスタを形成した構造となっている。
そして両トランジスタが形成される活性領域の囲シには
半導体基板１に一部が埋設せるフィールド酸化膜１１が
設けられている。
上述した構造では、Ｎ型拡散層であるソース−ドレイン
領域９，１０とＮｕシリコン基板１の間、並びにＰウェ
ルＮＩ２とＰ型拡散層であるソース−ドレイン領域７，
８の間の各々における、バンチスルーやラッチアップに
よる異常電流を防止する為、ＮｉＪ’ｒシリコン基板１
におけるＰ型拡散層７゜８とＰウェル層２のＮ型拡散層
との距離を十分にとらなければならず、集積度向上に限
度があるという欠点があった。
本発明は、上記従来の０ＭＯ８の欠点を解消することを
目的とするもので、半導体基板と逆４［型のウェル層を
絶縁物層で取り囲むことにより、半導体基板及びウェル
層に形成される拡散層間の距離を従来に比して著しく短
縮でき、しかも、バンチスルーやラッチアップによる異
常電流の増加のないＣＭＯ８半導体装置を折供するもの
である。
本発明のＣＭＯ８半導体装置は、第１導電型の半導体基
板と、この半導体基板の一生面側の選択された一部分に
形成された絶縁膜と、この絶縁膜上に形成された半導体
基板とは逆導電型である第２導１！型の半導体層と、該
半導体層中に設けられた第１導電型の不純物拡散層をン
ースードレイン領域とする第１の電界効果トランジスタ
と、前記半導体基板第２導電型の不純物拡散層をソース
−ドレイン領域とする第２の電界効果トランジスタとを
含むことを特徴とするものでおる。
次に本発明の実施例を第２図を用いて説明する。
Ｎ型のシリコン基板１０１にシリコン酸化膜１０６を設
け、この上のＰ型ウェル層１０９にＮ＋型のソース−ド
レイン領域１２０，１２１を設け、内領域間のＰｍチャ
ンネル領域上にはゲート酸化膜１１５を介してシリコン
ゲート電極１１７を設け、これによりＮチャンネル型の
トランジスタを形成している。一方、フィールド酸化膜
１１３を介してＮ型半導体層１０７が設けられ、そこに
Ｐ＋型のソース−ドレイン領域１１８，１１９を設け、
内領域間のＮ型チャンネル領域間上にゲート酸化膜１１
４を介してシリコンゲート電極１１６が設けられて、こ
れによｐＰチャンネル型トランジスタが形成されている
。そして同図に示すようにＰ型ウェル層１０９下のシリ
コン酸化膜１０６はフィールド酸化膜１１３と接続して
いる。
上記のような構造の場合、Ｎ型拡散層であるソース−ド
レイン領域１２０，１２１とＮ型シリコン基板１０１０
間、及び、Ｐウェル層１０９とＰ型拡散層であるソース
−ドレイン領域１１８，１１９との間には、それぞれ、
必ず絶縁物であるシリコン酸化膜が存在するので、バン
チスルー現象は生じない。また、ＣＭＯ８半導体装置構
造に特有なＰＮＰＮサイリスタ構造も消滅するので、ラ
ッチアップ現象も生じない。また、素子間分離の為の距
離も、間に存在する絶縁膜が絶縁破壊しない程度にまで
如くできるので、従来に比べてかなり集積度を向上させ
ることができる。
第２図では、Ｎチャンネル電界効果トランジスタのソー
ス−ドレイン領域となるＮ型拡散層１２０゜１２１の底
部は、Ｐウェル層１０９の下部に設けられたシリコン酸
化膜１０６に接触していない場合を示したが、接触して
いてもかまわない。
また、Ｎ型シリコン基板の代わシに、Ｐ型シリコン基板
を用いてＮウェル層を形成し、Ｐ型シリコン基板中にＮ
チャンネル電界効果トランジスタを、Ｎウェル層中にＰ
チャンネル電界効果トランジスタを形成する場合でも可
能である。
次に本発明のような構造をもつ半導体装置の製造方法の
一実施例を、第３図ないし第１０図を用いて説明する。
まず、第３図に示すように、Ｎ型シリコン基板１０１上
にシリコン酸化膜１０２を熱酸化法によシ被着し、この
シリコン酸化膜１０２上にシリコン窒化膜１０３を気相
成長法により被着し、該ノリコン窒化膜上に光蝕刻法に
よりＰウェル層形成相当部が除去されたレジストパター
ン１０４（耐エツチング性マスク材）を形成する。
その後、第４図に示すように、フレオンガスを用いて反
応性イオンエツチングを施して、レジストパターン１０
４から露出したシリコン窒化膜１０３、およびシリコン
酸化膜１’０２、およびシリコン基板１０１部分をエツ
チングして、エツチング部１０５を形成した。
次いで、第５図に示すようにレジストパターン１０４を
除去した後、９８０Ｃのスチーム雰囲気中で、シリコン
窒化膜１０３を耐酸化性膜として選択的に熱酸化して、
シリコン酸化膜１０６を形成する。この時シリコン酸化
膜１０６の表面が、シリコン基板１０１の表面と同等と
なるようにした。
次いで第６図に示すように、シリコン窒化膜１．０３を
１７０℃のリン酸中でエツチング除去しサラにバッフア
ート弗酸液で全面エツチングしてシリコン基板１０１上
の熱酸化膜１０２の厚さ分だけエツチングしてから、Ｎ
型の多結晶シリコン膜１０７を気相成長法により形成し
、レーザーアニールを施し、単結晶化する。
次いで、第７図に示すようにＮ型の単結晶化したシリコ
ン層１０７のＰウェル層形成相当部に、該基板と逆導電
型の不純物であるボロンを、レジストパターン１ｏ８を
マスクとして選択的にイオン注入し′Ｃ１シリコン酸化
膜１０６上ＫＰウエルＩ脅１０９を形成する。
つづいて第８図に示すように、全面を熱酸化してシリコ
ン酸化膜１１０を被着し、該シリコン酸化膜１１０上に
シリコン窒化膜１１１を気相成長法によシ被着し、該シ
リコン窒化膜１１１上に、光蝕刻法によ多素子形成相当
部にレジストパターン１１２（耐エツチング性マスク材
）を形成する。
その後第９図に示すように、フレオンガスを用い゛Ｃ−
／／リコン窒化膜１１１を選択的にエツチング、除去し
、レジストパターン１１２を除去した後、９８０℃のス
チーム雰囲気中で、シリコン窒化膜１１１を耐酸化性膜
として選択的に熱酸化してフィールド部にシリコン酸化
膜１１３を形成する。
この時、シリコン酸化膜１０６の上面とシリコン酸化膜
１１３の底面とは接触して、Ｐウェル層１０９は底面、
側面とも完全にシリコン酸化膜で取り囲まれるようにし
た。
次いで、第１０図に示すように、素子形成部のシリコン
窒化膜１１１．シリコン酸化膜１１０をエツチング除去
し、Ｎ型シリコ７層１０７上及びＰウェル層１０９上に
、ゲート酸化膜１１４，１１５を介して多結晶シリコン
からなるゲート電極１１６゜１１７を形成した後、Ｎ型
シリ３７層１０７にボロンを選択的に拡散して、Ｐ＋型
拡散層であるソース−ドレイン領域１１８，１１９を形
成し、さらにＰウェル層１０９に砒素を選択的に拡散し
て、Ｎ＋型型数散層あるソース−ドレイ７領域１２０゜
１２１を形成する。
その後、図示しないが、気相成長法によｌンガラスの絶
縁層を全面に被着し、Ｐチャンネル。
Ｎチャンネル側のゲート、ソース、ドレインと接続する
取出し゛電極を形成して、０ＭＯ８を製造した。
このようにして得られた０ＭＯ８は、第１０図に示すよ
うに、Ｎ型シリコン基板１０１及びＮ！シリコン層１０
７と、Ｐウェル層１０９の境界部分は全て、シリコン酸
化膜で取り囲まれており、Ｎ型シリコンＮ１０７及びＰ
ウェルＮ１０９に、Ｐ１拡散層とＮ＋型型数散層近接し
て形成しても、Ｐ型拡散層とＰウェル層１０９間、及び
Ｎ＋型型数散層Ｎ型シリコン基板１０１及びＮ型７９３
７層１０７間における、パンチスルー、ラッチアップの
発生は起こらず、所定のトランジスタの動作特性を有す
る極めて集積度の高いものであった。
以上詳述したように、本発明によれは、半導体基板とウ
ェル層の境界には全て絶縁物層が存在する為、トランジ
スタの動作特性を劣化することなく、半導体基板及びウ
ェル層に形成される拡散層間の距離を従来に比して著し
く短縮できる為、回路の集積度が著しく向上した相補型
電界効果半導体装置を゛提供できるものである。
【図面の簡単な説明】
第１図は従来の相補型電界効果半導体装置を示す断面図
、ｍ２図は本発明における相補型電界効果半導体装置の
一実施例を示す断面図、第３図〜第１０図は本発明の一
実施例における相補型電界効果半導体装置の製造工程を
示す断Ｗ１図である。 尚、図において、１０１・°゛・−Ｎ−型シリコン基板
、１０６・・・・・・絶縁物層、１０７・・・・・・Ｎ
型シリコン層、１０９・・・・・・Ｐウェル層、１１３
・・・・・・フィールド用シリコン酸化膜、１１４，１
１５・・・・・・ゲート酸化膜、１１６．１１７・・・
・・・ゲート電極、１１８，１１９゛＝゛°Ｐチヤンネ
ルソース−ドレイン領域、１２０゜１２１・・・・・・
Ｎチャンネルン−スードレイン領域である。 漂２３　図 キ４−　ヌ 第イ　回 第６　図

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、該半導体基板の一主
    面側の選択された一部分に形成された絶縁膜と、該絶縁
    膜上に形成された該半導体基板とは逆導電型である第２
    導電型の半導体層と、該半導体層中に設けられた第１導
    電型の不純物領域をンースードレイン領域とする第１の
    電界効果トランジスタと、前記半導体基板に設けられた
    第２導電型の不純物領域をソース−ドレイン領域とする
    第２の電界効果トランジスタとを含むことを特徴とする
    相補型電界効果半導体装置。
  2. （２）前記絶縁膜はシリコン酸化膜であることを特徴と
    する特許請求の範囲第（１）項記載の相補型電界効果半
    導体装置。
JP58235502A 1983-12-14 1983-12-14 相補型電界効果半導体装置 Pending JPS60127756A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS632372A (ja) * 1986-06-20 1988-01-07 Nec Corp 相補型ｍｏｓ集積回路の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS632372A (ja) * 1986-06-20 1988-01-07 Nec Corp 相補型ｍｏｓ集積回路の製造方法

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