JPH02166762A - コンパクトｃｍｏｓデバイス及びその製造方法 - Google Patents

コンパクトｃｍｏｓデバイス及びその製造方法

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JPH02166762A
JPH02166762A JP1276985A JP27698589A JPH02166762A JP H02166762 A JPH02166762 A JP H02166762A JP 1276985 A JP1276985 A JP 1276985A JP 27698589 A JP27698589 A JP 27698589A JP H02166762 A JPH02166762 A JP H02166762A
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polycrystalline silicon
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source
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JP1276985A
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English (en)
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James R Pfiester
ジェイムス・ルール・ファイスター
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Publication date
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 λ吸皇１遣 〔産業上の利用分野〕 本発明は、一般的にはＣＭ　ＯＳデバイスに関し、より
具体的にはポリ結晶シリコンと単結晶シリコンを組み合
わせたＣＭＯＳデバイス構造に特徴を有するコンパクト
ＣＭＯＳデバイス及びその製造方法に関する。
〔従来の技術〕
ＭＯ８回路が増々複雑化し増々より多くのデバイスを含
むようになると、製造された回路の全体的なサイズを最
小化する新しい構造及び回路技術を開発することが必要
になる。製造された回路の物理的なサイズ（大きさ）を
縮小化するこのような技術の１つは、いくつかの特定の
デバイス及び−船釣な負荷デバイスを半導体材料の被覆
層の内に形成することである。例えば、負荷抵抗或いは
ＭＯ３負荷デバイスが第２の被覆ポリ結晶シリコン層内
に形成された構造のデバイスは今まで製造されてきてい
る。
複雑な集積回路を製造することは、また高歩留りで信頼
性の高いプロセスを必要としている。このようなプロセ
スはプロセス工程（ステップ）の数を最少化すること及
び周知のよく確立されたプロセス工程を用いることによ
って最も良く達成されている。被覆半導体層中にデバイ
スが製造される３次元構造に対する必要性が望まれてい
るけれども、今まで提案された構造は製造の容易性とい
う点では全く不充分な不満足なものであった。さらに加
えて、得られた構造は今まで達成されたデバイス特性と
いう点では不満足なものでもあった。
従って、製造が容易でかつ複雑な集積回路に対して要求
されるコンパクトさ（ｃｏｍｐａｃｔｎｅｓｓ）を与え
る改善された構造に対する必要性が存在している。
〔発明が解決しようとする課題〕
従って、本発明の目的の１つは半導体材料の被覆層内に
形成されたＭＯＳ）ランジスタを具備する改善されたコ
ンパクトＣＭ　ＯＳデバイス及びその製造方法を提供す
ることである。
さらに本発明の目的の１．っは改善されたコンパクトな
ＣＭＯＳインバータ構造を具備するコンパクトＣＭ　Ｏ
Ｓデバイス及びその製造方法を提供することである。
別の本発明の目的の１つは多層ＣＭＯ３構造を製造する
ための改善されたプロセス工程としてのコンパクトＣＭ
ＯＳデバイスの製造方法を提供することである。
念皿トλ直ｊノ辷１隻 〔課題を解決するための手段〕 本発明の前述の及び他の目的及び利点は、半導体基板内
に形成された一方の導電型のデバイスと、被覆半導体材
料筋向に形成された反対導電型デバイスとを具備するＣ
　Ｍ　ＯＳ構造によって達成されている。本発明の一実
施例に従ってＰ型導電性の表面領域を具備する半導体基
板が与えられている。
半導体表面上に部分的に延長している周辺エツジ（端）
を具備するフィールド分￥ｉＦｌ域が表面の分離された
部分を取り囲むように形成されている。
ポリ結晶シリコンフレームはフィールド分離の周辺エツ
ジ（端）上において、表面の部分をさらにまた取り囲む
ために形成されている。ゲート絶縁層は基板の表面上及
びポリ結晶シリコンフレーム上に形成されている。単一
のゲート電極はその後ポリ結晶シリコンフレーム及びシ
リコン基板の取り囲まれた部分の両方の上を被覆して形
成されている。Ｎ型ソース及びドレイン領域は被覆ゲー
ト電極の反対側上の基板内に形成されており、一方Ｐ型
ソース及びドレイン領域はゲート電極の反対側上のポリ
結晶シリコンフレーム内に形成されている。Ｎ型ソース
及びドレイン領域の内の一方をＰ型ポリ結晶シリコンソ
ース及びドレイン領域の内の一方へ結合することによっ
て１つのインバータがその後完成される。
望ましい実施　の詳細な説明 〔実施例〕 第１図は、本発明の一実施例に従うポリ結晶シリコンＰ
チャネル負荷トランジスタを用いるＣＭＯＳインバータ
の平面図を図示している。この構造は、さらに詳細には
以下に記述される通り、半導体基板内に製造されたＮチ
ャネルトランジスタとポリ結晶シリコンの被覆層内に製
造されたＰチャネルトランジスタとを含んでいる。Ｎチ
ャネルトランジスタはソース領域１４とドレイン領域１
６とを含んでいる。ＰチャネルトランジスタはＰ１ソー
ス領域１８とＰ＋ドレイン領域２０とを含んでいる。ゲ
ート電極２２は両方のトラ、ンジスタの２つのチャネル
を被覆し、かつそれら２つのチャネルから絶縁されて離
隔されている。
インバータ１２の回路的実施例は第２図において図示さ
れる通りである。インバータは共通の出力２８を具備す
るＰチャネルトランジスタ２４とＮチャネルトランジス
タ２６とを含んでいる。Ｐチャネルトランジスタ２４の
ソースは電源供給電極３０に結合されかつＮチャネルト
ランジスタ２６のソースは電圧供給源３２へ結合されて
いる。
２つのトランジスタの共通ゲートはゲート電極３４へ結
合されている。これらの電極はまた、第１図において図
示される構造上において模式的に図示されている。
第３図乃至第９図は例えば第１図において図示されたよ
うなデバイス構造を製造する上において用いられる様々
なプロセス工程（ステップ）を図示している。これらの
プロセス工程はシリコン基板内に形成されたＮチャネル
トランジスタと被覆ポリ結晶シリコン層内に形成された
Ｐチャネルデバイスとを具備するＣＭＯＳデバイスの製
造方法を図示している。上記のデバイスは、もちろん、
デバイスのＰ、Ｎのタイプを逆にして製造されてもよい
し、また他の半導体材料内に製造されてもよいし、或い
はまたシリコン基板と及び異なった半導体材料の被覆層
とのような半導体材料の組み合わせとともに製造される
こともできる。
第３図は第１図の３−３線によって表示された線に沿っ
て切断された面における断面構造図を図示している。図
示されたＣＭＯＳデバイスの部分は少なくともＰ型環電
性の表面領域３６を具備するシリコン基板を含んでいる
。フィールド絶縁層３８は半導体基板を分離されたデバ
イス領域に分割している。望ましくは、フィールド絶縁
層３８は、シリコン基板内に部分的に埋め込まれ、しか
も少なくとも部分的に初期（オリジナル）表面上に延長
している熱酸化５ｉＯｚ膜であることが望ましい。隣接
するデバイス間の電気的な分離性能を向上させるために
、より不純物密度の高いＰ型環電性のチャネルストッパ
４０領域がフィールド絶縁膜３８の下地領域に配置され
ている。チャネルストッパ領域及びフィールド絶縁膜は
通常の従来プロセス技術を用いて容易に製造することが
できる。図示された回路構成のＮチャネルトランジスタ
部分はＮ型導電性を有するドレイン領域４２及びソース
領域４４を含んでいる。ゲート電極４６はソース及びド
レイン領域間のチャネル領域を被覆しており、しかもゲ
ート絶縁層４８によってチャネル領域から電気的に分離
されている。ここでゲート絶縁層は熱酸化５ｉＯｚ膜で
あることが望ましい。Ｐチャネルトランジスタは、その
一部分だけがこの断面構造図において図示されているが
、ドレイン領域５０とソース領域５２とを含んでいる。
分ゐ１用フイールド絶縁膜３８の側壁上に形成されるポ
リ結晶シリコンのフレーム（ｆｒａｍｅ）内に該ソース
及びドレイン領域は形成されている。この実施例におい
てポリ結晶シリコンのフレームは半導体基板３６の表面
部分を取り囲んでいる。Ｐチャネルポリ結晶シリコント
ランジスタのソース及びドレイン領域は基板３６の表面
を被覆する酸化膜５４によってＰ型シリコン基彼から分
離されている。さらに加えて、ゲート絶縁層５６はポリ
結晶シリコンの上部表面を被覆しており、しかも特にＰ
チャネルトランジスタのチャネルを形成するポリ結晶シ
リコンの上部表面部分を被覆している。この断面構造図
内には図示されていないけれども、ゲート電極４６はま
たＰチャネルトランジスタのチャネルを被覆しており、
ゲート絶縁層５６によってチャネルから分離されていて
しかも両方のトランジスタの共通ゲート電極を形成して
いる。
第４図は第３図において図示されたデバイスを製造する
上で用いられた初期プロセス工程を図示している。プロ
セスにおける初期工程はチャネルストッパ領域４０及び
フィールド絶縁膜３８の形成工程を含んでいる。これら
の領域は良く知られた従来のプロセス工程によって形成
されている。
ＬＯＧＯ３構造を具備して図示されているが、該デバイ
スは他の通常よく知られた分離技術でもって実施製造さ
れることも可能である。Ｐ型表面領域３６の表面は薄い
シリコン酸化膜層５４を形成するために酸化されている
。このシリコン酸化膜層は例えば数１０ｎｍの厚さを持
っている。その後、ポリ結晶シリコン５８の層がＣＶＤ
　（Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉ
ｔｉ。
ｎ）方法或いは他の堆積方法によってシリコン酸化膜層
５４を被覆して堆積されている。ポリ結晶シリコン層５
８は約１１００−４００ｎの厚さを持つことが望ましい
。ポリ結晶シリコン層５８は適切なるＮ型ドーピング不
純物密度にドープされていてＰチャネルトランジスタの
望ましいチャネルドーピング不純物密度を与えている。
ドーピング（不純物添加）はＣＶＤ　（ｃｈｅｍｉｃａ
　１ｖａｐｏｒ　　ｄｅｐｏｓｉｔｉｏｎ）中にガスフ
ローに対してＡｓ（砒素）もしくはＰ（燐）を添加する
ことによって供給できる。逆に、ポリ結晶シリコンはア
ンドープ層として堆積することができ、その後引き続い
て、イオン注入や他のドーピング技術によってドープさ
れることが可能である。
約ＩＶの閾値電圧の値を達成するためにはポリ結晶シリ
コンは約１０１１０ｌ７”の不純物密度にドープされる
ことが望ましい。もしもポストデポジションドーピング
（デポ後の不純物ドーピング）が行なわれるのであるな
らばドーピングの前にせよ、或いは後にせよ、約１００
０−１１００℃の高温でポリ結晶シリコンが熱処理され
ることが望ましく、これによって最適な結晶特性を達成
することができ、それに付随して高移動度を達成するこ
とができる。
第５図は後続するフォトリソグラフィックマスキング動
作において用いられる複合マスクを図示している。フォ
トレジストの１つの層が第４図において図示された構造
を被覆して適用されている。
このフォトレジスト層はバターニングされて、第５図に
おいて図示される。長方形６０によって示されるように
フォトレジストを残している。第５図における線６２に
よって図示されかつ第１図において点線６４によって図
示されるフィールド絶縁層の端（ｅ　ｄ　ｇ　ｅ）に対
して相対的に長方形６０は図示されている。同じ場所で
フォトレジストパターン６０をパターン形成して、ポリ
結晶シリコンは高ドーズ量のボロン（或いはＢＦ２）で
もってイオン注入され、ポリ結晶シリコン酸化膜層にお
いて望ましいソース及びドレインドーピングを達成して
いる。約１〜２　Ｘ　１０　”ｃｍ−”のドーズ量は、
後続するＮチャネル（トランジスタの）ソース及びドレ
イン領域のドーピングプロセスによって第１のポリ結晶
シリコン層内におけるＰチャネル（トランジスタの）ソ
ース及びドレイン領域をオーバードープ（ｏｖｅｒｄｏ
ｐｅ）することのないように保証している。
Ｐチャネルソース及びドレイン領域をドープするための
ポリ結晶シリコンへのイオン注入後、フォトレジストイ
オン注入用マスクはその構造から剥離されて第２の層の
フォトレジスタが適用されしかも長方形６６によって図
示される第５図におけるパターンを用いてバターニング
される。フォトレジストパターン６６は、例えば反応性
イオンエツチング（ｒｅａｃｔｉｖｅ　　ｉｏｎ　　ｅ
ｔｃｈｉｎｇ）のような異方性エツチングプロセスとと
もに用いられ、第１図及び第３図の両方に図示されるオ
プショナルタブ（ｏｐｔｉｏｎａｌ　　ｔａｂｓ）６８
と一緒に基板３６の表面上に延長しているフィールド酸
化膜の垂直エツジ（ｖｅｒｔｉｃａｌ　　ｅｄｇｅ）の
周囲のポリ結晶シリコンの側壁フレームを含むポリ結晶
シリコンのパターンを達成している。タブ（ｔ　ａ　ｂ
　ｓ）はフレームに結合されていて、しかもポリ結晶シ
リコンフレームをコンタクトするための１つの容易な手
段を提供している。逆に、フレームへのコンタクトハ例
えば（図示されていない）後のプロセスにおいて形成さ
れる局所的なシリサイド相互接続（ｓｉｌｉｃｉｄｅ　
　１ｎｔｅｒｃｏｎｎｅｃｔ）のような他の手段によっ
て達成することができる。パターンのフレーム部分は反
応性イオンエッチプロセスそのものによって自己整合化
方式で形成されており、フォトレジストマスクを必要と
しない。
タブ（ｔ　ａ　ｂ　ｓ）のみがフォトレジストマスクを
使用することを必要としている。後続するマスクされた
エツチングプロセスは、ポリ結晶側壁フレームが必ずし
も必要とされない回路のフレーム部分からポリ結晶シリ
コンを除去するために用いることができる。このことは
被膜ポリ結晶シリコン層内に形成されたＰチャネルトラ
ンジスタを必要としない集積回路の周辺部分を含んでい
る。
パターニングされたポリ結晶シリコンフレームは付属的
に取り付けられたコンタクトタブ（ＣＯｎｔａｃｔ　　
ｔａｂｓ）とともに第６図において図示されている。こ
の実施例において図示されるように、ポリ結晶シリコン
フレームは、長方形の形状であるがフレームが長方形に
限定されることは必ずしも意図しているわけではない。
本発明による製造プロセスは引き続いて酸化膜層５４の
露出された部分の除去及び第７図において図示されるよ
うに清浄な（クリーンな）ゲート酸化膜７０の再成長が
継続する。最初の（オリジナルの）酸化膜５４はゲート
酸化膜として用いることもできるけれども、初期の段階
におけるプロセス工程によって汚染されたり損傷を受け
たりすることのありうるこの酸化膜を除去し、清浄（ク
リーン）な、汚染されていない、高品質の熱酸化による
ゲート酸化膜で置換することが望ましい。
酸化膜７０はまたパターニングされたポリ結晶シリコン
上に成長し、しかもポリ結晶シリコンＰチャネルトラン
ジスタのゲート酸化膜を形成している。第２のポリ結晶
シリコン層７２はその後堆積され、ゲート酸化膜７０を
被覆している。ポリ結晶シリコン層７２はＣＶＤ　（ｃ
ｈｅｍｉｃａ　１ｖａｐｏｒ　　ｄｅｐｏｓｉｔｉｏｎ
）法によって堆積されることが望ましく、Ｎ型導電性に
その場で同時にドープされてもよく、或いはアンドープ
に堆積されてその後のＮチャネルトランジスタのソース
及びドレイン領域のドーピング中にＮ型にドープされて
もよい。
第８図において図示されるように、ポリ結晶シリコン層
７２はＣＭ　ＯＳ構造のゲート電極４６を形成するため
にパターニングされている。この断面構造図においては
図示されていないけれども、上記に説明したように、ゲ
ート電極４６は、形成されるべきＮチャネルトランジス
タ用及びＰチャネルトランジスタ用との両方に対するゲ
ート電極としての役目を果している。ゲート電極４６は
、ポリ結晶シリコンのフレーム及びタブ（ｔａｂｓ）上
にも成長するゲート酸化膜７０によってＰチャネルトラ
ンジスタのチャネルから分離されている。ゲート電極４
６はＰチャネルトランジスタのチャネルに関しては自己
整合化していない。従って、第１図において図示される
ようにＰチャネルトランジスタのチャネルをゲート電極
がまたいで交差する（ｃｒｏｓｓ　　ｏｖｅｒ）ように
、ゲート電極を幅広（する（ｗｉｄｅｎ）ことが望まし
い。幅広ゲート電極はミスアラインメントに対する余裕
を与え、しかもＰチャネルトランジスタのすべてのチャ
ネルはゲート電極によって被覆されることを保証してい
る。熱酸化ゲート酸化膜７０よ、より低濃度にドープさ
れたチャネル領域上よりも高濃度にドープされたＰ＋ソ
ース及びドレイン領域上においてより急速に成長される
ため、従ってオーバーラツプキャパシタンスは最小化さ
れている。このことによって、非自己整合化デバイスに
関して通常遭遇する高いキャパシタンス値を与えるとい
う欠点を除去している。
プロセス工程は、第３図において図示されるようにソー
ス及びドレイン領域４２及び４４をイオン注入すること
によって完了する。これらの領域はゲート″２Ｋｔ’ｆ
ｆ１４６と自己整合化されたＮ型領域である。ソース及
びドレイン領域は例えばＡｓＣ砒素）のようなＮ型ドー
パントを約５　Ｘ　Ｉ　Ｏ”ｃｍ””のドーズ量でイオ
ン注入することによって形成されている。このＮ型ドー
パントは、またＰチャネルトランジスタのソース及びド
レインへイオン注入されているが、ポリ結晶シリコント
ランジスタのソース及びドレインは充分に高い１度のボ
ロン不純物密度までドープされているため、ボロンはこ
の後続するＡ、（砒素）イオン注入によって過補＋Ｕ（
ｏｖｅｒ　　ｃｏｍｐｅｎｓａｔｅｄ）されることはな
い。第３図において図示されるように、ソース及びドレ
イン領域４２及び４４は、ポリ結晶シリコンフレームの
幅によってフィールド酸化膜３８とチャネルストッパ４
０の端（ｅ　ｄ　ｇ　ｅ）からオフセット（ｏｆｆｓｅ
ｔ）されている。この結果として、ソースもしくはドレ
インとＰ型基板３６との間の境界（ｉｎｔｅｒｓｅｃｔ
ｉ。
ｎ）において形成されるダイオードに対してより高い降
伏電圧が発生する。このことはまた領域４０からデバイ
スの活性領域（ａｃｔｉｖｅ　　ａｒｅａ）へのフィー
ルドドーパントの侵入を減少化する。第９図はゲート電
極４６のＮチャネルソース及びドレイン領域４２及び４
４への関係及びＰチャネルソース及びドレイン領域５０
及び５２への関係を図示している。ゲート電極４６の拡
張された部分７２はＰチャネルトランジスタのチャネル
を被覆している。
本発明は、簡単なＣＭＯＳインバータ回路を参考として
議論されてきた。本発明はまた他の構造、即ち、シリコ
ン基板内に形成されたより従来型の周知のＮチャネルト
ランジスタと組み合わされたＰチャネルポリ結晶シリコ
ントランジスタから利益を得る、他のデバイス構造に対
してもまた即座に適用可能である。例えば、本発明によ
って実現可能なコンパクトなレイアウトは、第１０図に
おいて図示されるようなスタティックＲＡＭ　（ＳＲＡ
Ｍ）セルの設計及び製造において有利である。
ＳＲＡＭセルフ４はそれぞれＮチャネルトランジスタ８
０及び８２と直列に結合されたＰチャネルトランジスタ
７６及び７８を含む従来型の通常のセルである。トラン
ジスタ７６及び８０の間の共通ノードはトランジスタ７
８及び８２の共通ゲートに結合されている。同様の方法
で、トランジスタ７８と８２の間の共通ノードはトラン
ジスタ７６及び８０の共通ゲートに結合されている。デ
バイスの相補的出力は端子８４及び８６において得られ
ている。Ｐチャネルトランジスタ７６及び７８のソース
はそれぞれ端子８８及び９０を介して電源に結合されて
いる。同様に、トランジスタ８０及び８２のソースは共
通端子９２を介して第２電圧源に結合されている。
本発明に従って、第１１図は第１Ｏ図の回路がどのよう
にして本発明に従って実行（実施）されているかを図示
している。第１１図はシリコン基板の表面上でＰ型表面
領域を取り囲むポリ結晶シリコンフレーム層９６を含む
ＣＭ　ＯＳ構造を平面図において図示している。ゲート
電極９７及び９８はシリコン基板部分とポリ結晶シリコ
ンフレーム９６の両方の表面上を横断（ｔｒａｖｅｒｓ
ｅ）し、それぞれトランジスタ７６．８０及び７８．８
２の共通ゲート電極を形成している。ポリ結晶シリコン
フレームはＰ型にドープされて、トランジスタ７６のド
レイン１００、トランジスタ７６のソース１０２、トラ
ンジスタ７８のドレイン１０４及びトランジスタ７８の
ソース１０６を形成する。下にある（ｕｎｄｅｒｌｙｉ
ｎｇ）ゲート電極９７及び９８はＰチャネルトランジス
タ７６及び７８のチャネルを形成するポリ結晶シリコン
リングのＮ型領域である。Ｐ型シリコン基板の表面内に
形成されているのはＮ＋領領域あって、トランジスタ８
０のドレイン１０７、トランジスタ８２のドレイン１０
８、及びトランジスタ８０と８２の共通ソース１１０を
形成している。第１０図において見出されるものに対応
して、第１１図上には適切なる回路相互接続及び端子表
示が図示されている。もちろん、電極８８及び９０は互
いに結合されて共通電源端子を形成している。
従って、本発明に従って、上記に掲げられた目的及び利
点に充分に適合するコンパクトなＣＭＯＳデバイスの構
造及びその製造方法が提供された。
その特定の実施例を参照して本件出鼎は記述され図示さ
れているが、それらの図示された実施例に本発明が限定
されるということを意図するものでは決してない。当業
技術者であれば、本発明の精神を逸脱することなく本発
明の様々なる変更及び改良が可能であるということは充
分理解できるであろう。例えば、特定のデバイス領域の
特定の形状は変更可能である。さらに加えて、記載され
た絶縁層は一般的には酸化膜、窒化膜及び同様の絶縁膜
から選択可能である。他のドーバント不純物密度を用い
ることもでき、しかもドーパントは、ここに記載されて
適用されたイオン注入法に加えて、スピンオンガラス拡
散源（ｓｐｉｎ−ｏｎｇｌａｓｓ　　５ｏｕｒｃｅｓ）
及び同様の拡散源からの熱拡散によって拡散導入される
ことも可能である。従って、すべてのこのような改良及
び様々な変更は添付された特許請求の範囲の展望の範囲
内に入るように、本発明の範囲内に包含されることが意
図されている。
【図面の簡単な説明】
第１図は本発明に従って製造されたＣＭＯＳインバータ
の平面図を図示しており、 第２図は第１図の構成にて実現された回路を模式形式に
て、図示しており、 第３図乃至第９図は例えば第１図において図示されたよ
うなデバイスを製造する上で用いられる本発明の製造方
法の様々な局面を図示しており、第１Ｏ図は本発明に従
って製造されたＰチャネル負荷トランジスタを用いるＣ
　Ｍ　ＯＳ　　Ｓ　ＲＡ　Ｍを模式的に図示しており、 そして、第１１図は本発明を用い、及び第１図において
図示されたセルを実施するＳＲＡＭセルの一実施例を平
面図で図示している。 １２・・・インバータ、１４，４２．５０・・・ソース
領域、１６，４４．５２・・・ドレイン領域、１８・・
・Ｐ＋ソース領域、２０・・・Ｐ＋　ドレイン領域、２
２．３４，４６．９７．９８・・・ゲート電極、２４．
７６．７８・・・Ｐチャネルトランジスタ、２６．８０
．８２・・・Ｎチャネルトランジスタ、２８・・・共通
出力、３０・・・電源供給電極、３２・・・電圧（供給
）源、３６・・・表面領域、３８・・・フィールド絶縁
膜、 ４０・・・チャネルストッパ領域、 ４８．５６・・・ゲート絶縁層、 ５４・・・（オリジナルの）酸化膜（層）、５８・・・
ポリ結晶シリコン層、 ６０・・・長方形（フォトレジストパターン）、６２・
・・線、６４・・・点線、 ６６・・・フォトレジストパターン、

Claims (6)

    【特許請求の範囲】
  1. （１）１つの表面と前記表面上でＰ型の導電性の領域と
    を具備する半導体基板と、 前記表面上で少なくとも一部分において、延長していて
    しかも前記領域の周囲で１つの周辺エッジを具備する、
    前記表面上におけるフィールド分離と、 フレーム境界を形成し、前記周辺エッジの内部であって
    しかも前記領域を被覆するポリ結晶シリコンの第１の層
    と、 前記領域を被覆する絶縁性材料の第１の層と、絶縁性材
    料の前記第１の層を被覆し、前記領域と交差（ｔｒａｖ
    ｅｒｓｅ）しかつ絶縁性材料の第２の層によってポリ結
    晶シリコンの前記第１の層から絶縁分離されているパタ
    ーニングされたポリ結晶シリコンの第２の層と、 パターニングされたポリ結晶シリコンの前記第２の層に
    よって被覆されていない前記領域の部分内に形成された
    Ｎ型ソース及びドレイン領域と、パターニングされたポ
    リ結晶シリコンの前記第１の層の反対側のポリ結晶シリ
    コンの前記第１の層内に形成されたＰ型ソース及びドレ
    イン領域とから構成されたことを特徴とするコンパクト
    ＣＭＯＳデバイス。
  2. （２）パターニングされたポリ結晶シリコンの前記第２
    の層は第１のＮチャネルトランジスタ及び第２のＰチャ
    ネルトランジスタのゲート電極を含むことを特徴とする
    前記請求項１記載のコンパクトＣＭＯＳデバイス。
  3. （３）パターニングされたポリ結晶シリコンの前記第２
    の層は前記領域と交差するポリ結晶シリコンの第１及び
    第２のストリップを含み、しかも前記Ｎ型ソース及びド
    レイン領域は前記第１及び第２のストリップによって分
    離された第１及び第２及び第３のＮ型領域を含むことを
    特徴とする前記請求項１記載のコンパクトＣＭＯＳデバ
    イス。
  4. （４）第１の導電型のシリコン基板と、 表面上で前記基板の一部分を囲むフィールド酸化膜と、 前記フィールド酸化膜と境界を接し、前記基板上に距離
    を置いて配置されるポリ結晶シリコンのストリップと、 前記基板を被覆する第１のゲート酸化膜と、ポリ結晶シ
    リコンの前記ストリップを被覆する第２のゲート酸化膜
    と、 前記第１及び第２のゲート酸化膜を選択的に被覆するポ
    リ結晶シリコンの第２の層と、 ポリ結晶シリコンの前記第２の層の各々の側面上のポリ
    結晶シリコンの前記ストリップ内に形成される第１の導
    電型のソース及びドレイン領域と、及び、 ポリ結晶シリコンの前記第２の層の反対側において基板
    内に形成された第２の導電型のソース及びドレイン領域
    とから構成されることを特徴とするコンパクトＣＭＯＳ
    デバイス。
  5. （５）Ｐ型表面領域を具備するシリコン基板と、前記表
    面領域上を取り囲み、その上に延長しているフィールド
    酸化膜と、 前記フィールド酸化膜の側面上において形成され、しか
    も前記表面領域と絶縁性分離されているポリ結晶シリコ
    ンフレーム（ｆｒａｍｅ）と、前記表面領域及び前記フ
    レームと交差し、第１のゲート絶縁層によって前記表面
    領域から離隔されかつ第２のゲート絶縁層によって前記
    フレームから離隔されたポリ結晶シリコンゲート電極と
    、前記ゲート電極の反対側において前記表面領域内の形
    成されたＮ型ソース及びドレイン領域と、前記ゲート電
    極の反対側において前記フレーム内に形成されたＰ型ソ
    ース及びドレイン領域と、前記Ｎ型ソース及びドレイン
    領域の内の一方を前記Ｐ型ソース及びドレイン領域の内
    の一方に結合する手段とから構成されることを特徴とす
    るコンパクトＣＭＯＳデバイス。
  6. （６）コンパクトＣＭＯＳデバイスの製造方法であって
    、 表面においてＰ型導電性領域を具備するシリコン基板に
    おいて、 前記領域の一部分を囲み、少なくとも一部分において前
    記表面上に延長しているフィールド絶縁層を形成する工
    程と、 前記領域を被覆して第１の絶縁層を形成する工程と、 前記第１の絶縁層を被覆し第１のポリ結晶シリコン層を
    堆積する工程と、 前記第１のポリ結晶シリコン層にＮ型ドーパントをドー
    ピングして、Ｐチャネルトランジスタのチャネルを形成
    する工程と、 前記第１のポリ結晶シリコン層にＰ型ドーパントを選択
    的にドーピングしてＰ型ソース及びドレイン領域を形成
    する工程と、 前記第１のポリ結晶シリコン層を異方性エッチングして
    前記領域を囲む前記フィールド絶縁膜の側壁上にポリ結
    晶シリコンのフレームを残す工程と、 ポリ結晶シリコンの前記フレームを被覆する第２の絶縁
    層を形成する工程と、 前記第２の絶縁層と前記ポリ結晶シリコンのフレーム及
    び前記領域とを被覆する第２のポリ結晶シリコン層を堆
    積する工程と、 前記第２のポリ結晶シリコン層をパターニングして前記
    領域及び前記Ｐチャネルトランジスタの前記チャネルと
    交差するゲート電極を形成する工程と、 及び前記ゲート絶縁膜の反対側の前記領域の部分をＮ型
    ドーパントでドーピングしてＮチャネルトランジスタの
    ソース及びドレイン領域を形成する工程との工程の組み
    合わせによって形成されることを特徴とするコンパクト
    ＣＭＯＳデバイスの製造方法。
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