JPH0621450A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH0621450A JPH0621450A JP20311792A JP20311792A JPH0621450A JP H0621450 A JPH0621450 A JP H0621450A JP 20311792 A JP20311792 A JP 20311792A JP 20311792 A JP20311792 A JP 20311792A JP H0621450 A JPH0621450 A JP H0621450A
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- gate electrode
- insulating
- diffusion layer
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Abstract
(57)【要約】
【目的】 本発明は、ＭＯＳトランジスタのソース・ド
レイン領域の下部に絶縁層を形成することにより、ソー
ス・ドレイン領域に係る接合容量をほとんど無くして、
低電圧での駆動を可能にするとともに高速動作を可能に
し、しかも接合リークを低減して電気的特性の向上を図
る。 【構成】 半導体基板１１の上面にゲート絶縁膜１２を
介してゲート電極１３を形成し、ゲート電極１３の両側
における半導体基板１１の上層に拡散層領域１６，１７
を形成する。またゲート電極１３を覆う状態に絶縁部１
５を設ける。各拡散層領域１６，１７に対してゲート電
極１３とは反対側の半導体基板１１中には絶縁層１８，
１９を設ける。さらに絶縁層１８，１９上に各拡散層領
域１６，１７に接続するソース・ドレイン領域２０，２
１を設けたものである。
レイン領域の下部に絶縁層を形成することにより、ソー
ス・ドレイン領域に係る接合容量をほとんど無くして、
低電圧での駆動を可能にするとともに高速動作を可能に
し、しかも接合リークを低減して電気的特性の向上を図
る。 【構成】 半導体基板１１の上面にゲート絶縁膜１２を
介してゲート電極１３を形成し、ゲート電極１３の両側
における半導体基板１１の上層に拡散層領域１６，１７
を形成する。またゲート電極１３を覆う状態に絶縁部１
５を設ける。各拡散層領域１６，１７に対してゲート電
極１３とは反対側の半導体基板１１中には絶縁層１８，
１９を設ける。さらに絶縁層１８，１９上に各拡散層領
域１６，１７に接続するソース・ドレイン領域２０，２
１を設けたものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタと
その製造方法に関するものである。
その製造方法に関するものである。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの構造の一例
を、図４の概略構成断面図により説明する。図では、い
わゆるＬＤＤ構造のＭＯＳトランジスタ２を示す。図に
示すように、半導体基板５１の上層には、第１導電形の
ウェル領域５２が形成されている。このウェル領域５２
の上面には、ゲート絶縁膜５３を介してゲート電極５４
が設けられている。ゲート電極５４の両側には、サイド
ウォール絶縁膜５５が形成されている。このサイドウォ
ール絶縁膜５５の下方の上記ウェル領域５２の上層に
は、低濃度拡散層領域５６，５７が形成されている。さ
らに低濃度拡散層領域５６，５７に対して上記ゲート電
極５４とは反対側の上記ウェル領域５２の上層には、当
該低濃度拡散層領域５６，５７よりも深い状態に、ソー
ス・ドレイン拡散層領域５８，５９が形成されている。
を、図４の概略構成断面図により説明する。図では、い
わゆるＬＤＤ構造のＭＯＳトランジスタ２を示す。図に
示すように、半導体基板５１の上層には、第１導電形の
ウェル領域５２が形成されている。このウェル領域５２
の上面には、ゲート絶縁膜５３を介してゲート電極５４
が設けられている。ゲート電極５４の両側には、サイド
ウォール絶縁膜５５が形成されている。このサイドウォ
ール絶縁膜５５の下方の上記ウェル領域５２の上層に
は、低濃度拡散層領域５６，５７が形成されている。さ
らに低濃度拡散層領域５６，５７に対して上記ゲート電
極５４とは反対側の上記ウェル領域５２の上層には、当
該低濃度拡散層領域５６，５７よりも深い状態に、ソー
ス・ドレイン拡散層領域５８，５９が形成されている。
【０００３】
【発明が解決しようとする課題】一般にＭＯＳトランジ
スタの負荷容量は、ゲート絶縁膜の容量と接合容量とミ
ラー容量と配線容量とにより成る。特に低電圧で動作す
るＭＯＳトランジスタでは、高速動作を行うために上記
負荷容量を低減することが必要になっている。しかしな
がら、上記構造のＭＯＳトランジスタでは、ソース・ド
レイン拡散層領域とウェル領域とで、ＰＮ接合の容量が
形成される。このため、接合容量が大きいので、低電圧
での高速動作が困難であった。またＰＮ接合が形成され
るために、接合リークが発生して、ＭＯＳトランジスタ
の性能を低下させていた。
スタの負荷容量は、ゲート絶縁膜の容量と接合容量とミ
ラー容量と配線容量とにより成る。特に低電圧で動作す
るＭＯＳトランジスタでは、高速動作を行うために上記
負荷容量を低減することが必要になっている。しかしな
がら、上記構造のＭＯＳトランジスタでは、ソース・ド
レイン拡散層領域とウェル領域とで、ＰＮ接合の容量が
形成される。このため、接合容量が大きいので、低電圧
での高速動作が困難であった。またＰＮ接合が形成され
るために、接合リークが発生して、ＭＯＳトランジスタ
の性能を低下させていた。
【０００４】本発明は、動作性能と信頼性とに優れたＭ
ＯＳトランジスタおよびその製造方法を提供することを
目的とする。
ＯＳトランジスタおよびその製造方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。その目的を達成する
ＭＯＳトランジスタは、以下のような構造を成す。すな
わち、半導体基板の上面にはゲート絶縁膜を介してゲー
ト電極が形成されている。このゲート電極の両側におけ
る半導体基板の上層には拡散層領域が形成されている。
またゲート電極を覆う状態に絶縁部が設けられている。
さらに各拡散層領域に対してゲート電極とは反対側の半
導体基板中には絶縁層が設けられていて、各絶縁層上に
は各拡散層領域に接続するソース・ドレイン領域が設け
られているものである。
成するためになされたものである。その目的を達成する
ＭＯＳトランジスタは、以下のような構造を成す。すな
わち、半導体基板の上面にはゲート絶縁膜を介してゲー
ト電極が形成されている。このゲート電極の両側におけ
る半導体基板の上層には拡散層領域が形成されている。
またゲート電極を覆う状態に絶縁部が設けられている。
さらに各拡散層領域に対してゲート電極とは反対側の半
導体基板中には絶縁層が設けられていて、各絶縁層上に
は各拡散層領域に接続するソース・ドレイン領域が設け
られているものである。
【０００６】ＭＯＳトランジスタの製造方法としては、
第１の工程で、半導体基板の上層に素子分離領域を形成
した後、素子分離領域間の前記半導体基板の上面にゲー
ト絶縁膜を形成し、次いで当該ゲート絶縁膜上にゲート
電極を形成し、その後当該素子分離領域と当該ゲート電
極との間の半導体基板の上層に拡散層領域を形成する。
次いで第２の工程で、ゲート電極を覆う絶縁部を形成し
た後、第３の工程で、絶縁部と素子分離領域との間の半
導体基板に溝を形成する。続いて第４の工程で、各溝の
内部に絶縁層を形成した後、第５の工程で、拡散層領域
に接続するソース・ドレイン領域を絶縁層上に形成す
る。
第１の工程で、半導体基板の上層に素子分離領域を形成
した後、素子分離領域間の前記半導体基板の上面にゲー
ト絶縁膜を形成し、次いで当該ゲート絶縁膜上にゲート
電極を形成し、その後当該素子分離領域と当該ゲート電
極との間の半導体基板の上層に拡散層領域を形成する。
次いで第２の工程で、ゲート電極を覆う絶縁部を形成し
た後、第３の工程で、絶縁部と素子分離領域との間の半
導体基板に溝を形成する。続いて第４の工程で、各溝の
内部に絶縁層を形成した後、第５の工程で、拡散層領域
に接続するソース・ドレイン領域を絶縁層上に形成す
る。
【０００７】
【作用】上記構成のＭＯＳトランジスタでは、ソース・
ドレイン領域の下面に接続する絶縁層を半導体基板中に
設けたことにより、ソース・ドレイン領域と半導体基板
とによって、接合容量は形成されない。上記製造方法で
は、素子分離領域と絶縁部との間の半導体基板に溝を形
成し、その溝の内部に絶縁層を形成した後、拡散層領域
に接続するソース・ドレイン領域を絶縁層上に形成した
ので、ソース・ドレイン領域は絶縁層上に容易に形成さ
れる。このため、ソース・ドレイン領域と半導体基板と
の間に接続容量はほとんど生じない。また、素子分離領
域と絶縁部との間隔を利用して、いわゆる自己整合的に
拡散層領域に接続するソース・ドレイン領域を形成する
ので、拡散層領域に接続する部分のソース・ドレイン領
域の長さが短くなる。
ドレイン領域の下面に接続する絶縁層を半導体基板中に
設けたことにより、ソース・ドレイン領域と半導体基板
とによって、接合容量は形成されない。上記製造方法で
は、素子分離領域と絶縁部との間の半導体基板に溝を形
成し、その溝の内部に絶縁層を形成した後、拡散層領域
に接続するソース・ドレイン領域を絶縁層上に形成した
ので、ソース・ドレイン領域は絶縁層上に容易に形成さ
れる。このため、ソース・ドレイン領域と半導体基板と
の間に接続容量はほとんど生じない。また、素子分離領
域と絶縁部との間隔を利用して、いわゆる自己整合的に
拡散層領域に接続するソース・ドレイン領域を形成する
ので、拡散層領域に接続する部分のソース・ドレイン領
域の長さが短くなる。
【０００８】
【実施例】本発明の実施例を図１に示す概略構成断面図
により説明する。図に示すように、半導体基板１１の上
面にはゲート絶縁膜１２が形成されている。このゲート
絶縁膜１２は、例えば酸化シリコン膜で形成されてい
る。上記ゲート絶縁膜１２の上面には、例えば多結晶シ
リコンよりなるゲート電極１３が形成されている。ゲー
ト電極１３の上層には例えばタングステンシリサイドよ
りなる低抵抗層１４が形成されている。上記ゲート電極
１３の周囲には、絶縁部１５が形成されている。この絶
縁部１５は、例えば酸化シリコン膜より形成されてい
る。
により説明する。図に示すように、半導体基板１１の上
面にはゲート絶縁膜１２が形成されている。このゲート
絶縁膜１２は、例えば酸化シリコン膜で形成されてい
る。上記ゲート絶縁膜１２の上面には、例えば多結晶シ
リコンよりなるゲート電極１３が形成されている。ゲー
ト電極１３の上層には例えばタングステンシリサイドよ
りなる低抵抗層１４が形成されている。上記ゲート電極
１３の周囲には、絶縁部１５が形成されている。この絶
縁部１５は、例えば酸化シリコン膜より形成されてい
る。
【０００９】また上記ゲート電極１３の両側における半
導体基板１１の上層には、拡散層領域１６，１７が形成
されている。各拡散層領域１６，１７は、通常のＬＤＤ
構造のＭＯＳトランジスタにおける低濃度拡散層領域に
相当する。上記各拡散層領域１６，１７に対して上記ゲ
ート電極１３とは反対側の半導体基板１１中には、絶縁
層１８，１９が形成されている。各絶縁層１８，１９
は、例えば酸化シリコンより形成されている。
導体基板１１の上層には、拡散層領域１６，１７が形成
されている。各拡散層領域１６，１７は、通常のＬＤＤ
構造のＭＯＳトランジスタにおける低濃度拡散層領域に
相当する。上記各拡散層領域１６，１７に対して上記ゲ
ート電極１３とは反対側の半導体基板１１中には、絶縁
層１８，１９が形成されている。各絶縁層１８，１９
は、例えば酸化シリコンより形成されている。
【００１０】さらに上記絶縁層１８，１９上には、各拡
散層領域１６，１７に接続するソース・ドレイン領域２
０，２１が設けられている。各ソース・ドレイン領域２
０，２１は、導電性の不純物を含んだ多結晶シリコンよ
り形成されている。上記の如くに、ＭＯＳトランジスタ
１は構成されている。
散層領域１６，１７に接続するソース・ドレイン領域２
０，２１が設けられている。各ソース・ドレイン領域２
０，２１は、導電性の不純物を含んだ多結晶シリコンよ
り形成されている。上記の如くに、ＭＯＳトランジスタ
１は構成されている。
【００１１】上記構成のＭＯＳトランジスタ１は、各ソ
ース・ドレイン領域２０，２１の下部側に絶縁層１８，
１９を設けたことにより、接合容量が非常に小さいもの
になる。このため、低電圧での駆動が可能になるととも
に、高速動作が可能になる。また接合リークが大幅に減
少するので、ＭＯＳトランジスタ１の電気的特性が向上
する。
ース・ドレイン領域２０，２１の下部側に絶縁層１８，
１９を設けたことにより、接合容量が非常に小さいもの
になる。このため、低電圧での駆動が可能になるととも
に、高速動作が可能になる。また接合リークが大幅に減
少するので、ＭＯＳトランジスタ１の電気的特性が向上
する。
【００１２】次に上記ＭＯＳトランジスタ１の製造方法
を、図２，図３の製造工程図（その１），（その２）に
より説明する。図では、上記図１で説明したと同様の構
成部品には同一符号を付す。また図面の左側に断面図を
示し、同図面の右側にレイアウト図を示す。
を、図２，図３の製造工程図（その１），（その２）に
より説明する。図では、上記図１で説明したと同様の構
成部品には同一符号を付す。また図面の左側に断面図を
示し、同図面の右側にレイアウト図を示す。
【００１３】図２の（１）に示す第１の工程を行う。こ
の工程では、まず通常のＬＯＣＯＳ法によって、単結晶
シリコンよりなる半導体基板１１の上層に酸化シリコン
よりなる素子分離領域２２を形成する。続いて通常の熱
酸化法または化学的気相成長法等によって、素子分離領
域２２に囲まれた半導体基板１１の上面にゲート絶縁膜
１２を、例えば酸化シリコンで形成する。
の工程では、まず通常のＬＯＣＯＳ法によって、単結晶
シリコンよりなる半導体基板１１の上層に酸化シリコン
よりなる素子分離領域２２を形成する。続いて通常の熱
酸化法または化学的気相成長法等によって、素子分離領
域２２に囲まれた半導体基板１１の上面にゲート絶縁膜
１２を、例えば酸化シリコンで形成する。
【００１４】次いで通常の化学的気相成長法によって、
多結晶シリコン膜（図示せず）と低抵抗層になるタング
ステンシリサイド膜（図示せず）と酸化シリコン膜（図
示せず）とを積層状態に成膜した後、周知のホトリソグ
ラフィー技術とエッチングとによって、ゲート絶縁膜１
２上に、上記多結晶シリコン膜よりなるゲート電極１
３，当該ゲート電極１３上に上記タングステンシリサイ
ド膜よりなる低抵抗層１４および上記酸化シリコン膜よ
りなる絶縁パターン２３を形成する。
多結晶シリコン膜（図示せず）と低抵抗層になるタング
ステンシリサイド膜（図示せず）と酸化シリコン膜（図
示せず）とを積層状態に成膜した後、周知のホトリソグ
ラフィー技術とエッチングとによって、ゲート絶縁膜１
２上に、上記多結晶シリコン膜よりなるゲート電極１
３，当該ゲート電極１３上に上記タングステンシリサイ
ド膜よりなる低抵抗層１４および上記酸化シリコン膜よ
りなる絶縁パターン２３を形成する。
【００１５】その後、通常のイオン注入法によって、素
子分離領域２２とゲート電極１３との間の上記半導体基
板１１の上層に導電性の不純物を導入して、拡散層領域
１６，１７を形成する。各拡散層領域１６，１７は、半
導体基板１１の上面より、例えば０．１μｍの深さに形
成される。
子分離領域２２とゲート電極１３との間の上記半導体基
板１１の上層に導電性の不純物を導入して、拡散層領域
１６，１７を形成する。各拡散層領域１６，１７は、半
導体基板１１の上面より、例えば０．１μｍの深さに形
成される。
【００１６】次に図２の（２）に示す第２の工程を行
う。この工程では、通常のサイドウォール形成技術によ
って、ゲート電極１３を覆う状態にサイドウォール形成
膜（図示せず）を成膜した後、異方性エッチングを行っ
て、上記ゲート電極１３の両側に酸化シリコンよりなる
サイドウォール絶縁膜２４を上記サイドウォール形成膜
で形成する。このサイドウォール絶縁膜２４と上記絶縁
パターン２３とによって絶縁部１５が形成される。上記
サイドウォール絶縁膜２４を形成する際のエッチング時
に、２点鎖線で示す部分のゲート絶縁膜１２も除去す
る。
う。この工程では、通常のサイドウォール形成技術によ
って、ゲート電極１３を覆う状態にサイドウォール形成
膜（図示せず）を成膜した後、異方性エッチングを行っ
て、上記ゲート電極１３の両側に酸化シリコンよりなる
サイドウォール絶縁膜２４を上記サイドウォール形成膜
で形成する。このサイドウォール絶縁膜２４と上記絶縁
パターン２３とによって絶縁部１５が形成される。上記
サイドウォール絶縁膜２４を形成する際のエッチング時
に、２点鎖線で示す部分のゲート絶縁膜１２も除去す
る。
【００１７】次いで図３の（１）に示す第３の工程を行
う。この工程では、上記絶縁部１５と上記素子分離領域
２２とをエッチングマスクにして、絶縁部１５と素子分
離領域２２との間の半導体基板１１に溝２５，２６を形
成する。各溝２５，２６は、上記拡散層領域１６，１７
よりも深く、例えば半導体基板１１の上面より０．３μ
ｍの深さに形成される。
う。この工程では、上記絶縁部１５と上記素子分離領域
２２とをエッチングマスクにして、絶縁部１５と素子分
離領域２２との間の半導体基板１１に溝２５，２６を形
成する。各溝２５，２６は、上記拡散層領域１６，１７
よりも深く、例えば半導体基板１１の上面より０．３μ
ｍの深さに形成される。
【００１８】続いて第４の工程を行う。この工程では、
通常の化学的気相成長法によって、各溝２５，２６の内
部を埋め込む状態に、酸化シリコンよりなる絶縁膜２７
を形成する。さらにエッチバック用の平坦化膜（図示せ
ず）を成膜した後、通常のエッチバック処理を行って、
上記平坦化膜と絶縁膜２７の２点鎖線で示す部分とを除
去して、上記各溝２５，２６の内部に絶縁膜（２７）よ
りなる絶縁層１８，１９を形成する。各絶縁層１８，１
９は、それぞれに上記拡散層領域１６，１７の下部に接
続する状態に、例えば０．２μｍ程度の厚さに形成され
る。
通常の化学的気相成長法によって、各溝２５，２６の内
部を埋め込む状態に、酸化シリコンよりなる絶縁膜２７
を形成する。さらにエッチバック用の平坦化膜（図示せ
ず）を成膜した後、通常のエッチバック処理を行って、
上記平坦化膜と絶縁膜２７の２点鎖線で示す部分とを除
去して、上記各溝２５，２６の内部に絶縁膜（２７）よ
りなる絶縁層１８，１９を形成する。各絶縁層１８，１
９は、それぞれに上記拡散層領域１６，１７の下部に接
続する状態に、例えば０．２μｍ程度の厚さに形成され
る。
【００１９】その後図３の（２）に示す第５の工程を行
う。この工程では、通常の化学的気相成長法によって、
少なくとも上記絶縁層１８，１９に接続するソース・ド
レイン形成膜２８を成膜する。このソース・ドレイン形
成膜２８は、例えば導電性の不純物を含む多結晶シリコ
ン膜で形成される。続いて、通常のホトリソグラフィー
技術とエッチングとによって、２点鎖線で示す部分のソ
ース・ドレイン形成膜２８を除去し、上記ソース・ドレ
イン形成膜（２８）で、上記各拡散層領域１６，１７に
接続するソース・ドレイン領域２０，２１を各絶縁層１
８，１９上に形成する。上記の如くに、ＭＯＳトランジ
スタ１は形成される。
う。この工程では、通常の化学的気相成長法によって、
少なくとも上記絶縁層１８，１９に接続するソース・ド
レイン形成膜２８を成膜する。このソース・ドレイン形
成膜２８は、例えば導電性の不純物を含む多結晶シリコ
ン膜で形成される。続いて、通常のホトリソグラフィー
技術とエッチングとによって、２点鎖線で示す部分のソ
ース・ドレイン形成膜２８を除去し、上記ソース・ドレ
イン形成膜（２８）で、上記各拡散層領域１６，１７に
接続するソース・ドレイン領域２０，２１を各絶縁層１
８，１９上に形成する。上記の如くに、ＭＯＳトランジ
スタ１は形成される。
【００２０】上記製造方法の説明で記載した材料は、そ
の材料に限定されることはなく、記載した材料と同等ま
たはそれ以上の性能を有する材料であれば、どのような
材料も用いることが可能である。また各種の成膜方法
も、所望の膜形成が可能な方法であれば、記載した成膜
方法に限定されることはない。
の材料に限定されることはなく、記載した材料と同等ま
たはそれ以上の性能を有する材料であれば、どのような
材料も用いることが可能である。また各種の成膜方法
も、所望の膜形成が可能な方法であれば、記載した成膜
方法に限定されることはない。
【００２１】上記製造方法では、素子分離領域２２と絶
縁部１５との間の半導体基板１１に形成した溝２５，２
６のそれぞれの内部に絶縁層１８，１９を形成した後、
各拡散層領域１６，１７に接続するソース・ドレイン領
域２０，２１を絶縁層１８，１９上に形成したので、ソ
ース・ドレイン領域２０，２１は絶縁層１８，１９上に
形成され、半導体基板１１とほとんど接合しない。この
ため、ソース・ドレイン領域２０，２１と半導体基板１
１との間に接続容量はほとんど生じない。また、素子分
離領域２２と絶縁部１５との間隔を利用して、いわゆる
自己整合的に拡散層領域１６，１７に接続するソース・
ドレイン領域２０，２１を形成したので、拡散層領域１
６，１７に接続する部分のソース・ドレイン領域２０，
２１の長さは短くなる。
縁部１５との間の半導体基板１１に形成した溝２５，２
６のそれぞれの内部に絶縁層１８，１９を形成した後、
各拡散層領域１６，１７に接続するソース・ドレイン領
域２０，２１を絶縁層１８，１９上に形成したので、ソ
ース・ドレイン領域２０，２１は絶縁層１８，１９上に
形成され、半導体基板１１とほとんど接合しない。この
ため、ソース・ドレイン領域２０，２１と半導体基板１
１との間に接続容量はほとんど生じない。また、素子分
離領域２２と絶縁部１５との間隔を利用して、いわゆる
自己整合的に拡散層領域１６，１７に接続するソース・
ドレイン領域２０，２１を形成したので、拡散層領域１
６，１７に接続する部分のソース・ドレイン領域２０，
２１の長さは短くなる。
【００２２】
【発明の効果】以上、説明したように本発明のＭＯＳト
ランジスタによれば、ソース・ドレイン領域の下面に接
続する絶縁層を半導体基板中に設けたことにより、ソー
ス・ドレイン領域と半導体基板とによって、接合容量は
ほとんど形成されない。このため、低電圧での駆動がで
きるとともに、高速動作が可能になる。また接合リーク
を大幅に低減できるので、電気的特性の向上が図れる。
ランジスタによれば、ソース・ドレイン領域の下面に接
続する絶縁層を半導体基板中に設けたことにより、ソー
ス・ドレイン領域と半導体基板とによって、接合容量は
ほとんど形成されない。このため、低電圧での駆動がで
きるとともに、高速動作が可能になる。また接合リーク
を大幅に低減できるので、電気的特性の向上が図れる。
【００２３】上記製造方法では、半導体基板に形成した
溝の内部に絶縁層を形成した後、拡散層領域に接続する
ソース・ドレイン領域を絶縁層上に形成するので、ソー
ス・ドレイン領域は絶縁層上に容易に形成できる。この
ため、ソース・ドレイン領域と半導体基板との接合はほ
とんどないので、ソース・ドレイン領域と半導体基板と
の間における接続容量はほとんど生じない。また、素子
分離領域と絶縁部との間隔を利用して、いわゆる自己整
合的に拡散層領域に接続するソース・ドレイン領域を形
成するので、拡散層領域に接続する部分のソース・ドレ
イン領域の長さは短くなる。したがって、高集積化を図
ることが容易になる。
溝の内部に絶縁層を形成した後、拡散層領域に接続する
ソース・ドレイン領域を絶縁層上に形成するので、ソー
ス・ドレイン領域は絶縁層上に容易に形成できる。この
ため、ソース・ドレイン領域と半導体基板との接合はほ
とんどないので、ソース・ドレイン領域と半導体基板と
の間における接続容量はほとんど生じない。また、素子
分離領域と絶縁部との間隔を利用して、いわゆる自己整
合的に拡散層領域に接続するソース・ドレイン領域を形
成するので、拡散層領域に接続する部分のソース・ドレ
イン領域の長さは短くなる。したがって、高集積化を図
ることが容易になる。
【図１】実施例の概略構成断面図である。
【図２】実施例の製造工程図（その１）である。
【図３】実施例の製造工程図（その２）である。
【図４】従来例の概略構成断面図である。
１ ＭＯＳトランジスタ １１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １５ 絶縁部 １６ 拡散層領域 １７ 拡散層領域 １８ 絶縁層 １９ 絶縁層 ２０ ソース・ドレイン領域 ２１ ソース・ドレイン領域 ２５ 溝 ２６ 溝
Claims (2)
- 【請求項１】 半導体基板の上面にゲート絶縁膜を介し
て形成したゲート電極と、 前記ゲート電極の両側における前記半導体基板の上層に
形成した拡散層領域と、 前記ゲート電極を覆う状態に設けた絶縁部と、 前記各拡散層領域に対してゲート電極とは反対側の前記
半導体基板中に設けた絶縁層と、 前記各拡散層領域に接続するもので、前記絶縁層上に設
けたソース・ドレイン領域とよりなることを特徴とする
ＭＯＳトランジスタ。 - 【請求項２】 半導体基板の上層に素子分離領域を形成
した後、前記素子分離領域間の前記半導体基板の上面に
ゲート絶縁膜を形成し、次いで当該ゲート絶縁膜上にゲ
ート電極を形成し、その後当該素子分離領域と当該ゲー
ト電極との間の前記半導体基板の上層に拡散層領域を形
成する第１の工程と、 前記ゲート電極を覆う絶縁部を形成する第２の工程と、 前記絶縁部と前記素子分離領域との間の前記半導体基板
に溝を形成する第３の工程と、 前記各溝の内部に前記絶縁層を形成する第４の工程と、 前記拡散層領域に接続するソース・ドレイン領域を前記
絶縁層上に形成する第５の工程とを行うことを特徴とす
るＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20311792A JPH0621450A (ja) | 1992-07-06 | 1992-07-06 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20311792A JPH0621450A (ja) | 1992-07-06 | 1992-07-06 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621450A true JPH0621450A (ja) | 1994-01-28 |
Family
ID=16468687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20311792A Pending JPH0621450A (ja) | 1992-07-06 | 1992-07-06 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
-
1992
- 1992-07-06 JP JP20311792A patent/JPH0621450A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491099A (en) * | 1994-08-29 | 1996-02-13 | United Microelectronics Corporation | Method of making silicided LDD with recess in semiconductor substrate |
| US5828103A (en) * | 1994-08-29 | 1998-10-27 | United Microelectronicws Corp. | Recessed lightly doped drain (LDD) for higher performance MOSFET |
| KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
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