JPH11186544A - 浅い接合のソース／ドレーンを有するｍｏｓトランジスター及びその製造方法 - Google Patents
浅い接合のソース／ドレーンを有するｍｏｓトランジスター及びその製造方法Info
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- JPH11186544A JPH11186544A JP10268706A JP26870698A JPH11186544A JP H11186544 A JPH11186544 A JP H11186544A JP 10268706 A JP10268706 A JP 10268706A JP 26870698 A JP26870698 A JP 26870698A JP H11186544 A JPH11186544 A JP H11186544A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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Abstract
(57)【要約】
【課題】 金属−酸化物−半導体（ｍｅｔａｌ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＯＳ）電界効果
トランジスター（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ）及びその製造方法を提供することを目的
とする。 【解決手段】 浅い接合のソース／ドレーン領域１２を
有する金属−酸化物−半導体（ＭＯＳ）電界効果トラン
ジスターは、ソース／ドレーン下に形成された埋没絶縁
層６を有する。この埋没絶縁層６は、面抵抗と接触抵抗
の減少のためのソース／ドレーンシリサイデイションの
ための漏洩電流を遮断させることによってデバイスの動
作特性を改善させる。
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＭＯＳ）電界効果
トランジスター（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ）及びその製造方法を提供することを目的
とする。 【解決手段】 浅い接合のソース／ドレーン領域１２を
有する金属−酸化物−半導体（ＭＯＳ）電界効果トラン
ジスターは、ソース／ドレーン下に形成された埋没絶縁
層６を有する。この埋没絶縁層６は、面抵抗と接触抵抗
の減少のためのソース／ドレーンシリサイデイションの
ための漏洩電流を遮断させることによってデバイスの動
作特性を改善させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に金属−酸
化物−半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ；ＭＯＳ）電界効果トランジスター（ｆ
ｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）及び
その製造方法に関することである。より詳しくは、本発
明は、浅い接合のソース／ドレーン領域を有するＭＯＳ
トランジスター構造及びその製造方法に関するものであ
る。
化物−半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ；ＭＯＳ）電界効果トランジスター（ｆ
ｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）及び
その製造方法に関することである。より詳しくは、本発
明は、浅い接合のソース／ドレーン領域を有するＭＯＳ
トランジスター構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体デバイスの製造技術の持続的な発
達によってデバイスのデザインルール（ｄｅｓｉｇｎ
ｒｕｌｅ）は一層減少されている。このようなデバイス
の大きさ縮小のため、ＭＯＳトランジスターのソース／
ドレーンの接合深さ（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）
は一層浅くなることが要求されている。
達によってデバイスのデザインルール（ｄｅｓｉｇｎ
ｒｕｌｅ）は一層減少されている。このようなデバイス
の大きさ縮小のため、ＭＯＳトランジスターのソース／
ドレーンの接合深さ（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）
は一層浅くなることが要求されている。
【０００３】最近、ソース／ドレーンの接合深さの縮小
のため、ソース／ドレーンイオン注入後に、ハロゲンラ
ンプ（ｈａｌｏｇｅｎ ｌａｍｐ）を使用してウェーハ
の表面に対する急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌｉｎｇ）を行うことによって、全体ウ
ェーハではなく、ソース／ドレーン領域だけが加熱され
てソース／ドレーン領域にある不純物が活性化されるよ
うにする。
のため、ソース／ドレーンイオン注入後に、ハロゲンラ
ンプ（ｈａｌｏｇｅｎ ｌａｍｐ）を使用してウェーハ
の表面に対する急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌｉｎｇ）を行うことによって、全体ウ
ェーハではなく、ソース／ドレーン領域だけが加熱され
てソース／ドレーン領域にある不純物が活性化されるよ
うにする。
【０００４】しかし、ソース／ドレーンの接合深さの縮
小は、ソース／ドレーンと基板（又は、ウェル）の間の
ディプリーション幅（ｄｅｐｌｅｔｉｏｎ ｗｉｄｔ
ｈ）の縮小を発生させる。このようなディプリーション
幅の縮小は、ソース／ドレーンと基板（又は、ウェル）
の間の接合容量（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａ
ｎｃｅ）の増加を発してデバイスの動作速度を低下させ
る。又、ディプリーション幅が小さくなればなるほどソ
ース／ドレーンと基板（又は、ウェル）の間の接合漏洩
電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅｃｕｒｒｅｎ
ｔ）が増加される。
小は、ソース／ドレーンと基板（又は、ウェル）の間の
ディプリーション幅（ｄｅｐｌｅｔｉｏｎ ｗｉｄｔ
ｈ）の縮小を発生させる。このようなディプリーション
幅の縮小は、ソース／ドレーンと基板（又は、ウェル）
の間の接合容量（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａ
ｎｃｅ）の増加を発してデバイスの動作速度を低下させ
る。又、ディプリーション幅が小さくなればなるほどソ
ース／ドレーンと基板（又は、ウェル）の間の接合漏洩
電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅｃｕｒｒｅｎ
ｔ）が増加される。
【０００５】浅い接合を有するデバイスの動作速度を向
上させるため、図１に図示されたように、ソース／ドレ
ーン３２とゲート２４にシリサイド層（ｓｉｌｉｃｉｄ
ｅｌａｙｅｒｓ）３１を形成して面抵抗（ｓｈｅｅｔ
ｒｅｓｉｓｔａｎｃｅ）と接触抵抗（ｃｏｎｔａｃｔ
ｒｅｓｉｓｔａｎｃｅ）を減らす技術が提案されたこと
がある。このようなシリサイデイション（ｓｉｌｉｃｉ
ｄａｔｉｏｎ）技術によると、デバイスのターン−オン
抵抗（ｔｕｒｎ−ｏｎ ｒｅｓｉｓｔａｎｃｅ）が減少
され、ドレーン飽和電流（ｄｒａｉｎ ｓａｔｕｒａｔ
ｉｏｎ ｃｕｒｒｅｎｔ）が増加されることによってデ
バイスの動作速度が速くなる。
上させるため、図１に図示されたように、ソース／ドレ
ーン３２とゲート２４にシリサイド層（ｓｉｌｉｃｉｄ
ｅｌａｙｅｒｓ）３１を形成して面抵抗（ｓｈｅｅｔ
ｒｅｓｉｓｔａｎｃｅ）と接触抵抗（ｃｏｎｔａｃｔ
ｒｅｓｉｓｔａｎｃｅ）を減らす技術が提案されたこと
がある。このようなシリサイデイション（ｓｉｌｉｃｉ
ｄａｔｉｏｎ）技術によると、デバイスのターン−オン
抵抗（ｔｕｒｎ−ｏｎ ｒｅｓｉｓｔａｎｃｅ）が減少
され、ドレーン飽和電流（ｄｒａｉｎ ｓａｔｕｒａｔ
ｉｏｎ ｃｕｒｒｅｎｔ）が増加されることによってデ
バイスの動作速度が速くなる。
【０００６】一般的に、デバイスの正常的な動作のため
には、ソース／ドレーン接合のディプリーション幅が少
なくとも１５０ｎｍ程度はなければならない。しかし、
上記のように、ソース／ドレーン領域にシリサイド膜を
形成する場合には、シリサイド膜を形成しない場合の割
に接合の深さが相対的にもっと縮小されることによって
十分なディプリーション幅の確保が困難である。しか
も、デバイスの大きさがより縮小されると、デバイスの
接合深さとディプリーション幅もより小さくなることで
ある。
には、ソース／ドレーン接合のディプリーション幅が少
なくとも１５０ｎｍ程度はなければならない。しかし、
上記のように、ソース／ドレーン領域にシリサイド膜を
形成する場合には、シリサイド膜を形成しない場合の割
に接合の深さが相対的にもっと縮小されることによって
十分なディプリーション幅の確保が困難である。しか
も、デバイスの大きさがより縮小されると、デバイスの
接合深さとディプリーション幅もより小さくなることで
ある。
【０００７】
【発明が解決しようとする課題】本発明の目的は、接合
容量及び漏洩電流のための電気的な特性の劣化が防止で
きる浅い接合のＭＯＳトランジスター構造及びその製造
方法を提供することである。
容量及び漏洩電流のための電気的な特性の劣化が防止で
きる浅い接合のＭＯＳトランジスター構造及びその製造
方法を提供することである。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めの１特徴によると、金属−酸化物−半導体（ＭＯＳ）
電界効果トランジスターは、素子分離領域（ｄｅｖｉｃ
ｅ ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎｓ）とチャンネ
ル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）を有する半導
体基板と、チャンネル領域上のゲート絶縁層（ｇａｔｅ
ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）と、ゲート絶縁
層上のゲート電極（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）
と、ゲート電極の側壁（ｓｉｄｅｗａｌｌｓ）上のスペ
ーサー（ｓｐａｃｅｒｓ）と、各側壁スペーサーと素子
分離領域との間の基板の表面に各々形成されたシリサイ
ド層と、金属シリサイド層下に形成された埋没絶縁層
（ｂｕｒｒｉｅｄ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ
ｓ）及び、側壁スペーサーの下、そしてチャンネル領域
の両側と、各シリサイド層の間に各々形成されたソース
／ドレーン領域で構成される。
めの１特徴によると、金属−酸化物−半導体（ＭＯＳ）
電界効果トランジスターは、素子分離領域（ｄｅｖｉｃ
ｅ ｉｓｏｌａｔｉｏｎ ｒｅｇｉｏｎｓ）とチャンネ
ル領域（ｃｈａｎｎｅｌ ｒｅｇｉｏｎ）を有する半導
体基板と、チャンネル領域上のゲート絶縁層（ｇａｔｅ
ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）と、ゲート絶縁
層上のゲート電極（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）
と、ゲート電極の側壁（ｓｉｄｅｗａｌｌｓ）上のスペ
ーサー（ｓｐａｃｅｒｓ）と、各側壁スペーサーと素子
分離領域との間の基板の表面に各々形成されたシリサイ
ド層と、金属シリサイド層下に形成された埋没絶縁層
（ｂｕｒｒｉｅｄ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ
ｓ）及び、側壁スペーサーの下、そしてチャンネル領域
の両側と、各シリサイド層の間に各々形成されたソース
／ドレーン領域で構成される。
【０００９】本発明の他の特徴によると、ＭＯＳ電界効
果トランジスターは、半導体基板と、基板内に形成さ
れ、素子分離領域とチャンネル領域を有するウェル（ｗ
ｅｌｌ）と、チャンネル領域上のゲート絶縁層と、ゲー
ト絶縁層上のゲート電極と、ゲート電極の側壁上のスペ
ーサーと、各側壁スペーサーと素子分離領域との間の基
板の表面に各々形成されたシリサイド層と、シリサイド
層下に形成された埋没絶縁層と、側壁スペーサーの下、
そしてチャンネル領域の両側と、各シリサイド層との間
に各々形成されたソース／ドレーン領域で構成される。
果トランジスターは、半導体基板と、基板内に形成さ
れ、素子分離領域とチャンネル領域を有するウェル（ｗ
ｅｌｌ）と、チャンネル領域上のゲート絶縁層と、ゲー
ト絶縁層上のゲート電極と、ゲート電極の側壁上のスペ
ーサーと、各側壁スペーサーと素子分離領域との間の基
板の表面に各々形成されたシリサイド層と、シリサイド
層下に形成された埋没絶縁層と、側壁スペーサーの下、
そしてチャンネル領域の両側と、各シリサイド層との間
に各々形成されたソース／ドレーン領域で構成される。
【００１０】本発明において、ソース／ドレーン領域各
々は、低濃度領域と高濃度領域を有する。埋没絶縁層
は、側壁スペーサーと空間的に重なる。各埋没絶縁層
は、酸化層（ｏｘｉｄｅ ｌａｙｅｒｓ）である。
々は、低濃度領域と高濃度領域を有する。埋没絶縁層
は、側壁スペーサーと空間的に重なる。各埋没絶縁層
は、酸化層（ｏｘｉｄｅ ｌａｙｅｒｓ）である。
【００１１】本発明の他の特徴によると、ＭＯＳ電界効
果トランジスターを製造する方法は、半導体基板の活性
領域内に定義されたチャンネル領域上にゲートを形成す
る段階と、ゲート両側に、そして基板の表面からその下
に所定の深さほど外れた位置に定義された領域の不純物
を注入する段階と、熱処理を行って不純物が注入された
領域の埋没絶縁層を形成する段階と、基板の表面と埋没
絶縁層との間にソース／ドレーン領域を形成する段階と
を含む。
果トランジスターを製造する方法は、半導体基板の活性
領域内に定義されたチャンネル領域上にゲートを形成す
る段階と、ゲート両側に、そして基板の表面からその下
に所定の深さほど外れた位置に定義された領域の不純物
を注入する段階と、熱処理を行って不純物が注入された
領域の埋没絶縁層を形成する段階と、基板の表面と埋没
絶縁層との間にソース／ドレーン領域を形成する段階と
を含む。
【００１２】以上のような本発明によると、ソース／ド
レーン領域下の埋没絶縁層がソース／ドレーン領域から
基板、又はウェルに流れる漏洩電流を遮断することによ
って浅い接合デバイスの動作特性が改善される。
レーン領域下の埋没絶縁層がソース／ドレーン領域から
基板、又はウェルに流れる漏洩電流を遮断することによ
って浅い接合デバイスの動作特性が改善される。
【００１３】次は、添付された図面を参照して本発明の
実施形態に対して詳細に説明する。添付された図面で、
同一の参照番号は、同一の部分を各々示す。
実施形態に対して詳細に説明する。添付された図面で、
同一の参照番号は、同一の部分を各々示す。
【００１４】
【発明の実施の形態】図２を参照すると、本発明の浅い
接合ＭＯＳトランジスターは、半導体基板（又は、ウェ
ル）１内に形成された素子分離用フィールド酸化膜２と
埋め立て絶縁層６を備えている。埋め立て絶縁層６は、
ソース／ドレーン領域１２下に形成されている。トラン
ジスターは、チャンネル領域上のゲート絶縁層３と、ゲ
ート絶縁層３上のポリシリコンゲート電極４ａと、ゲー
ト電極４ａの側壁上のスペーサー５ａと、各側壁スペー
サー５ａと、フィールド酸化膜２との間の基板の表面に
各々形成されたシリサイド層１１と、ソース／ドレーン
領域１２を備える。各ソース／ドレーン領域１２は、低
濃度領域８ａと高濃度領域９ａからなるＬＤＤ（ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有する。ソ
ース／ドレーン領域１２下にある埋没絶縁層６は、浅い
接合のためソース／ドレーン領域１２から基板（又は、
ウェル）に流れる漏洩電流を遮断する。
接合ＭＯＳトランジスターは、半導体基板（又は、ウェ
ル）１内に形成された素子分離用フィールド酸化膜２と
埋め立て絶縁層６を備えている。埋め立て絶縁層６は、
ソース／ドレーン領域１２下に形成されている。トラン
ジスターは、チャンネル領域上のゲート絶縁層３と、ゲ
ート絶縁層３上のポリシリコンゲート電極４ａと、ゲー
ト電極４ａの側壁上のスペーサー５ａと、各側壁スペー
サー５ａと、フィールド酸化膜２との間の基板の表面に
各々形成されたシリサイド層１１と、ソース／ドレーン
領域１２を備える。各ソース／ドレーン領域１２は、低
濃度領域８ａと高濃度領域９ａからなるＬＤＤ（ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有する。ソ
ース／ドレーン領域１２下にある埋没絶縁層６は、浅い
接合のためソース／ドレーン領域１２から基板（又は、
ウェル）に流れる漏洩電流を遮断する。
【００１５】図３乃至図１０は、この実施形態によるＭ
ＯＳトランジスターの製造方法を示す概略的な断面図で
ある。
ＯＳトランジスターの製造方法を示す概略的な断面図で
ある。
【００１６】まず、図３を参照すると、半導体基板１の
非活性領域には素子分離用フィールド酸化膜２が、いわ
ゆるＬＯＣＯＳ工程によって３０００〜５０００オング
ストロームの厚さで形成される。スレショルド電圧（ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の調整のためのチ
ャンネルイオン注入工程が行われた後、基板１の活性領
域内に定義されたチャンネル領域上にはゲート絶縁膜３
とポリシリコン膜のゲート４が順次的に形成される。続
いて、ゲート４をマスクとして使用して酸素分子Ｏ2、
又はイオンが基板１に注入される。この時、不純物注入
は、ポリシリコンゲート４両側の基板表面から下に所定
の深さほど外れた位置に定義された領域に不純物が注入
されるように調整される。例えば、注入深さが３０〜１
５０ｎｍである場合、不純物は、３０ｋｅＶ〜１８０ｋ
ｅＶの加速エネルギーで注入されることが望ましい。
非活性領域には素子分離用フィールド酸化膜２が、いわ
ゆるＬＯＣＯＳ工程によって３０００〜５０００オング
ストロームの厚さで形成される。スレショルド電圧（ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の調整のためのチ
ャンネルイオン注入工程が行われた後、基板１の活性領
域内に定義されたチャンネル領域上にはゲート絶縁膜３
とポリシリコン膜のゲート４が順次的に形成される。続
いて、ゲート４をマスクとして使用して酸素分子Ｏ2、
又はイオンが基板１に注入される。この時、不純物注入
は、ポリシリコンゲート４両側の基板表面から下に所定
の深さほど外れた位置に定義された領域に不純物が注入
されるように調整される。例えば、注入深さが３０〜１
５０ｎｍである場合、不純物は、３０ｋｅＶ〜１８０ｋ
ｅＶの加速エネルギーで注入されることが望ましい。
【００１７】次に、窒素雰囲気下で、約９５０〜１３０
０℃の温度で熱処理工程が行われると、図4に図示され
たように、ポリシリコンゲート４ａの側壁及び上部に酸
化膜５が形成されることと共に酸素分子、又はイオンが
注入された領域に埋没された珪素酸化層６が形成され
る。図面で、参照番号４ｂは、不純物が貫通したポリシ
リコンゲートを表示する。
０℃の温度で熱処理工程が行われると、図4に図示され
たように、ポリシリコンゲート４ａの側壁及び上部に酸
化膜５が形成されることと共に酸素分子、又はイオンが
注入された領域に埋没された珪素酸化層６が形成され
る。図面で、参照番号４ｂは、不純物が貫通したポリシ
リコンゲートを表示する。
【００１８】図５を参照すると、フォトレジスト７が塗
布され、エッチバックによって上部ポリシリコン層４ｂ
が完全に除去される。続いて、図６に図示されたよう
に、フォトレジスト７が除去される。
布され、エッチバックによって上部ポリシリコン層４ｂ
が完全に除去される。続いて、図６に図示されたよう
に、フォトレジスト７が除去される。
【００１９】図７を参照すると、傾斜イオン注入が行わ
れる。このイオン注入工程で、不純物としてはＰ（又
は、Ｂ）が使用され、不純物注入のティルト角度は、４
０〜６０゜である。このようなイオン注入によって、基
板１の露出された表面と埋没酸化層６との間に低濃度ソ
ース／ドレーン領域、即ちｎ-（又は、ｐ-）領域８が形
成される。この時、各低濃度ソース／ドレーン領域８の
一部は、ポリシリコンゲート４ａと空間的に重なる。
れる。このイオン注入工程で、不純物としてはＰ（又
は、Ｂ）が使用され、不純物注入のティルト角度は、４
０〜６０゜である。このようなイオン注入によって、基
板１の露出された表面と埋没酸化層６との間に低濃度ソ
ース／ドレーン領域、即ちｎ-（又は、ｐ-）領域８が形
成される。この時、各低濃度ソース／ドレーン領域８の
一部は、ポリシリコンゲート４ａと空間的に重なる。
【００２０】図８を参照すると、ポリシリコンゲート４
ａの上部表面が露出される時までエッチバックを行うこ
とによって、ポリシリコンゲートの側壁にスペーサー５
ａが形成される。続いて、イオン注入によって、基板表
面と埋没酸化層６との間に高濃度のソース／ドレーン領
域、即ちｎ+（又は、ｐ+）領域９が形成される。このイ
オン注入工程で、不純物としてはＡｓ（又は、ＢＦ2）
が使用される。各高濃度ソース／ドレーン領域９の一部
は、側壁スペーサー５ａと各々空間的に重なる。上の工
程によって、ＬＤＤ構造のソース／ドレーンが形成され
る。
ａの上部表面が露出される時までエッチバックを行うこ
とによって、ポリシリコンゲートの側壁にスペーサー５
ａが形成される。続いて、イオン注入によって、基板表
面と埋没酸化層６との間に高濃度のソース／ドレーン領
域、即ちｎ+（又は、ｐ+）領域９が形成される。このイ
オン注入工程で、不純物としてはＡｓ（又は、ＢＦ2）
が使用される。各高濃度ソース／ドレーン領域９の一部
は、側壁スペーサー５ａと各々空間的に重なる。上の工
程によって、ＬＤＤ構造のソース／ドレーンが形成され
る。
【００２１】図９を参照すると、基板の全体表面上に
は、チタンＴｉ、又はコバルトＣｏ膜１０が２００〜５
００オングストロームの厚さで蒸着される。
は、チタンＴｉ、又はコバルトＣｏ膜１０が２００〜５
００オングストロームの厚さで蒸着される。
【００２２】最後に、図１０を参照すると、熱処理が行
われる。この熱処理によってフィールド酸化膜２と側壁
スペーサー５ａとの間の高濃度ソース／ドレーン領域に
シリサイド膜１１が３００〜８００オングストロームの
厚さで形成される。ＬＤＤ構造のソース／ドレーン１２
の低濃度領域８ａと高濃度領域９ａは、ポリシリコンゲ
ート４ａと側壁スペーサー５ａと重畳される。側壁スペ
ーサー５ａ及びフィールド酸化膜２上に残っているＴ
ｉ、又はＣｏ膜１０ａ及び１０ｂが除去される。
われる。この熱処理によってフィールド酸化膜２と側壁
スペーサー５ａとの間の高濃度ソース／ドレーン領域に
シリサイド膜１１が３００〜８００オングストロームの
厚さで形成される。ＬＤＤ構造のソース／ドレーン１２
の低濃度領域８ａと高濃度領域９ａは、ポリシリコンゲ
ート４ａと側壁スペーサー５ａと重畳される。側壁スペ
ーサー５ａ及びフィールド酸化膜２上に残っているＴ
ｉ、又はＣｏ膜１０ａ及び１０ｂが除去される。
【００２３】以後、通常的な配線工程が行われて、ＭＯ
Ｓトランジスターの製造が完了される。
Ｓトランジスターの製造が完了される。
【００２４】この技術分野の通常的な知識を持っている
者は、ここに開示された本発明の思想と範囲内で本発明
の多様な実施形態があることができることがよく分か
る。ここに開示された特定の明細と実施形態は、単に例
として考慮すべきで、本発明の思想と範囲は、添付され
た請求項に示している。
者は、ここに開示された本発明の思想と範囲内で本発明
の多様な実施形態があることができることがよく分か
る。ここに開示された特定の明細と実施形態は、単に例
として考慮すべきで、本発明の思想と範囲は、添付され
た請求項に示している。
【００２５】
【発明の効果】以上のような本発明によると、ソース／
ドレーン領域下に埋没絶縁層がソース／ドレーン領域か
ら基板、又はウェルに流れる漏洩電流を遮断することに
よって浅い接合デバイスの動作特性が改善される。又、
接合深さとか接合漏洩電流を考慮する必要がないため、
シリサイド膜の形成時、シリサイド膜厚さの制御が不必
要である。
ドレーン領域下に埋没絶縁層がソース／ドレーン領域か
ら基板、又はウェルに流れる漏洩電流を遮断することに
よって浅い接合デバイスの動作特性が改善される。又、
接合深さとか接合漏洩電流を考慮する必要がないため、
シリサイド膜の形成時、シリサイド膜厚さの制御が不必
要である。
【図１】 従来の浅い接合のソース／ドレーン領域を有
するＭＯＳトランジスターの概略的な断面図である。
するＭＯＳトランジスターの概略的な断面図である。
【図２】 本発明の一実施形態による浅い接合のソース
／ドレーン領域を有するＭＯＳトランジスターの概略的
な断面図である。
／ドレーン領域を有するＭＯＳトランジスターの概略的
な断面図である。
【図３】 図２のＭＯＳトランジスターの製造工程を示
す概略的な断面図であって、ゲートをマスクとして使用
して酸素分子又はイオンが基板に注入される状態を示す
図である。
す概略的な断面図であって、ゲートをマスクとして使用
して酸素分子又はイオンが基板に注入される状態を示す
図である。
【図４】 図３に続いて、珪素酸化層が形成された状態
を示すＭＯＳトランジスターの断面図である。
を示すＭＯＳトランジスターの断面図である。
【図５】 図４に続いて、フォトレジストが塗布された
状態を示すＭＯＳトランジスターの断面図である。
状態を示すＭＯＳトランジスターの断面図である。
【図６】 図５に続いて、フォトレジストが除去された
状態を示すＭＯＳトランジスターの断面図である。
状態を示すＭＯＳトランジスターの断面図である。
【図７】 図６に続いて、傾斜イオン注入が行われて、
低濃度のソース／ドレーン領域が形成されている状態を
示す断面図である。
低濃度のソース／ドレーン領域が形成されている状態を
示す断面図である。
【図８】 図７に続いて、高濃度のソース／ドレーン領
域が形成される状態を示すＭＯＳトランジスターの断面
図である。
域が形成される状態を示すＭＯＳトランジスターの断面
図である。
【図９】 図８に続いて、チタン又はコバルト膜が蒸着
される状態を示すＭＯＳトランジスターの断面図であ
る。
される状態を示すＭＯＳトランジスターの断面図であ
る。
【図１０】 図９に続いて、シリサイド膜が形成される
状態を示すＭＯＳトランジスターの断面図である。
状態を示すＭＯＳトランジスターの断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート絶縁層 ４ａ ゲート電極（ポリシリコンゲート電極） ５ａ スペーサー（側壁スペーサー） ６ 埋没絶縁層（埋め立て絶縁層） ７ フォトレジスト ８，８ａ 低濃度ソース／ドレーン領域 ９，９ａ 高濃度ソース／ドレーン領域 １０，１０ａ Ｔｉ、又はＣｏ膜 １１ シリサイド層
Claims (21)
- 【請求項１】 金属−酸化物−半導体（ＭＯＳ）電界効
果トランジスターにおいて、 素子分離領域とチャンネル領域を有する半導体基板と、 前記チャンネル領域上のゲート絶縁層と、 前記ゲート絶縁層上のゲート電極と、 前記ゲート電極の側壁上のスペーサーと、 前記各側壁スペーサーと前記素子分離領域との間の前記
基板の表面に各々形成されたシリサイド層と、 前記シリサイド層下に形成された埋没絶縁層と、 前記側壁スペーサーの下、そして前記チャンネル領域の
両側と、前記各シリサイド層の間に各々形成されたソー
ス／ドレーン領域とを含むことを特徴とするＭＯＳトラ
ンジスター。 - 【請求項２】 前記ソース／ドレーン領域各々は、低濃
度領域と高濃度領域を有することを特徴とする請求項１
に記載のＭＯＳトランジスター。 - 【請求項３】 前記埋没絶縁層は、前記側壁スペーサー
と空間的に重なることを特徴とする請求項１に記載のＭ
ＯＳトランジスター。 - 【請求項４】 前記埋没絶縁層は、酸化層であることを
特徴とする請求項１に記載のＭＯＳトランジスター。 - 【請求項５】 前記各シリサイド層の厚さは、３００〜
８００オングストロームであることを特徴とする請求項
１に記載のＭＯＳトランジスター。 - 【請求項６】 金属−酸化物−半導体（ＭＯＳ）電界効
果トランジスターを製造する方法において、 半導体基板の活性領域内に定義されたチャンネル領域上
にゲートを形成する段階と、 前記ゲート両側に、そして前記基板の表面からその下に
所定の深さほど外れた位置に定義された領域の不純物を
注入する段階と、 熱処理を行って前記不純物が注入された領域に埋没絶縁
層を形成する段階と、 前記基板の表面と前記埋没絶縁層の間にソース／ドレー
ン領域を形成する段階とを含むことを特徴とするＭＯＳ
トランジスターの製造方法。 - 【請求項７】 前記各埋没絶縁層は、酸化層であること
を特徴とする請求項６に記載のＭＯＳトランジスター製
造方法。 - 【請求項８】 前記不純物は、酸素分子、或いはイオン
であることを特徴とする請求項６に記載のＭＯＳトラン
ジスター製造方法。 - 【請求項９】 前記不純物注入は、３０〜１８０ｋｅＶ
の加速エネルギーで行われることを特徴とする請求項６
に記載のＭＯＳトランジスター製造方法。 - 【請求項１０】 前記各埋没絶縁層は、前記基板の前記
表面から３０〜１５０ｎｍの深さの下に位置することを
特徴とする請求項６に記載のＭＯＳトランジスター製造
方法。 - 【請求項１１】 前記熱処理は、９５０〜１３００℃、
窒素雰囲気で行われることを特徴とする請求項６に記載
のＭＯＳトランジスター製造方法。 - 【請求項１２】 金属−酸化物−半導体（ＭＯＳ）電界
効果トランジスターを製造する方法において、 前記基板の活性領域内に定義されたチャンネル領域上に
ポリシリコンゲートを形成する段階と、 前記ポリシリコンゲート両側に、そして前記基板の表面
からその下に所定の深さほど外れた位置に定義された領
域に酸素分子、又はイオンを注入する段階と、 熱処理を行って、前記ゲートの側壁及び上部に酸化膜が
形成されることと共に前記酸素分子、又はイオンが注入
された領域に埋没酸化層を形成させる段階と、 前記ポリシリコンゲートの前記側壁にスペーサーを形成
する段階と、 傾斜イオン注入によって前記基板の表面と前記埋没酸化
層の間に低濃度のソース／ドレーン領域を形成するが、
前記各低濃度ソース／ドレーン領域の一部が前記ポリシ
リコンゲートと空間的に重なるようにする段階と、 イオン注入によって前記基板表面と前記埋没酸化層の間
に高濃度のソース／ドレーン領域を形成するが、各高濃
度ソース／ドレーン領域の一部が前記側壁スペーサーと
各々空間的に重なるようにする段階と、 前記側壁スペーサー両側の前記高濃度ソース／ドレーン
領域シリサイド膜を形成する段階とを含むことを特徴と
するＭＯＳトランジスター製造方法。 - 【請求項１３】 前記傾斜イオン注入のティルト角度
は、４５〜６０゜であることを特徴とする請求項１２に
記載のＭＯＳトランジスター製造方法。 - 【請求項１４】 前記シリサイド膜は、３００〜８００
オングストロームの厚さで形成されることを特徴とする
請求項１２に記載のＭＯＳトランジスター製造方法。 - 【請求項１５】 前記シリサイド膜を形成する段階は、 前記基板の全体表面にチタンＴｉ膜を形成する段階及
び、 熱処理を行う段階とを含むことを特徴とする請求項１２
に記載のＭＯＳトランジスター製造方法。 - 【請求項１６】 前記チタン膜は、２００〜５００オン
グストロームの厚さで形成されることを特徴とする請求
項１５に記載のＭＯＳトランジスター製造方法。 - 【請求項１７】 前記シリサイド膜を形成する段階は、 前記基板の全体表面にコバルトＣｏ膜を形成する段階及
び、 熱処理を行う段階とを含むことを特徴とする請求項１２
に記載のＭＯＳトランジスター製造方法。 - 【請求項１８】 前記コバルト膜は、２００〜５００オ
ングストロームの厚さで形成されることを特徴とする請
求項１７に記載のＭＯＳトランジスター製造方法。 - 【請求項１９】 前記低濃度ソース／ドレーン領域の形
成のためのイオン注入段階では、リンＰイオンが注入さ
れ、前記高濃度ソース／ドレーン領域の形成のためのイ
オン注入段階では、ヒ素Ａｓイオンが注入されることを
特徴とする請求項１２に記載のＭＯＳトランジスター製
造方法。 - 【請求項２０】 前記低濃度ソース／ドレーン領域の形
成のためのイオン注入段階では、硼素Ｂイオンが注入さ
れ、前記高濃度ソース／ドレーン領域の形成のためのイ
オン注入段階では、フッ化硼素ＢＦ2イオンが注入され
ることを特徴とする請求項１２に記載のＭＯＳトランジ
スター製造方法。 - 【請求項２１】 金属−酸化物−半導体（ＭＯＳ）電界
効果トランジスターにおいて、 半導体基板と、 前記基板内に形成され、素子分離領域とチャンネル領域
を有するウェルと、 前記チャンネル領域上のゲート絶縁層と、 前記ゲート絶縁層上のゲート電極と、 前記ゲート電極の側壁上のスペーサーと、 前記各側壁スペーサーと前記素子分離領域との間の前記
基板の表面に各々形成されたシリサイド層と、 前記シリサイド層下に形成された埋没絶縁層と、 前記側壁スペーサーの下、そして前記チャンネル領域の
両側と前記各シリサイド層との間に各々形成されたソー
ス／ドレーン領域とを含むことを特徴とするＭＯＳトラ
ンジスター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199748109 | 1997-09-22 | ||
| KR1019970048109A KR19990026126A (ko) | 1997-09-22 | 1997-09-22 | 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186544A true JPH11186544A (ja) | 1999-07-09 |
Family
ID=19521499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10268706A Pending JPH11186544A (ja) | 1997-09-22 | 1998-09-22 | 浅い接合のソース／ドレーンを有するｍｏｓトランジスター及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11186544A (ja) |
| KR (1) | KR19990026126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7396730B2 (en) | 2004-02-11 | 2008-07-08 | Samsung Electronics Co., Ltd. | Integrated circuit devices including an L-shaped depletion barrier layer adjacent opposite sides of a gate pattern and methods of forming the same |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434715B1 (ko) * | 1997-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
| KR100881387B1 (ko) * | 2002-07-11 | 2009-02-02 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
| KR100914973B1 (ko) * | 2003-04-16 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 형성방법 |
| US7851859B2 (en) | 2006-11-01 | 2010-12-14 | Samsung Electronics Co., Ltd. | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
-
1997
- 1997-09-22 KR KR1019970048109A patent/KR19990026126A/ko not_active Application Discontinuation
-
1998
- 1998-09-22 JP JP10268706A patent/JPH11186544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7858457B2 (en) | 2003-02-11 | 2010-12-28 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices including a depletion barrier layer at source/drain regions |
| US7396730B2 (en) | 2004-02-11 | 2008-07-08 | Samsung Electronics Co., Ltd. | Integrated circuit devices including an L-shaped depletion barrier layer adjacent opposite sides of a gate pattern and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990026126A (ko) | 1999-04-15 |
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