JPH0645434A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0645434A JPH0645434A JP19932492A JP19932492A JPH0645434A JP H0645434 A JPH0645434 A JP H0645434A JP 19932492 A JP19932492 A JP 19932492A JP 19932492 A JP19932492 A JP 19932492A JP H0645434 A JPH0645434 A JP H0645434A
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Abstract
(57)【要約】
【目的】チャネルストッパーとソース・ドレイン拡散層
との接合容量の増加を抑え，接合耐圧の低下を最小限に
とどめると同時に、ＭＯＳトランジスタのパンチスルー
を抑制する。 【構成】Ｐ型シリコン基板１０１にフィールド酸化シリ
コン膜１０２，ゲート酸化シリコン膜１０３，ゲート電
極１０４，第１のＮ型拡散層１０５ａ，第２のＮ型拡散
層１０７を形成した後、ボロンイオンの導入によりＰ型
チャネルストッパー１０８を形成する。Ｐ型チャネルス
トッパー１０８と第１のＮ型拡散層１０５ａとの接合
は、それぞれと不純物濃度の低い部分で形成され、かつ
ゲート電極１０４のスペーサである酸化シリコン膜１０
６ａの直下で形成される。
との接合容量の増加を抑え，接合耐圧の低下を最小限に
とどめると同時に、ＭＯＳトランジスタのパンチスルー
を抑制する。 【構成】Ｐ型シリコン基板１０１にフィールド酸化シリ
コン膜１０２，ゲート酸化シリコン膜１０３，ゲート電
極１０４，第１のＮ型拡散層１０５ａ，第２のＮ型拡散
層１０７を形成した後、ボロンイオンの導入によりＰ型
チャネルストッパー１０８を形成する。Ｐ型チャネルス
トッパー１０８と第１のＮ型拡散層１０５ａとの接合
は、それぞれと不純物濃度の低い部分で形成され、かつ
ゲート電極１０４のスペーサである酸化シリコン膜１０
６ａの直下で形成される。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置の製
造方法に関し、特にＭＯＳ型半導体装置の素子分離およ
びＭＯＳトランジスタのパンチスルーにかかわる半導体
基板と同一導電型の埋め込み拡散層の形成方法に関す
る。
造方法に関し、特にＭＯＳ型半導体装置の素子分離およ
びＭＯＳトランジスタのパンチスルーにかかわる半導体
基板と同一導電型の埋め込み拡散層の形成方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ型半導体装置は、年々微細構造化
が進み、最近では１μｍ以下のソース，ドレイン間距離
（チャネル長）を有するＭＯＳトランジスタからなる半
導体装置が製造されるようになってきた。チャネル長が
１μｍ以下になるとＭＯＳトランジスタでは、ホットキ
ャリア効果による性能低下を回避するため、ＬＤＤ（Ｌ
ｉｇｈｔｒｙ Ｄｏｐｅｄ Ｄｒａｉｎの略）型構造が
主流となってくる。素子の微細構造が進むと、寄生ＭＯ
Ｓトランジスタ効果を防ぐための素子分離の微細化も同
時に進められる。
が進み、最近では１μｍ以下のソース，ドレイン間距離
（チャネル長）を有するＭＯＳトランジスタからなる半
導体装置が製造されるようになってきた。チャネル長が
１μｍ以下になるとＭＯＳトランジスタでは、ホットキ
ャリア効果による性能低下を回避するため、ＬＤＤ（Ｌ
ｉｇｈｔｒｙ Ｄｏｐｅｄ Ｄｒａｉｎの略）型構造が
主流となってくる。素子の微細構造が進むと、寄生ＭＯ
Ｓトランジスタ効果を防ぐための素子分離の微細化も同
時に進められる。
【０００３】このようなＭＯＳトランジスタや素子分離
の微細化は、パンチスルー現象を顕在化させ、集積度を
向上させる上で大きな障害となってきた。このパンチス
ルー現象を防止する手段としては、半導体基板の不純物
濃度を高める方法が考えられる。
の微細化は、パンチスルー現象を顕在化させ、集積度を
向上させる上で大きな障害となってきた。このパンチス
ルー現象を防止する手段としては、半導体基板の不純物
濃度を高める方法が考えられる。
【０００４】以下ＮチャネルＭＯＳトランジスタの場合
を例にして、従来の技術を説明する。これまでＭＯＳ型
半導体装置の素子分離は、概ね、選択酸化技術により支
えられてきた。一般的な選択酸化技術では、予め選択酸
化される領域にボロンイオンを導入しておき、そののち
窒化シリコン膜等をマスクにして酸化処理を行なう。こ
こで選択酸化領域に予め導入されたボロンイオンは、素
子分離性を高めるためのものであるが、選択酸化工程で
ボロンイオンが酸化膜中に取り込まれたり、熱拡散によ
り濃度が低下することが知られている。一方、これを見
越してボロンイオンを高濃度に導入すると、選択酸化工
程で半導体基板に結晶欠陥を誘起することも知られてい
る。これらのため、一般的な選択酸化法による素子分離
は、１μｍ程度が限界とされている。
を例にして、従来の技術を説明する。これまでＭＯＳ型
半導体装置の素子分離は、概ね、選択酸化技術により支
えられてきた。一般的な選択酸化技術では、予め選択酸
化される領域にボロンイオンを導入しておき、そののち
窒化シリコン膜等をマスクにして酸化処理を行なう。こ
こで選択酸化領域に予め導入されたボロンイオンは、素
子分離性を高めるためのものであるが、選択酸化工程で
ボロンイオンが酸化膜中に取り込まれたり、熱拡散によ
り濃度が低下することが知られている。一方、これを見
越してボロンイオンを高濃度に導入すると、選択酸化工
程で半導体基板に結晶欠陥を誘起することも知られてい
る。これらのため、一般的な選択酸化法による素子分離
は、１μｍ程度が限界とされている。
【０００５】これに対し、最近、選択酸化法による素子
分離性を向上させる手段として、選択酸化後にフィール
ド酸化膜を透過させてチャネルストッパーイオンを導入
する方法が、１９８８年のアイ・イー・ディー・エム予
稿集１００−１０３頁（ＩＥＤＭ８８，ｐｐ．１００−
１０３）に報告されている。
分離性を向上させる手段として、選択酸化後にフィール
ド酸化膜を透過させてチャネルストッパーイオンを導入
する方法が、１９８８年のアイ・イー・ディー・エム予
稿集１００−１０３頁（ＩＥＤＭ８８，ｐｐ．１００−
１０３）に報告されている。
【０００６】ＭＯＳ型半導体装置の製造方法を説明する
ための工程順の断面図である図６を参照すると、上記報
告の素子分離の形成方法は、まず、Ｐ型シリコン基板２
０１表面に選択酸化によりフィールド酸化シリコン膜２
０２を形成した後、ＭＯＳトランジスタのパンチスルー
を抑制するためにＰ型拡散層２１２を形成する。このＰ
型拡散層２１２は、通常ボロンイオンを８０ｋｅＶ程度
のエネルギーで約５×１０12ｃｍ-2導入して形成する。
その後、温度８００℃の酸化雰囲気で１０〜２０ｎｍの
膜厚を有するゲート酸化シリコン膜２０３を形成する。
しかる後、フィールド酸化シリコン膜２０２を透過でき
るエネルギーでボロンイオンを導入し、Ｐ型チャネルス
トッパー２０８を形成する〔図６（ａ）〕。一般には、
フィールド酸化シリコン膜２０２の膜厚は、４００ｎｍ
程度であるため、ボロンイオンの導入はエネルギー１５
０ｋｅＶ，７×１０12ｃｍ-2程度が適切である。
ための工程順の断面図である図６を参照すると、上記報
告の素子分離の形成方法は、まず、Ｐ型シリコン基板２
０１表面に選択酸化によりフィールド酸化シリコン膜２
０２を形成した後、ＭＯＳトランジスタのパンチスルー
を抑制するためにＰ型拡散層２１２を形成する。このＰ
型拡散層２１２は、通常ボロンイオンを８０ｋｅＶ程度
のエネルギーで約５×１０12ｃｍ-2導入して形成する。
その後、温度８００℃の酸化雰囲気で１０〜２０ｎｍの
膜厚を有するゲート酸化シリコン膜２０３を形成する。
しかる後、フィールド酸化シリコン膜２０２を透過でき
るエネルギーでボロンイオンを導入し、Ｐ型チャネルス
トッパー２０８を形成する〔図６（ａ）〕。一般には、
フィールド酸化シリコン膜２０２の膜厚は、４００ｎｍ
程度であるため、ボロンイオンの導入はエネルギー１５
０ｋｅＶ，７×１０12ｃｍ-2程度が適切である。
【０００７】次に、膜厚２００ｎｍ程度のリンイオンを
含んだ多結晶シリコン膜からなるゲート電極２０４を選
択的に形成した後、フィールド酸化シリコン膜２０２お
よびゲート電極２０４に対して自己整合的にリンイオン
を７０ｋｅＶのエネルギーで１×１０13ｃｍ-2ないし５
×１０13ｃｍ-2導入し、第１のＮ型拡散層２０５を形成
する。この第１のＮ型拡散層２０５は、ＭＯＳトランジ
スタのドレイン近傍における電界を緩和させ、ホットキ
ャリア発生を抑制する目的で形成されている。続いて、
全面に２００ｎｍ程度の酸化シリコン膜２０６を形成す
る〔図６（ｂ）〕。
含んだ多結晶シリコン膜からなるゲート電極２０４を選
択的に形成した後、フィールド酸化シリコン膜２０２お
よびゲート電極２０４に対して自己整合的にリンイオン
を７０ｋｅＶのエネルギーで１×１０13ｃｍ-2ないし５
×１０13ｃｍ-2導入し、第１のＮ型拡散層２０５を形成
する。この第１のＮ型拡散層２０５は、ＭＯＳトランジ
スタのドレイン近傍における電界を緩和させ、ホットキ
ャリア発生を抑制する目的で形成されている。続いて、
全面に２００ｎｍ程度の酸化シリコン膜２０６を形成す
る〔図６（ｂ）〕。
【０００８】次に、上記酸化シリコン膜２０６をエッチ
バックし、ゲート電極２０４の側壁にスペーサとなる酸
化シリコン膜２０６ａを残留形成する。続いて、フィー
ルド酸化シリコン膜２０２および酸化シリコン膜２０６
ａに対して自己整合的に砒素イオンを５０ｋｅＶのエネ
ルギー，１×１０15ｃｍ-2ないし５×１０15ｃｍ-2導入
し、第２のＮ型拡散層２０７を形成する〔図６
（ｃ）〕。
バックし、ゲート電極２０４の側壁にスペーサとなる酸
化シリコン膜２０６ａを残留形成する。続いて、フィー
ルド酸化シリコン膜２０２および酸化シリコン膜２０６
ａに対して自己整合的に砒素イオンを５０ｋｅＶのエネ
ルギー，１×１０15ｃｍ-2ないし５×１０15ｃｍ-2導入
し、第２のＮ型拡散層２０７を形成する〔図６
（ｃ）〕。
【０００９】適当な熱処理（例えば窒素雰囲気で温度８
００℃程度，約１０分間）を施し、不純物イオンを活性
化させる。この処理により、第１のＮ型拡散層２０５，
第２のＮ型拡散層２０７はそれぞれ第１のＮ型拡散層２
０５ａ，第２のＮ型拡散層２０７ａとなる〔図６
（ｄ）〕。しかる後、層間絶縁膜（図示せず）およびア
ルミ電極（図示せず）を形成し、半導体装置の作成が完
了する。
００℃程度，約１０分間）を施し、不純物イオンを活性
化させる。この処理により、第１のＮ型拡散層２０５，
第２のＮ型拡散層２０７はそれぞれ第１のＮ型拡散層２
０５ａ，第２のＮ型拡散層２０７ａとなる〔図６
（ｄ）〕。しかる後、層間絶縁膜（図示せず）およびア
ルミ電極（図示せず）を形成し、半導体装置の作成が完
了する。
【００１０】なお、図６には明示しなかったが、ＭＯＳ
トランジスタのしきい値電圧が所望の値になるように、
イオン注入により、Ｐ型半導体層基板２０１の表面の不
純物濃度が調整される。
トランジスタのしきい値電圧が所望の値になるように、
イオン注入により、Ｐ型半導体層基板２０１の表面の不
純物濃度が調整される。
【００１１】
【発明が解決しようとする課題】以上説明したように従
来のＭＯＳ型半導体装置の製造方法では、素子分離およ
びＭＯＳトランジスタのパンチスルー抑制のために、シ
リコン基板と同導電型でかつこのシリコン基板より不純
物濃度の高い不純物拡散層をそれぞれ別々に形成してい
る。すなわち、例えばシリコン基板がＰ型のとき、素子
分離領域では選択酸化後にフィールド酸化膜を透過させ
るエネルギーのイオン注入によりＰ型チャネルストッパ
ーを形成し、ＭＯＳトランジスタ形成領域ではＰ型拡散
層を形成するもので、工程的に非常に煩雑になる。
来のＭＯＳ型半導体装置の製造方法では、素子分離およ
びＭＯＳトランジスタのパンチスルー抑制のために、シ
リコン基板と同導電型でかつこのシリコン基板より不純
物濃度の高い不純物拡散層をそれぞれ別々に形成してい
る。すなわち、例えばシリコン基板がＰ型のとき、素子
分離領域では選択酸化後にフィールド酸化膜を透過させ
るエネルギーのイオン注入によりＰ型チャネルストッパ
ーを形成し、ＭＯＳトランジスタ形成領域ではＰ型拡散
層を形成するもので、工程的に非常に煩雑になる。
【００１２】さらに、ＭＯＳトランジスタのソース・ド
レイン領域を構成する第１のＮ型拡散層がＰ型拡散層に
内包された姿態で形成され，かつこれらによる接合がこ
のＰ型拡散層の高濃度の部分で形成されるため、接合容
量の増加を誘起し、半導体装置の高速化の支障となるだ
けでなく、接合耐圧の低下から品質上も重大な問題を生
じる。
レイン領域を構成する第１のＮ型拡散層がＰ型拡散層に
内包された姿態で形成され，かつこれらによる接合がこ
のＰ型拡散層の高濃度の部分で形成されるため、接合容
量の増加を誘起し、半導体装置の高速化の支障となるだ
けでなく、接合耐圧の低下から品質上も重大な問題を生
じる。
【００１３】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置の製造方法は、一導電型の半導体基板の表面にフィ
ールド絶縁膜，およびゲート絶縁膜を形成し、フィール
ド絶縁膜上に延在した姿態を有するゲート電極をゲート
絶縁膜上に形成し、ゲート絶縁膜上におけるゲート電極
に自己整合的な逆導電型のソース・ドレイン拡散層を半
導体基板の表面に形成する工程と、イオンの飛程とイオ
ンの分散との和が上記フィールド絶縁膜の膜厚と上記ゲ
ート電極の膜厚との和より大きくなる条件と、この飛程
とこの分散との差の絶対値が上記ソース・ドレイン拡散
層の拡散層深さより大きく，かつフィールド絶縁膜の膜
厚より小さく，かつゲート電極の膜厚とゲート絶縁膜の
膜厚とソース・ドレイン拡散層の拡散層深さとの和より
小さくなる条件とのもとで、一導電型の不純物のイオン
注入を行ない、少なくともゲート電極の直下，並びにフ
ィールド絶縁膜の所定領域の直下の半導体基板中に、一
導電型の拡散層を形成する工程と、を有している。
装置の製造方法は、一導電型の半導体基板の表面にフィ
ールド絶縁膜，およびゲート絶縁膜を形成し、フィール
ド絶縁膜上に延在した姿態を有するゲート電極をゲート
絶縁膜上に形成し、ゲート絶縁膜上におけるゲート電極
に自己整合的な逆導電型のソース・ドレイン拡散層を半
導体基板の表面に形成する工程と、イオンの飛程とイオ
ンの分散との和が上記フィールド絶縁膜の膜厚と上記ゲ
ート電極の膜厚との和より大きくなる条件と、この飛程
とこの分散との差の絶対値が上記ソース・ドレイン拡散
層の拡散層深さより大きく，かつフィールド絶縁膜の膜
厚より小さく，かつゲート電極の膜厚とゲート絶縁膜の
膜厚とソース・ドレイン拡散層の拡散層深さとの和より
小さくなる条件とのもとで、一導電型の不純物のイオン
注入を行ない、少なくともゲート電極の直下，並びにフ
ィールド絶縁膜の所定領域の直下の半導体基板中に、一
導電型の拡散層を形成する工程と、を有している。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。便宜上、シリコン基板にはＮチャネルＭＯＳトラン
ジスタのみが形成されいる場合を例にして、本発明の実
施例を説明する。
る。便宜上、シリコン基板にはＮチャネルＭＯＳトラン
ジスタのみが形成されいる場合を例にして、本発明の実
施例を説明する。
【００１５】ＭＯＳ型半導体装置の製造方法を説明する
ための工程順の断面図である図１を参照すると、本発明
の第１の実施例は、まず、不純物濃度が１×１０16ｃｍ
-3程度のＰ型シリコン基板１０１上に、選択酸化法によ
りフィールド酸化シリコン膜１０２を形成し、ゲート酸
化シリコン膜１０３を形成する〔図１（ａ）〕。このと
き、フィールド酸化シリコン膜１０２は膜厚ｔF ４００
ｎｍ程度，ゲート酸化シリコン膜１０３は膜厚ｔOX１０
ｎｍ程度が好ましい。
ための工程順の断面図である図１を参照すると、本発明
の第１の実施例は、まず、不純物濃度が１×１０16ｃｍ
-3程度のＰ型シリコン基板１０１上に、選択酸化法によ
りフィールド酸化シリコン膜１０２を形成し、ゲート酸
化シリコン膜１０３を形成する〔図１（ａ）〕。このと
き、フィールド酸化シリコン膜１０２は膜厚ｔF ４００
ｎｍ程度，ゲート酸化シリコン膜１０３は膜厚ｔOX１０
ｎｍ程度が好ましい。
【００１６】次に、膜厚ｔG １５０ｎｍ程度のリンイオ
ンを含んだ多結晶シリコン膜からなるゲート電極１０４
を選択的に形成した後、フィールド酸化シリコン膜１０
２およびゲート電極１０４に対して自己整合的にリンイ
オンを７０ｋｅＶのエネルギーで１×１０13ｃｍ-2ない
し５×１０13ｃｍ-2導入し、第１のＮ型拡散層１０５を
形成する。この第１のＮ型拡散層１０５は、ＭＯＳトラ
ンジスタのドレイン近傍における電界を緩和させ、ホッ
トキャリア発生を抑制する目的で形成されている。続い
て、全面に２００ｎｍ程度の酸化シリコン膜１０６を形
成する〔図１（ｂ）〕。
ンを含んだ多結晶シリコン膜からなるゲート電極１０４
を選択的に形成した後、フィールド酸化シリコン膜１０
２およびゲート電極１０４に対して自己整合的にリンイ
オンを７０ｋｅＶのエネルギーで１×１０13ｃｍ-2ない
し５×１０13ｃｍ-2導入し、第１のＮ型拡散層１０５を
形成する。この第１のＮ型拡散層１０５は、ＭＯＳトラ
ンジスタのドレイン近傍における電界を緩和させ、ホッ
トキャリア発生を抑制する目的で形成されている。続い
て、全面に２００ｎｍ程度の酸化シリコン膜１０６を形
成する〔図１（ｂ）〕。
【００１７】次に、上記酸化シリコン膜１０６をエッチ
バックし、ゲート電極１０４の側壁にスペーサとなる酸
化シリコン膜１０６ａを残留形成する。続いて、フィー
ルド酸化シリコン膜１０２および酸化シリコン膜１０６
ａに対して自己整合的に砒素イオンを５０ｋｅＶのエネ
ルギー，１×１０15ｃｍ-2ないし５×１０15ｃｍ-2導入
し、第２のＮ型拡散層１０７を形成する〔図１
（ｃ）〕。
バックし、ゲート電極１０４の側壁にスペーサとなる酸
化シリコン膜１０６ａを残留形成する。続いて、フィー
ルド酸化シリコン膜１０２および酸化シリコン膜１０６
ａに対して自己整合的に砒素イオンを５０ｋｅＶのエネ
ルギー，１×１０15ｃｍ-2ないし５×１０15ｃｍ-2導入
し、第２のＮ型拡散層１０７を形成する〔図１
（ｃ）〕。
【００１８】次に、窒素雰囲気で温度９００℃程度，約
１０分間の熱処理を施し、不純物イオンを活性化させ
る。この処理により、第１のＮ型拡散層１０５，第２の
Ｎ型拡散層１０７はそれぞれ第１のＮ型拡散層１０５
ａ，第２のＮ型拡散層１０７ａとなる。このとき、第１
のＮ型拡散層１０５ａの拡散層深さは第２のＮ型拡散層
１０７ａのそれより深くなり、１８５ｎｍ程度となる。
その後、ボロンイオンを全面に導入し、窒素雰囲気で温
度９００℃程度，約２０分間の熱処理を施し、Ｐ型チャ
ネルストッパー１０８を形成する〔図１（ｄ）〕。この
とき、ボロンイオンの導入エネルギーは、少なくともゲ
ート電極１０４とフィールド酸化シリコン膜１０２との
積層部直下のシリコン基板１０１表面に導入させなけれ
ばならないことから、本実施例では１７０ｋｅＶ程度が
適当である。またボロンイオンの導入量は、１×１０12
ｃｍ-2ないし５×１０13ｃｍ-2程度で、この値の最適値
は第１のＮ型拡散層１０５ａとの整合耐圧と素子分離領
域の分離性とから決定できる。しかる後、層間絶縁膜
（図示せず）およびアルミ電極（図示せず）を形成し、
本実施例による半導体装置の作成が完了する。
１０分間の熱処理を施し、不純物イオンを活性化させ
る。この処理により、第１のＮ型拡散層１０５，第２の
Ｎ型拡散層１０７はそれぞれ第１のＮ型拡散層１０５
ａ，第２のＮ型拡散層１０７ａとなる。このとき、第１
のＮ型拡散層１０５ａの拡散層深さは第２のＮ型拡散層
１０７ａのそれより深くなり、１８５ｎｍ程度となる。
その後、ボロンイオンを全面に導入し、窒素雰囲気で温
度９００℃程度，約２０分間の熱処理を施し、Ｐ型チャ
ネルストッパー１０８を形成する〔図１（ｄ）〕。この
とき、ボロンイオンの導入エネルギーは、少なくともゲ
ート電極１０４とフィールド酸化シリコン膜１０２との
積層部直下のシリコン基板１０１表面に導入させなけれ
ばならないことから、本実施例では１７０ｋｅＶ程度が
適当である。またボロンイオンの導入量は、１×１０12
ｃｍ-2ないし５×１０13ｃｍ-2程度で、この値の最適値
は第１のＮ型拡散層１０５ａとの整合耐圧と素子分離領
域の分離性とから決定できる。しかる後、層間絶縁膜
（図示せず）およびアルミ電極（図示せず）を形成し、
本実施例による半導体装置の作成が完了する。
【００１９】なお、図１には明示しなかったが、ＭＯＳ
トランジスタのしきい値電圧が所望の値になるように、
イオン注入により、Ｐ型半導体層基板１０１の表面の不
純物濃度が調整される。
トランジスタのしきい値電圧が所望の値になるように、
イオン注入により、Ｐ型半導体層基板１０１の表面の不
純物濃度が調整される。
【００２０】上記第１の実施例におけるＰ型チャネルス
トッパー１０８の形成するためのボロンイオンの導入条
件について述べる。
トッパー１０８の形成するためのボロンイオンの導入条
件について述べる。
【００２１】ボロンイオンの深さ方向のプロファイルで
ある図２を参照すると、上記第１の実施例におけるゲー
ト酸化シリコン膜１０３のみを透過した部分でのＰ型チ
ャネルストッパー１０８の熱処理前後のボロンイオンの
デップス・プロファイルは、以下のようになる。このデ
ップス・プロファイルは、２次イオン質量分析（ＳＩＭ
Ｓ）法による。ゲート酸化シリコン膜の膜厚ｔOXは１０
ｎｍとする。ボロンイオンを１７０ｋｅＶ，２×１０13
ｃｍ-2の条件でシリコン基板１０１に導入した直後で
は、図２（ａ）に示すように、ボロンイオンの飛程ＲP
≒４６０ｎｍ，分散ΔＲP ≒９５ｎｍである。これに、
窒素雰囲気で温度９００℃程度，約２０分間の熱処理を
施すと、図２（ｂ）に示すように、ＲP の位置は変動し
ないが、分布幅（この濃度ではほぼ２×ΔＲP となって
いる）が広がる。１×１０17ｃｍ-2の濃度での熱処理前
後の分布幅を比較すると、熱処理前は約２００ｎｍであ
ったのが熱処理後では約３６０ｎｍとなり、約１６０ｎ
ｍ広がったことになる。このことから、熱処理後でのΔ
ＲP は約２００ｎｍとなる。Ｐ型チャネルストッパー１
０８は、最大濃度位置に対応する飛程ＲP を挟み，上下
にそれぞれ約２００ｎｍの幅を持って形成される。
ある図２を参照すると、上記第１の実施例におけるゲー
ト酸化シリコン膜１０３のみを透過した部分でのＰ型チ
ャネルストッパー１０８の熱処理前後のボロンイオンの
デップス・プロファイルは、以下のようになる。このデ
ップス・プロファイルは、２次イオン質量分析（ＳＩＭ
Ｓ）法による。ゲート酸化シリコン膜の膜厚ｔOXは１０
ｎｍとする。ボロンイオンを１７０ｋｅＶ，２×１０13
ｃｍ-2の条件でシリコン基板１０１に導入した直後で
は、図２（ａ）に示すように、ボロンイオンの飛程ＲP
≒４６０ｎｍ，分散ΔＲP ≒９５ｎｍである。これに、
窒素雰囲気で温度９００℃程度，約２０分間の熱処理を
施すと、図２（ｂ）に示すように、ＲP の位置は変動し
ないが、分布幅（この濃度ではほぼ２×ΔＲP となって
いる）が広がる。１×１０17ｃｍ-2の濃度での熱処理前
後の分布幅を比較すると、熱処理前は約２００ｎｍであ
ったのが熱処理後では約３６０ｎｍとなり、約１６０ｎ
ｍ広がったことになる。このことから、熱処理後でのΔ
ＲP は約２００ｎｍとなる。Ｐ型チャネルストッパー１
０８は、最大濃度位置に対応する飛程ＲP を挟み，上下
にそれぞれ約２００ｎｍの幅を持って形成される。
【００２２】ＭＯＳ型半導体装置の断面模式図である図
３と不純物のデップス・プロファイルである図４とを併
せて参照すると、上記第１の実施例におけるＰ型チャネ
ルストッパー１０８の熱処理後の各種の拡散層は、以下
のようになっている。なお、第１のＮ型拡散層１０５ａ
の拡散層深さＸj は１８５ｎｍである。図３において
は、領域Ｘ（Ｘ＝１，２，３，４）でのＰ型チャネルス
トッパー１０８は、熱処理後のボロンイオンの飛程ＲP
（Ｘ）（１点鎖線で表示），分散ΔＲP （Ｘ）（２点鎖
線で表示）によって決まる。このような表現では、図２
におけるＲP ，ΔＲP はそれぞれＲP （３），ΔＲ
P （３）となる。また、ＲP （Ｘ）でのボロンイオンの
濃度，およびΔＲP （Ｘ）の値は、同じではなくＸに依
存する。また、ボロンイオンの導入条件は、図２でのそ
れと同じである。
３と不純物のデップス・プロファイルである図４とを併
せて参照すると、上記第１の実施例におけるＰ型チャネ
ルストッパー１０８の熱処理後の各種の拡散層は、以下
のようになっている。なお、第１のＮ型拡散層１０５ａ
の拡散層深さＸj は１８５ｎｍである。図３において
は、領域Ｘ（Ｘ＝１，２，３，４）でのＰ型チャネルス
トッパー１０８は、熱処理後のボロンイオンの飛程ＲP
（Ｘ）（１点鎖線で表示），分散ΔＲP （Ｘ）（２点鎖
線で表示）によって決まる。このような表現では、図２
におけるＲP ，ΔＲP はそれぞれＲP （３），ΔＲ
P （３）となる。また、ＲP （Ｘ）でのボロンイオンの
濃度，およびΔＲP （Ｘ）の値は、同じではなくＸに依
存する。また、ボロンイオンの導入条件は、図２でのそ
れと同じである。
【００２３】ゲート電極１０４（ｔG ＝１５０ｎｍ）と
フィールド酸化シリコン膜１０２（ｔF ＝４００ｎｍ）
との積層領域である領域１では、ｔG ＋ｔF （＝５５０
ｎｍ）が、 ｔG ＋ｔF ＜ＲP （３）＋ΔＲP （３）＝６６０ｎｍ， および ｔG ＋ｔF ＞ＲP （３）−ΔＲP （３）＝２６０ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８がフ
ィールド酸化シリコン膜１０２の底面においてこれと直
接に接触する姿態を有して形成される。フィールド酸化
シリコン膜１０２とシリコン基板１０１との界面からＹ
1 方向へのボロンイオンのデップス・プロファイルは図
４（ａ）となり、ＲP （１）≒２０ｎｍ，ΔＲP （１）
≒１００ｎｍとなる。
フィールド酸化シリコン膜１０２（ｔF ＝４００ｎｍ）
との積層領域である領域１では、ｔG ＋ｔF （＝５５０
ｎｍ）が、 ｔG ＋ｔF ＜ＲP （３）＋ΔＲP （３）＝６６０ｎｍ， および ｔG ＋ｔF ＞ＲP （３）−ΔＲP （３）＝２６０ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８がフ
ィールド酸化シリコン膜１０２の底面においてこれと直
接に接触する姿態を有して形成される。フィールド酸化
シリコン膜１０２とシリコン基板１０１との界面からＹ
1 方向へのボロンイオンのデップス・プロファイルは図
４（ａ）となり、ＲP （１）≒２０ｎｍ，ΔＲP （１）
≒１００ｎｍとなる。
【００２４】フィールド酸化シリコン膜１０２のみがあ
る領域２では、ｔF （＝４００ｎｍ）が、 ｔF ＜ＲP （３）＋ΔＲP （３）＝６６０ｎｍ， および ｔF ＞ＲP （３）−ΔＲP （３）＝２６０ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８がフ
ィールド酸化シリコン膜１０２の底面においてこれと直
接に接触する姿態を有して形成される。フィールド酸化
シリコン膜１０２とシリコン基板１０１との界面からＹ
2 方向へのボロンイオンのデップス・プロファイルは図
４（ｂ）となり、ＲP （２）≒８０ｎｍ，ΔＲP （２）
≒２００ｎｍとなる。
る領域２では、ｔF （＝４００ｎｍ）が、 ｔF ＜ＲP （３）＋ΔＲP （３）＝６６０ｎｍ， および ｔF ＞ＲP （３）−ΔＲP （３）＝２６０ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８がフ
ィールド酸化シリコン膜１０２の底面においてこれと直
接に接触する姿態を有して形成される。フィールド酸化
シリコン膜１０２とシリコン基板１０１との界面からＹ
2 方向へのボロンイオンのデップス・プロファイルは図
４（ｂ）となり、ＲP （２）≒８０ｎｍ，ΔＲP （２）
≒２００ｎｍとなる。
【００２５】ゲート酸化シリコン膜１０３のみがある領
域３では、Ｘj （＝１８５ｎｍ）がＸj ＜ＲP （３）−
ΔＲP を満たすことから、Ｐ型チャネルストッパー１０
８はゲート酸化シリコン膜１０３とは直接に接触しない
姿態を有して形成される。ゲート酸化シリコン膜１０３
とシリコン基板１０１との界面からＹ3 方向へのリンイ
オン，砒素イオン，およびボロンイオンのデップス・プ
ロファイルは図４（ｃ）となる。なお、ボロンイオンの
デップス・プロファイルは図２（ｂ）と同じである。
域３では、Ｘj （＝１８５ｎｍ）がＸj ＜ＲP （３）−
ΔＲP を満たすことから、Ｐ型チャネルストッパー１０
８はゲート酸化シリコン膜１０３とは直接に接触しない
姿態を有して形成される。ゲート酸化シリコン膜１０３
とシリコン基板１０１との界面からＹ3 方向へのリンイ
オン，砒素イオン，およびボロンイオンのデップス・プ
ロファイルは図４（ｃ）となる。なお、ボロンイオンの
デップス・プロファイルは図２（ｂ）と同じである。
【００２６】ＭＯＳトランジスタのチャネル領域である
領域４では、 ＲP （３）−ΔＲP （３）＞ｔG ＋ｔOX＝１６０ｎｍ， および ＲP （３）−ΔＲP （３）＜ｔG ＋ｔOX＋Ｘj ＝３４５
ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８は、
ゲート酸化シリコン膜１０３とは直接に接触せずに第１
のＮ型拡散層１０５ａの拡散層深さ（Ｘj ）より浅い位
置に形成される。ゲート酸化シリコン膜１０３とシリコ
ン基板１０１との界面からＹ4 方向へのボロンイオンの
デップス・プロファイルは図４（ｄ）となり、Ｒ
P （４）≒３００ｎｍ，ΔＲP （２）≒２００ｎｍとな
る。
領域４では、 ＲP （３）−ΔＲP （３）＞ｔG ＋ｔOX＝１６０ｎｍ， および ＲP （３）−ΔＲP （３）＜ｔG ＋ｔOX＋Ｘj ＝３４５
ｎｍ を満たすことから、Ｐ型チャネルストッパー１０８は、
ゲート酸化シリコン膜１０３とは直接に接触せずに第１
のＮ型拡散層１０５ａの拡散層深さ（Ｘj ）より浅い位
置に形成される。ゲート酸化シリコン膜１０３とシリコ
ン基板１０１との界面からＹ4 方向へのボロンイオンの
デップス・プロファイルは図４（ｄ）となり、Ｒ
P （４）≒３００ｎｍ，ΔＲP （２）≒２００ｎｍとな
る。
【００２７】上述したように上記第１の実施例は、ゲー
ト酸化シリコン１０３上に設けられたゲート電極１０４
の直下のチャネル領域では、このＰ型チャネルストッパ
ー１０８はゲート酸化シリコン膜１０３と直接に接触し
ていない。一方、ゲート電極１０４の直下を含めた上記
フィールド酸化シリコン膜１０２の底面の平坦部では、
フィールド酸化シリコン膜１０２とこのＰ型チャネルス
トッパー１０８とは直接に接触している。また、概略上
記酸化シリコン膜１０６ａ直下においてのみ、上記第１
のＮ型拡散層１０５ａとＰ型チャネルストッパー１０８
とは直接に接触し、この部分においてのみ両者による接
合が形成されている。このような構造から、チャネル領
域直下でのＰ型チャネルストッパー１０８は、ＭＯＳト
ランジスタのパンチスルーの抑制に寄与することにな
る。従来の方法とは異なり、この部分のＰ型チャネルス
トッパー１０８は別途形成する必要が無いため、製造工
程は簡潔になる。
ト酸化シリコン１０３上に設けられたゲート電極１０４
の直下のチャネル領域では、このＰ型チャネルストッパ
ー１０８はゲート酸化シリコン膜１０３と直接に接触し
ていない。一方、ゲート電極１０４の直下を含めた上記
フィールド酸化シリコン膜１０２の底面の平坦部では、
フィールド酸化シリコン膜１０２とこのＰ型チャネルス
トッパー１０８とは直接に接触している。また、概略上
記酸化シリコン膜１０６ａ直下においてのみ、上記第１
のＮ型拡散層１０５ａとＰ型チャネルストッパー１０８
とは直接に接触し、この部分においてのみ両者による接
合が形成されている。このような構造から、チャネル領
域直下でのＰ型チャネルストッパー１０８は、ＭＯＳト
ランジスタのパンチスルーの抑制に寄与することにな
る。従来の方法とは異なり、この部分のＰ型チャネルス
トッパー１０８は別途形成する必要が無いため、製造工
程は簡潔になる。
【００２８】このため、第１のＮ型拡散層１０５ａとＰ
型チャネルストッパー１０８とによる接合容量の増加は
ほとんど発生しない。また、この接合は第１のＮ型拡散
層１０５ａにおける不純物濃度の低い領域とＰ型チャネ
ルストッパー１０８における不純物濃度の低い領域とに
より形成されるため、これによる接合耐圧の低下は最小
限に抑制できる。なお、本実施例における接合耐圧は、
１０ボルト程度である。
型チャネルストッパー１０８とによる接合容量の増加は
ほとんど発生しない。また、この接合は第１のＮ型拡散
層１０５ａにおける不純物濃度の低い領域とＰ型チャネ
ルストッパー１０８における不純物濃度の低い領域とに
より形成されるため、これによる接合耐圧の低下は最小
限に抑制できる。なお、本実施例における接合耐圧は、
１０ボルト程度である。
【００２９】ＭＯＳ型半導体装置の製造方法を説明する
ための工程順の断面図である図５を参照すると、本発明
の第２の実施例は、まず、上記第１の実施例と同様の方
法により、第２のＮ型拡散層１０７まで形成する〔図５
（ａ）〕。
ための工程順の断面図である図５を参照すると、本発明
の第２の実施例は、まず、上記第１の実施例と同様の方
法により、第２のＮ型拡散層１０７まで形成する〔図５
（ａ）〕。
【００３０】次に、第１のＮ型拡散層１０５，第２のＮ
型拡散層１０７を熱処理により活性化し、第１のＮ型拡
散層１０５ａ，第２のＮ型拡散層１０７ａとする。次
に、チャネル領域を内包した領域，フィールド酸化シリ
コン膜１０２における少なくともそれぞれのＭＯＳトラ
ンジスタが形成される領域を区画するのに必要な領域，
並びにフィールド酸化シリコン膜１０２におけるゲート
電極１０４が形成された領域を内包した領域に開口部を
有するフォトレジスト１１１を形成する。このフォトレ
ジスト１１１をマスクにして、上記第１の実施例と同じ
条件でボロンイオンの導入を行ない、フォトレジスト１
１１を除去してから熱処理を施して上記開口部の下のシ
リコン基板１０１にＰ型チャネルストッパー１１８を形
成する〔図５（ｂ）〕。
型拡散層１０７を熱処理により活性化し、第１のＮ型拡
散層１０５ａ，第２のＮ型拡散層１０７ａとする。次
に、チャネル領域を内包した領域，フィールド酸化シリ
コン膜１０２における少なくともそれぞれのＭＯＳトラ
ンジスタが形成される領域を区画するのに必要な領域，
並びにフィールド酸化シリコン膜１０２におけるゲート
電極１０４が形成された領域を内包した領域に開口部を
有するフォトレジスト１１１を形成する。このフォトレ
ジスト１１１をマスクにして、上記第１の実施例と同じ
条件でボロンイオンの導入を行ない、フォトレジスト１
１１を除去してから熱処理を施して上記開口部の下のシ
リコン基板１０１にＰ型チャネルストッパー１１８を形
成する〔図５（ｂ）〕。
【００３１】上記第２の実施例は、上記第１の実施例の
有する効果を有する。さらに第１の実施例に比べて、本
実施例は、接合容量の増加をより抑制できるという効果
を有する。
有する効果を有する。さらに第１の実施例に比べて、本
実施例は、接合容量の増加をより抑制できるという効果
を有する。
【００３２】なお、上記第２の実施例は、ＮチャネルＭ
ＯＳトランジスタのみからなる半導体装置を例としてい
るが、本実施例をＣＭＯＳトランジスタからなる半導体
装置に適用する場合、上記フォトレジスト１１１は別途
設ける必要はなく、ＰチャネルＭＯＳトタンジスタを形
成する領域を覆ってＮチャネルＭＯＳトランジスタ用の
チャネルストッパーを形成するためのフォトレジストの
開口部パターンに加工しておけばよい。
ＯＳトランジスタのみからなる半導体装置を例としてい
るが、本実施例をＣＭＯＳトランジスタからなる半導体
装置に適用する場合、上記フォトレジスト１１１は別途
設ける必要はなく、ＰチャネルＭＯＳトタンジスタを形
成する領域を覆ってＮチャネルＭＯＳトランジスタ用の
チャネルストッパーを形成するためのフォトレジストの
開口部パターンに加工しておけばよい。
【００３３】
【発明の効果】以上説明したように本発明のＭＯＳ型半
導体装置の製造方法は、ゲート電極形成工程以降に、ゲ
ート電極およびフィールド絶縁膜を透過させてチャネル
ストッパーを形成するため、基板表面の凹凸を反映した
形状のチャネルストッパーが得られ、素子分離およびＭ
ＯＳトランジスタのパンチスルー抑制用の埋め込み拡散
層を同時に形成することが可能となる。さらに、ＭＯＳ
トランジスタのソース・ドレインを形成する拡散層の接
合容量の増加を抑え，このソース・ドレインの接合耐圧
の低下を対称減に抑制することが可能となり、半導体装
置の高速化，高品質化が実現する。
導体装置の製造方法は、ゲート電極形成工程以降に、ゲ
ート電極およびフィールド絶縁膜を透過させてチャネル
ストッパーを形成するため、基板表面の凹凸を反映した
形状のチャネルストッパーが得られ、素子分離およびＭ
ＯＳトランジスタのパンチスルー抑制用の埋め込み拡散
層を同時に形成することが可能となる。さらに、ＭＯＳ
トランジスタのソース・ドレインを形成する拡散層の接
合容量の増加を抑え，このソース・ドレインの接合耐圧
の低下を対称減に抑制することが可能となり、半導体装
置の高速化，高品質化が実現する。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】上記第１の実施例を説明するためのボロンイオ
ンのデップス・プロファイルを示すグラフである。
ンのデップス・プロファイルを示すグラフである。
【図３】上記第１の実施例の効果を説明するための断面
模式図である。
模式図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、ＭＯＳ型半導体装置における導電型不純物ののデ
ップス・プロファイルを示すグラフである。
あり、ＭＯＳ型半導体装置における導電型不純物ののデ
ップス・プロファイルを示すグラフである。
【図５】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図６】従来のＭＯＳ型半導体装置の製造方法を説明す
るための工程順の断面図である。
るための工程順の断面図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化シリコン膜 １０３，２０３ ゲート酸化シリコン膜 １０４，２０４ ゲート電極 １０５，１０５ａ，２０５，２０５ａ 第１のＮ型拡
散層 １０６，１０６ａ，２０６，２０６ａ 酸化シリコン
膜 １０７，１０７ａ，２０７，２０７ａ 第２のＮ型拡
散層 １０８，１１８，２０８ Ｐ型チャネルストッパー １１１ フォトレジスト ２１２ Ｐ型拡散層
散層 １０６，１０６ａ，２０６，２０６ａ 酸化シリコン
膜 １０７，１０７ａ，２０７，２０７ａ 第２のＮ型拡
散層 １０８，１１８，２０８ Ｐ型チャネルストッパー １１１ フォトレジスト ２１２ Ｐ型拡散層
Claims (1)
- 【請求項１】 一導電型の半導体基板の表面にフィール
ド絶縁膜，およびゲート絶縁膜を形成し、前記フィール
ド絶縁膜上に延在した姿態を有するゲート電極を前記ゲ
ート絶縁膜上に形成し、前記ゲート絶縁膜上における前
記ゲート電極に自己整合的な逆導電型のソース・ドレイ
ン拡散層を前記半導体基板の表面に形成する工程と、 イオンの飛程とイオンの分散との和が前記フィールド絶
縁膜の膜厚と前記ゲート電極の膜厚との和より大きくな
る条件と、前記飛程と前記分散との差の絶対値が前記ソ
ース・ドレイン拡散層の拡散層深さより大きく，かつ前
記フィールド絶縁膜の膜厚より小さく，かつ前記ゲート
電極の膜厚と前記ゲート絶縁膜の膜厚と前記ソース・ド
レイン拡散層の拡散層深さとの和より小さくなる条件と
のもとで、一導電型の不純物のイオン注入を行ない、少
なくとも前記ゲート電極の直下，および前記フィールド
絶縁膜における少なくともそれぞれのＭＯＳトランジス
タが形成される領域を区画できる所定領域の直下の前記
半導体基板中に、一導電型の拡散層を形成する工程と、 を有することを特徴とするＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19932492A JPH0645434A (ja) | 1992-07-27 | 1992-07-27 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19932492A JPH0645434A (ja) | 1992-07-27 | 1992-07-27 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645434A true JPH0645434A (ja) | 1994-02-18 |
Family
ID=16405907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19932492A Pending JPH0645434A (ja) | 1992-07-27 | 1992-07-27 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645434A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998006137A1 (en) * | 1996-08-07 | 1998-02-12 | Advanced Micro Devices, Inc. | Selectively doped channel region for increased idsat and method for making same |
| US6188106B1 (en) | 1998-09-03 | 2001-02-13 | Advanced Micro Devices, Inc. | MOSFET having a highly doped channel liner and a dopant seal to provide enhanced device properties |
| US6362510B1 (en) | 1998-12-07 | 2002-03-26 | Advanced Micro Devices, Inc. | Semiconductor topography having improved active device isolation and reduced dopant migration |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149163A (ja) * | 1985-08-30 | 1987-07-03 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPH03139861A (ja) * | 1989-10-25 | 1991-06-14 | Sony Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-27 JP JP19932492A patent/JPH0645434A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62149163A (ja) * | 1985-08-30 | 1987-07-03 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPH03139861A (ja) * | 1989-10-25 | 1991-06-14 | Sony Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998006137A1 (en) * | 1996-08-07 | 1998-02-12 | Advanced Micro Devices, Inc. | Selectively doped channel region for increased idsat and method for making same |
| US6188106B1 (en) | 1998-09-03 | 2001-02-13 | Advanced Micro Devices, Inc. | MOSFET having a highly doped channel liner and a dopant seal to provide enhanced device properties |
| US6362510B1 (en) | 1998-12-07 | 2002-03-26 | Advanced Micro Devices, Inc. | Semiconductor topography having improved active device isolation and reduced dopant migration |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |