JP2000340676A - Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 - Google Patents
Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法Info
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- JP2000340676A JP2000340676A JP11151180A JP15118099A JP2000340676A JP 2000340676 A JP2000340676 A JP 2000340676A JP 11151180 A JP11151180 A JP 11151180A JP 15118099 A JP15118099 A JP 15118099A JP 2000340676 A JP2000340676 A JP 2000340676A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＣＭＯＳデバイスの耐圧を高くする。そのＣ
ＭＯＳデバイスの製造を容易にする。 【解決手段】 一導電型の半導体基板（１）に反対
導電型のウェル（２）を形成し、ウェル（２）に第一の
低ドープのドレイン領域（５）、低ドープのソース領域
（６）、及び半導体基板（１）の表面にチャネルストッ
パー領域（１０）を形成するためにイオンを注入し、ウ
ェル（２）にチャネルストッパー領域（９）、及び半導
体基板（１）の表面に第二の低ドープのドレイン領域
（７）、低ドープのソース領域（８）を形成するために
イオンを注入し、上記注入されたイオンを半導体基板内
部に拡散して、第一及び第二の低濃度のドレイン領域
（５、７）、低濃度のソース領域（６、８）、及びチャ
ネルストッパー領域（９，１０）を形成し、第一及び第
二の低濃度のドレイン領域（５、７）にそれぞれ同じ導
電型のドレイン領域（５Ａ、７Ａ）を形成する。
ＭＯＳデバイスの製造を容易にする。 【解決手段】 一導電型の半導体基板（１）に反対
導電型のウェル（２）を形成し、ウェル（２）に第一の
低ドープのドレイン領域（５）、低ドープのソース領域
（６）、及び半導体基板（１）の表面にチャネルストッ
パー領域（１０）を形成するためにイオンを注入し、ウ
ェル（２）にチャネルストッパー領域（９）、及び半導
体基板（１）の表面に第二の低ドープのドレイン領域
（７）、低ドープのソース領域（８）を形成するために
イオンを注入し、上記注入されたイオンを半導体基板内
部に拡散して、第一及び第二の低濃度のドレイン領域
（５、７）、低濃度のソース領域（６、８）、及びチャ
ネルストッパー領域（９，１０）を形成し、第一及び第
二の低濃度のドレイン領域（５、７）にそれぞれ同じ導
電型のドレイン領域（５Ａ、７Ａ）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタを同一半
導体基板に形成した相補型（Ｃ）ＭＯＳデバイス及びＣ
ＭＯＳデバイスの製造方法に関する。
トランジスタとＮチャネルＭＯＳトランジスタを同一半
導体基板に形成した相補型（Ｃ）ＭＯＳデバイス及びＣ
ＭＯＳデバイスの製造方法に関する。
【０００２】
【従来の技術】図６はＰウェル型ＣＭＯＳデバイスの一
般的な素子構造を示す断面図である。使用されるシリコ
ン（Ｓｉ）半導体基板１はｎ型であり、その表面にはｐ
型のウェル（ｗｅｌｌ）２が深く形成されている。ｐ型
ウェル２の表面にはｎチャネルのＭＯＳトランジスタ
（以下、Ｎ−ＭＯＳと呼ぶ）３が形成される。ｎ−型の
半導体基板１の表面にはｐチャネルのＭＯＳトランジス
タ（以下、Ｐ−ＭＯＳと呼ぶ）４が形成される。ｐ型ウ
ェル２の表面にはＮ−ＭＯＳ３のドレイン／ソースとな
るｎ＋型領域５Ａ，６Ａが浅く形成され、半導体基板１
の表面にはＰ−ＭＯＳ４のドレイン／ソースとなるｐ＋
型領域７Ａ，８Ａが浅く形成されている。更に、Ｎ−Ｍ
ＯＳ３とＰ−ＭＯＳ４の間を分離するために、ｐ型ウェ
ル２の表面にはｐ型のチャネルストッパー９がＮ−ＭＯ
Ｓ３寄りに、また半導体基板１の表面にはｎ型のチャネ
ルストッパー１０がＰ−ＭＯＳ４寄りに形成されてい
る。
般的な素子構造を示す断面図である。使用されるシリコ
ン（Ｓｉ）半導体基板１はｎ型であり、その表面にはｐ
型のウェル（ｗｅｌｌ）２が深く形成されている。ｐ型
ウェル２の表面にはｎチャネルのＭＯＳトランジスタ
（以下、Ｎ−ＭＯＳと呼ぶ）３が形成される。ｎ−型の
半導体基板１の表面にはｐチャネルのＭＯＳトランジス
タ（以下、Ｐ−ＭＯＳと呼ぶ）４が形成される。ｐ型ウ
ェル２の表面にはＮ−ＭＯＳ３のドレイン／ソースとな
るｎ＋型領域５Ａ，６Ａが浅く形成され、半導体基板１
の表面にはＰ−ＭＯＳ４のドレイン／ソースとなるｐ＋
型領域７Ａ，８Ａが浅く形成されている。更に、Ｎ−Ｍ
ＯＳ３とＰ−ＭＯＳ４の間を分離するために、ｐ型ウェ
ル２の表面にはｐ型のチャネルストッパー９がＮ−ＭＯ
Ｓ３寄りに、また半導体基板１の表面にはｎ型のチャネ
ルストッパー１０がＰ−ＭＯＳ４寄りに形成されてい
る。
【０００３】上述した内部構造を有する半導体基板１の
表面は、素子領域間が厚いフィールド酸化膜（ＳｉＯ
２）１１で分離されており、このフィールド酸化膜１１
はＬＯＣＯＳ（Local Oxidation of Silicon）により形
成される。ゲート酸化膜１２の上にはゲート電極となる
多結晶シリコン層１３が形成され、このゲート酸化膜１
２の下の斜線部で示される部分はチャネル領域１Ａ、２
Ａを構成している。デバイス全体の表面には絶縁膜とし
て、例えばＢＰＳＧ（ボロ・フォスフォ・シリケート・
グラス）膜１４が積層されている。このＢＰＳＧ膜１４
の上層にはＡｌ（アルミニウム）等の金属配線層１５
Ａ，１５Ｂ，１５Ｃが積層されている。金属配線層１５
Ａ，１５Ｂ，１５Ｃは、ＢＰＳＧ膜１４とその下の酸化
膜の一部に窓開けされたコンタクト窓を介して、ソース
／ドレイン領域５Ａ，６Ａ，７Ａ，８Ａ及びゲート電極
１３に接続されている。
表面は、素子領域間が厚いフィールド酸化膜（ＳｉＯ
２）１１で分離されており、このフィールド酸化膜１１
はＬＯＣＯＳ（Local Oxidation of Silicon）により形
成される。ゲート酸化膜１２の上にはゲート電極となる
多結晶シリコン層１３が形成され、このゲート酸化膜１
２の下の斜線部で示される部分はチャネル領域１Ａ、２
Ａを構成している。デバイス全体の表面には絶縁膜とし
て、例えばＢＰＳＧ（ボロ・フォスフォ・シリケート・
グラス）膜１４が積層されている。このＢＰＳＧ膜１４
の上層にはＡｌ（アルミニウム）等の金属配線層１５
Ａ，１５Ｂ，１５Ｃが積層されている。金属配線層１５
Ａ，１５Ｂ，１５Ｃは、ＢＰＳＧ膜１４とその下の酸化
膜の一部に窓開けされたコンタクト窓を介して、ソース
／ドレイン領域５Ａ，６Ａ，７Ａ，８Ａ及びゲート電極
１３に接続されている。
【０００４】
【発明が解決しようとする課題】しかし、上記素子構造
を有するＣＭＯＳデバイスは、ドレイン、チャンネル間
の耐圧が十分ではなかった。すなわち、Ｎ―ＭＯＳ３に
おいて、動作時、Ｎ＋型領域５Ａ側の空乏層の広がりが
小さく、ドレイン５ＡとＰ−型領域のチャネル２Ａとの
間の電界傾斜が急峻になって、耐圧が低くなり、また、
Ｐ−ＭＯＳ４においても同様に、Ｐ＋型領域７Ａのドレ
インとＮ−型領域のチャネル１Ａとの間の電界傾斜が急
峻になり、耐圧が低くなるという問題がある。
を有するＣＭＯＳデバイスは、ドレイン、チャンネル間
の耐圧が十分ではなかった。すなわち、Ｎ―ＭＯＳ３に
おいて、動作時、Ｎ＋型領域５Ａ側の空乏層の広がりが
小さく、ドレイン５ＡとＰ−型領域のチャネル２Ａとの
間の電界傾斜が急峻になって、耐圧が低くなり、また、
Ｐ−ＭＯＳ４においても同様に、Ｐ＋型領域７Ａのドレ
インとＮ−型領域のチャネル１Ａとの間の電界傾斜が急
峻になり、耐圧が低くなるという問題がある。
【０００５】本発明は、上記実情に鑑みてなされたもの
であり、ＣＭＯＳデバイスにおけるドレイン、チャネル
間の耐圧を高くするＣＭＯＳデバイスの提供を目的とす
る。
であり、ＣＭＯＳデバイスにおけるドレイン、チャネル
間の耐圧を高くするＣＭＯＳデバイスの提供を目的とす
る。
【０００６】また、本発明は、上記ＣＭＯＳデバイスを
容易に形成するＣＭＯＳデバイスの製造方法の提供を目
的とする。
容易に形成するＣＭＯＳデバイスの製造方法の提供を目
的とする。
【０００７】
【課題を解決するための手段】本発明に係るＣＯＭＳデ
バイスは、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＯＭＳデバイスにおいて、上記それぞれのトラン
ジスタのドレイン領域に、同じ導電型の低濃度領域を追
加形成する。
バイスは、上記課題を解決するために、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタを併せ
持つＣＯＭＳデバイスにおいて、上記それぞれのトラン
ジスタのドレイン領域に、同じ導電型の低濃度領域を追
加形成する。
【０００８】すなわち、ドレイン領域に低濃度領域を追
加形成して、動作時におけるドレインとチャネルとの間
の電界傾斜を緩和し、耐圧を高くする。
加形成して、動作時におけるドレインとチャネルとの間
の電界傾斜を緩和し、耐圧を高くする。
【０００９】また、本発明に係るＣＯＭＳデバイスの製
造方法は、上記課題を解決するために、一導電型の半導
体基板に反対導電型のウェルを形成するウェル形成工程
と、上記ウェルに第一の低ドープのドレイン領域、低ド
ープのソース領域、及び半導体基板の表面に上記両トラ
ンジスタ間の影響を遮断するチャネルストッパー領域を
形成するためにイオンを注入する第一のイオン注入工程
と、上記ウェルにチャネルストッパー領域、及び半導体
基板の表面に第二の低ドープのドレイン領域、低ドープ
のソース領域を形成するためにイオンを注入する第二の
イオン注入工程と、上記第一、第二のイオン注入工程で
注入されたイオンを半導体基板内部に拡散して上記第一
及び第二の低濃度のドレイン領域、低濃度ソース領域、
及びチャネルストッパー領域を形成する熱拡散工程と、
上記第一及び第二の低濃度のドレイン領域にそれぞれ同
じ導電型の第三、第四のドレイン領域を形成するドレイ
ン領域形成工程とを備える。
造方法は、上記課題を解決するために、一導電型の半導
体基板に反対導電型のウェルを形成するウェル形成工程
と、上記ウェルに第一の低ドープのドレイン領域、低ド
ープのソース領域、及び半導体基板の表面に上記両トラ
ンジスタ間の影響を遮断するチャネルストッパー領域を
形成するためにイオンを注入する第一のイオン注入工程
と、上記ウェルにチャネルストッパー領域、及び半導体
基板の表面に第二の低ドープのドレイン領域、低ドープ
のソース領域を形成するためにイオンを注入する第二の
イオン注入工程と、上記第一、第二のイオン注入工程で
注入されたイオンを半導体基板内部に拡散して上記第一
及び第二の低濃度のドレイン領域、低濃度ソース領域、
及びチャネルストッパー領域を形成する熱拡散工程と、
上記第一及び第二の低濃度のドレイン領域にそれぞれ同
じ導電型の第三、第四のドレイン領域を形成するドレイ
ン領域形成工程とを備える。
【００１０】すなわち、第一、第二の低濃度のドレイン
領域を形成するのに、あらたな工程を必要とせずに、従
来用いられているチャネルストッパー領域を形成する工
程と同じ工程で形成可能にする。
領域を形成するのに、あらたな工程を必要とせずに、従
来用いられているチャネルストッパー領域を形成する工
程と同じ工程で形成可能にする。
【００１１】
【発明の実施の形態】以下、本発明に係るＣＭＯＳデバ
イスの製造方法について図面を参照しながら説明する。
イスの製造方法について図面を参照しながら説明する。
【００１２】このＣＭＯＳデバイスは、ｎ型シリコン単
結晶をウェーハに切り出し、表面を鏡面研磨し、そのウ
ェーハを高温の酸素雰囲気中にさらし、シリコンの酸化
膜を成長させた後、フォトレジストを使って酸化膜上に
ｐウエルの領域となるパターンを形成し、ｐウェル用不
純物をドープし、熱拡散して、ｐウェルを形成（ｐウェ
ル形成工程）してから、図１以下に示す各工程を経て製
造される。
結晶をウェーハに切り出し、表面を鏡面研磨し、そのウ
ェーハを高温の酸素雰囲気中にさらし、シリコンの酸化
膜を成長させた後、フォトレジストを使って酸化膜上に
ｐウエルの領域となるパターンを形成し、ｐウェル用不
純物をドープし、熱拡散して、ｐウェルを形成（ｐウェ
ル形成工程）してから、図１以下に示す各工程を経て製
造される。
【００１３】図１（ａ）の如く、上記ウエル２、及び半
導体基板１上にパッド酸化膜１７が形成され、その酸化
膜１７上にレジスト２０が形成される。そしてｐ型ウェ
ル２にチャネルストッパー、及びｎ型半導体基板１の表
面の必要箇所に低濃度のドレイン、低濃度のソース領域
をそれぞれ形成するために、レジスト２０の開口から矢
印で示す如く、パッド酸化膜１７を通してＢ（ボロン）
イオンを注入する。次いで、図１（ｂ）の如く、上記ウ
ェル２に低濃度のドレイン、低濃度のソース領域、及び
半導体基板１の表面の必要箇所にチャネルストッパー領
域をそれぞれ形成するために、レジスト２１の開口から
パッド酸化膜を通してＰ（リン）イオンを注入する。次
いで、図１（ｃ）及び図１（ｄ）の如く、低濃度のドレ
イン、低濃度のソース形成領域上に窒化膜２２を形成
し、この窒化膜２２を利用して、熱を加えフィールド酸
化膜１１を形成する。と同時に上記注入されたイオン
Ｂ、Ｐを拡散して、Ｎ―ＭＯＳの低濃度のドレイン領域
５、低濃度のソース領域６、チャネルストッパー９、及
びＭ−ＭＯＳ４の低濃度のドレイン領域７、低濃度のソ
ース領域８、チャネルストッパー１０を形成する。
導体基板１上にパッド酸化膜１７が形成され、その酸化
膜１７上にレジスト２０が形成される。そしてｐ型ウェ
ル２にチャネルストッパー、及びｎ型半導体基板１の表
面の必要箇所に低濃度のドレイン、低濃度のソース領域
をそれぞれ形成するために、レジスト２０の開口から矢
印で示す如く、パッド酸化膜１７を通してＢ（ボロン）
イオンを注入する。次いで、図１（ｂ）の如く、上記ウ
ェル２に低濃度のドレイン、低濃度のソース領域、及び
半導体基板１の表面の必要箇所にチャネルストッパー領
域をそれぞれ形成するために、レジスト２１の開口から
パッド酸化膜を通してＰ（リン）イオンを注入する。次
いで、図１（ｃ）及び図１（ｄ）の如く、低濃度のドレ
イン、低濃度のソース形成領域上に窒化膜２２を形成
し、この窒化膜２２を利用して、熱を加えフィールド酸
化膜１１を形成する。と同時に上記注入されたイオン
Ｂ、Ｐを拡散して、Ｎ―ＭＯＳの低濃度のドレイン領域
５、低濃度のソース領域６、チャネルストッパー９、及
びＭ−ＭＯＳ４の低濃度のドレイン領域７、低濃度のソ
ース領域８、チャネルストッパー１０を形成する。
【００１４】次いで、図２（ａ）及び図２（ｂ）の如
く、窒化膜２２及び酸化膜１７を除去し、ゲート酸化膜
１２を形成した後、上面に導電性の多結晶シリコン層２
４を形成する。次いで、図２（ｃ）及び図２（ｄ）の如
く、多結晶シリコン層２４の不要部分を除去し、ゲート
電極１３を形成する。
く、窒化膜２２及び酸化膜１７を除去し、ゲート酸化膜
１２を形成した後、上面に導電性の多結晶シリコン層２
４を形成する。次いで、図２（ｃ）及び図２（ｄ）の如
く、多結晶シリコン層２４の不要部分を除去し、ゲート
電極１３を形成する。
【００１５】次いで、図３の如く、Ｎ−ＭＯＳ３の低濃
度のドレイン領域５、低濃度のソース領域６内に、酸化
膜１２を通してＮ＋型のドレイン領域５Ａ、ソース領域
６Ａを形成する。次いで、Ｐ−ＭＯＳ４の低濃度のドレ
イン領域７、低濃度のソース領域８内に、酸化膜１２を
通してＰ＋型のドレイン領域７Ａ、ソース領域８Ａを形
成する。
度のドレイン領域５、低濃度のソース領域６内に、酸化
膜１２を通してＮ＋型のドレイン領域５Ａ、ソース領域
６Ａを形成する。次いで、Ｐ−ＭＯＳ４の低濃度のドレ
イン領域７、低濃度のソース領域８内に、酸化膜１２を
通してＰ＋型のドレイン領域７Ａ、ソース領域８Ａを形
成する。
【００１６】次いで、図４の如く、絶縁膜１４が積層さ
れ、その後膜１４の上層にはＡｌ（アルミニウム）等の
金属配線層１５Ａ，１５Ｂ，１５Ｃが積層される。 金
属配線層１５Ａ，１５Ｂ，１５Ｃは、膜１４とその下の
酸化膜の一部に窓開けされたコンタクト窓を介して、ソ
ース／ドレイン領域５Ａ，６Ａ，７Ａ，８Ａ及びゲート
電極１３に接続されている。上記製造工程により、ＣＭ
ＯＳデバイスが形成される。
れ、その後膜１４の上層にはＡｌ（アルミニウム）等の
金属配線層１５Ａ，１５Ｂ，１５Ｃが積層される。 金
属配線層１５Ａ，１５Ｂ，１５Ｃは、膜１４とその下の
酸化膜の一部に窓開けされたコンタクト窓を介して、ソ
ース／ドレイン領域５Ａ，６Ａ，７Ａ，８Ａ及びゲート
電極１３に接続されている。上記製造工程により、ＣＭ
ＯＳデバイスが形成される。
【００１７】上記製造工程により形成されたＣＭＯＳデ
バイスは、図５の如く、Ｎ―ＭＯＳ３の動作時におい
て、ドレイン５Ａとチャネル２Ａとの間に逆電界が印加
されるが、その際に空乏層Ｋが生じる。そして、その空
乏層Ｋは矢印Ａの如く低濃度のドレイン領域５の方向へ
も広がる分が増え、この結果ドレインとチャネルとの間
の電界傾斜が緩和され耐圧を高くしている。Ｐ−ＭＯＳ
４のドレイン７−チャネル１Ａ間の耐圧も同様に高くな
る。
バイスは、図５の如く、Ｎ―ＭＯＳ３の動作時におい
て、ドレイン５Ａとチャネル２Ａとの間に逆電界が印加
されるが、その際に空乏層Ｋが生じる。そして、その空
乏層Ｋは矢印Ａの如く低濃度のドレイン領域５の方向へ
も広がる分が増え、この結果ドレインとチャネルとの間
の電界傾斜が緩和され耐圧を高くしている。Ｐ−ＭＯＳ
４のドレイン７−チャネル１Ａ間の耐圧も同様に高くな
る。
【００１８】そして、高濃度のドレイン領域５Ａはドレ
イン領域内に生じる抵抗値を減じる役目を有している。
Ｐ−ＭＯＳ４における高濃度のドレイン７Ａも同様に抵
抗値を減じている。
イン領域内に生じる抵抗値を減じる役目を有している。
Ｐ−ＭＯＳ４における高濃度のドレイン７Ａも同様に抵
抗値を減じている。
【００１９】また、従来のＣＭＯＳデバイスの製造工程
に比べ、低濃度のドレイン領域５、７、及び低濃度のソ
ース領域６、８の工程数を増やすことなく製造を可能に
している。すなわち、従来のチャネルストッパー領域１
０は、図１（ｃ）で示す窒化膜２２を形成した後に形成
していたが、本発明においては、Ｎ−ＭＯＳ３の場合、
上述した如く、チャネルストッパー領域１０を、窒化膜
２２を形成する前（図１（ａ）、（ｂ）の工程）に形成
している。このことにより、他方（Ｐ−ＭＯＳ４）のチ
ャネルストッパー領域１０を流用して低濃度のドレイン
５領域、低濃度のソース領域６を予め形成している。Ｐ
−ＭＯＳ４についても、同様に、他方（Ｎ−ＭＯＳ３）
のチャネルストッパー領域９を流用して低濃度のドレイ
ン領域７、低濃度のソース領域８を予め形成している。
に比べ、低濃度のドレイン領域５、７、及び低濃度のソ
ース領域６、８の工程数を増やすことなく製造を可能に
している。すなわち、従来のチャネルストッパー領域１
０は、図１（ｃ）で示す窒化膜２２を形成した後に形成
していたが、本発明においては、Ｎ−ＭＯＳ３の場合、
上述した如く、チャネルストッパー領域１０を、窒化膜
２２を形成する前（図１（ａ）、（ｂ）の工程）に形成
している。このことにより、他方（Ｐ−ＭＯＳ４）のチ
ャネルストッパー領域１０を流用して低濃度のドレイン
５領域、低濃度のソース領域６を予め形成している。Ｐ
−ＭＯＳ４についても、同様に、他方（Ｎ−ＭＯＳ３）
のチャネルストッパー領域９を流用して低濃度のドレイ
ン領域７、低濃度のソース領域８を予め形成している。
【００２０】なお、上記チャネルストッパー層形成の際
に、例えば、抵抗素子などを同じに形成することも可能
である。
に、例えば、抵抗素子などを同じに形成することも可能
である。
【００２１】
【発明の効果】本発明のＣＭＯＳデバイスは、ドレイン
領域に低濃度拡散領域を設けたことにより素子耐圧を高
くすることができる。
領域に低濃度拡散領域を設けたことにより素子耐圧を高
くすることができる。
【００２２】また、本発明のＣＭＯＳデバイスの製造方
法によれば、ＣＭＯＳデバイスの低濃度ドレイン領域形
成が、チャネルストッパー層形成工程と同時に行い得る
ので、新たな形成工程を不要とし、上記低濃度のドレイ
ン領域を容易に形成することができる。
法によれば、ＣＭＯＳデバイスの低濃度ドレイン領域形
成が、チャネルストッパー層形成工程と同時に行い得る
ので、新たな形成工程を不要とし、上記低濃度のドレイ
ン領域を容易に形成することができる。
【図１】本発明のＣＭＯＳデバイスの製造方法を説明す
るための第１の図である。
るための第１の図である。
【図２】本発明のＣＭＯＳデバイスの製造方法を説明す
るための第２の図である。
るための第２の図である。
【図３】本発明のＣＭＯＳデバイスの製造方法により形
成する素子領域を説明するための図である。
成する素子領域を説明するための図である。
【図４】本発明のＣＭＯＳデバイスの製造方法により形
成したＣＭＯＳデバイスを示す図である。
成したＣＭＯＳデバイスを示す図である。
【図５】上記ＣＭＯＳデバイスの動作を説明するための
図である。
図である。
【図６】一般的なＣＭＯＳデバイスを説明するための図
である。
である。
１ ｎ型半導体基板 ２ ｐウェル ５、７ ドレイン領域 ６、８ ソース領域 ５，７ 低濃度ドレイン領域 ９，１０ チャネルストッパー領域
Claims (2)
- 【請求項１】ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタを併せ持つＣＯＭＳデバイスにお
いて、上記それぞれのトランジスタのドレイン領域に、
同じ導電型の低濃度領域を追加形成したことを特徴とす
るＣＭＯＳデバイス。 - 【請求項２】 ＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタを併せ持つＣＯＭＳデバイスを
製造するためのＣＭＯＳデバイスの製造方法において、 一導電型の半導体基板に反対導電型のウェルを形成する
ウェル形成工程と、 上記ウェルに第一の低ドープのドレイン領域、低ドープ
のソース領域、及び半導体基板の表面に上記両トランジ
スタ間の影響を遮断するチャネルストッパー領域を形成
するためにイオンを注入する第一のイオン注入工程と、 上記ウェルにチャネルストッパー領域、及び半導体基板
の表面に第二の低ドープのドレイン領域、低ドープのソ
ース領域を形成するためにイオンを注入する第二のイオ
ン注入工程と、 上記第一、第二のイオン注入工程で注入されたイオンを
半導体基板内部に拡散して、上記第一及び第二の低濃度
のドレイン領域、低濃度のソース領域、及びチャネルス
トッパー領域を形成する熱拡散工程と、 上記第一及び第二の低濃度のドレイン領域にそれぞれ同
じ導電型の第三、第四のドレイン領域を形成するドレイ
ン領域形成工程とを備えることを特徴とするＣＭＯＳデ
バイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151180A JP2000340676A (ja) | 1999-05-31 | 1999-05-31 | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11151180A JP2000340676A (ja) | 1999-05-31 | 1999-05-31 | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340676A true JP2000340676A (ja) | 2000-12-08 |
Family
ID=15513056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11151180A Withdrawn JP2000340676A (ja) | 1999-05-31 | 1999-05-31 | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340676A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002289847A (ja) * | 2001-03-28 | 2002-10-04 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2008022022A (ja) * | 2004-03-30 | 2008-01-31 | Denso Corp | 縦型ホール素子およびその製造方法 |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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-
1999
- 1999-05-31 JP JP11151180A patent/JP2000340676A/ja not_active Withdrawn
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