JP2011181694A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2011181694A JP2011181694A JP2010044656A JP2010044656A JP2011181694A JP 2011181694 A JP2011181694 A JP 2011181694A JP 2010044656 A JP2010044656 A JP 2010044656A JP 2010044656 A JP2010044656 A JP 2010044656A JP 2011181694 A JP2011181694 A JP 2011181694A
- Authority
- JP
- Japan
- Prior art keywords
- region
- element isolation
- type
- diffusion region
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】素子分離領域が低濃度拡散領域におけるゲート電極近傍の部分より浅い場合に半導体装置の平面寸法の大型化を抑制しつつ素子分離をより確実に行う。
【解決手段】半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。更に、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、素子分離領域６に隣接する低濃度拡散領域の各々とに接しているチャネルストッパー領域（Ｎ型チャネルストッパー領域９）を有する。
【選択図】図１
【解決手段】半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。更に、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、素子分離領域６に隣接する低濃度拡散領域の各々とに接しているチャネルストッパー領域（Ｎ型チャネルストッパー領域９）を有する。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関する。
ＭＯＳトランジスタの耐圧向上のために、オフセット拡散領域（低濃度ソース・ドレイン領域ともいう）等の低濃度拡散領域を形成することが知られている。
このような構造の場合に、隣り合うＭＯＳトランジスタを相互に分離させる素子分離領域が、ゲート電極近傍における低濃度拡散領域よりも浅いと、素子分離が困難となる。なぜなら、隣り合うＭＯＳトランジスタのうち少なくとも一方のＭＯＳトランジスタのゲート電極にゲート電圧を印加したときに、低濃度拡散領域から空乏層が広がり、隣り合うＭＯＳトランジスタの低濃度拡散領域どうしが電気的に繋がってしまうことがあるからである。
このような構造の場合に、隣り合うＭＯＳトランジスタを相互に分離させる素子分離領域が、ゲート電極近傍における低濃度拡散領域よりも浅いと、素子分離が困難となる。なぜなら、隣り合うＭＯＳトランジスタのうち少なくとも一方のＭＯＳトランジスタのゲート電極にゲート電圧を印加したときに、低濃度拡散領域から空乏層が広がり、隣り合うＭＯＳトランジスタの低濃度拡散領域どうしが電気的に繋がってしまうことがあるからである。
このため、特許文献１では、隣り合うＭＯＳトランジスタの間に、２つの素子分離領域と、これら素子分離領域の間に配置されたチャネルストッパー領域（同文献ではチャネルカットと記載）と、を形成することにより、隣り合うＭＯＳトランジスタを素子分離している。
なお、特許文献２には、素子分離とは関係ないが、オフセット拡散領域を複数段階の深さに設定したことが記載されている。
特許文献１の技術では、隣り合うＭＯＳトランジスタの間に、２つの素子分離領域と、これら素子分離領域の間に配置されたチャネルストッパー領域と、が必要である。このため、半導体装置の平面寸法が大型化してしまう。
このように、素子分離領域が低濃度拡散領域におけるゲート電極の近傍の部分よりも浅い場合に、半導体装置の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことは困難だった。
本発明は、第１導電型の不純物領域を有する基板と、
ゲート電極と、前記不純物領域に形成された第２導電型の低濃度拡散領域と、前記低濃度拡散領域に形成された第２導電型の領域であって、前記低濃度拡散領域よりも不純物濃度が高濃度でソース・ドレイン拡散領域となる高濃度拡散領域と、をそれぞれ有する複数のＭＯＳトランジスタと、
隣り合う前記ＭＯＳトランジスタの前記低濃度拡散領域を相互に分離している素子分離領域と、
を有し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分と、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分と、を有し、
前記第１部分は、前記素子分離領域と同じ深さであるか又はそれよりも浅く、
前記第２部分は、前記素子分離領域よりも深く、
前記不純物領域には、更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域が、前記素子分離領域の底面と、当該素子分離領域に隣接する前記低濃度拡散領域の各々と、に接するように形成されていることを特徴とする半導体装置を提供する。
ゲート電極と、前記不純物領域に形成された第２導電型の低濃度拡散領域と、前記低濃度拡散領域に形成された第２導電型の領域であって、前記低濃度拡散領域よりも不純物濃度が高濃度でソース・ドレイン拡散領域となる高濃度拡散領域と、をそれぞれ有する複数のＭＯＳトランジスタと、
隣り合う前記ＭＯＳトランジスタの前記低濃度拡散領域を相互に分離している素子分離領域と、
を有し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分と、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分と、を有し、
前記第１部分は、前記素子分離領域と同じ深さであるか又はそれよりも浅く、
前記第２部分は、前記素子分離領域よりも深く、
前記不純物領域には、更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域が、前記素子分離領域の底面と、当該素子分離領域に隣接する前記低濃度拡散領域の各々と、に接するように形成されていることを特徴とする半導体装置を提供する。
この半導体装置によれば、低濃度拡散領域とは逆導電型のチャネルストッパー領域を有し、このチャネルストッパー領域は、素子分離領域の底面と、当該素子分離領域に隣接する低濃度拡散領域の各々と、に接している。そして、チャネルストッパー領域は、不純物領域よりも不純物濃度が高い。更に、低濃度拡散領域は、素子分離領域に接する第１部分では素子分離領域と同じ深さであるか又はそれよりも浅く、平面視において第１部分よりもゲート電極側に位置する第２部分では素子分離領域よりも深い（つまり、素子分離領域が低濃度拡散領域におけるゲート近傍の部分よりも浅い）。この構造により、隣り合うＭＯＳトランジスタのうちの少なくとも一方のゲート電極にゲート電圧を印加したときの低濃度拡散領域からの空乏層の広がりを抑制でき、隣り合うＭＯＳトランジスタの素子分離をより確実に行うことができる。
素子分離領域とその下のチャネルストッパー領域とにより素子分離ができるため、特許文献１の技術と比べて、半導体装置の平面寸法を縮小することが可能となる。
また、低濃度拡散領域からの空乏層の広がりを抑制できることにより、素子分離領域の幅も小さくすることができる。
このように、素子分離領域が低濃度拡散領域におけるゲート近傍の部分よりも浅い場合に、半導体装置の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことができる。
素子分離領域とその下のチャネルストッパー領域とにより素子分離ができるため、特許文献１の技術と比べて、半導体装置の平面寸法を縮小することが可能となる。
また、低濃度拡散領域からの空乏層の広がりを抑制できることにより、素子分離領域の幅も小さくすることができる。
このように、素子分離領域が低濃度拡散領域におけるゲート近傍の部分よりも浅い場合に、半導体装置の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことができる。
また、本発明は、素子分離領域を基板に形成して複数の素子形成領域を相互に分離させる工程と、
前記基板に第１導電型の不純物領域を前記素子形成領域及び前記素子分離領域よりも深く形成する工程と、
前記素子形成領域に、第２導電型の低濃度拡散領域を形成する工程と、
前記素子形成領域上にゲート電極を形成する工程と、
第２導電型であり、且つ、前記低濃度拡散領域よりも不純物濃度が高濃度であり、ソース・ドレイン拡散領域となる高濃度拡散領域を、前記低濃度拡散領域に形成する工程と、
を含む手順によって複数のＭＯＳトランジスタを形成し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分では該素子分離領域と同じ深さであるか又はそれよりも浅くし、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分では前記素子分離領域よりも深くし、
更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域を、前記素子分離領域の底面と、当該素子分離領域に隣接し当該素子分離領域により相互に分離される前記低濃度拡散領域の各々と、に接するように前記不純物領域に形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
前記基板に第１導電型の不純物領域を前記素子形成領域及び前記素子分離領域よりも深く形成する工程と、
前記素子形成領域に、第２導電型の低濃度拡散領域を形成する工程と、
前記素子形成領域上にゲート電極を形成する工程と、
第２導電型であり、且つ、前記低濃度拡散領域よりも不純物濃度が高濃度であり、ソース・ドレイン拡散領域となる高濃度拡散領域を、前記低濃度拡散領域に形成する工程と、
を含む手順によって複数のＭＯＳトランジスタを形成し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分では該素子分離領域と同じ深さであるか又はそれよりも浅くし、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分では前記素子分離領域よりも深くし、
更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域を、前記素子分離領域の底面と、当該素子分離領域に隣接し当該素子分離領域により相互に分離される前記低濃度拡散領域の各々と、に接するように前記不純物領域に形成する工程を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、素子分離領域が低濃度拡散領域におけるゲート電極の近傍の部分よりも浅い場合に、半導体装置の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことができる。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
図１は実施形態に係る半導体装置１００における高圧ＰチャネルＭＯＳトランジスタ領域１０（以下、領域１０）の断面図である。図２は半導体装置１００の平面図である。なお、図１は図２のＡ−Ａ矢視断面図に相当する。図２においては、サイドウォール７及びシリサイド層８の図示を省略している。図３は半導体装置１００の断面図であり、図１よりも広範囲を示す。
本実施形態に係る半導体装置１００は、第１導電型の不純物領域（例えば、Ｎ型ウェル領域５１、或いは、Ｐ型ウェル領域５２）を有する基板（半導体基板５０）と、複数のＭＯＳトランジスタ（例えば、複数の高圧ＰチャネルＭＯＳトランジスタ１１、或いは、複数の高圧ＮチャネルＭＯＳトランジスタ２１）と、を有している。ＭＯＳトランジスタは、ゲート電極１と、低濃度拡散領域（例えば、Ｐ型オフセット拡散領域３、或いは、Ｎ型オフセット拡散領域２３）と、高濃度拡散領域（例えば、Ｐ型ソース・ドレイン拡散領域４、或いは、Ｎ型ソース・ドレイン拡散領域２４）と、をそれぞれ有する。低濃度拡散領域は、不純物領域に形成され、第２導電型である。高濃度拡散領域は、低濃度拡散領域に形成された第２導電型の領域であって、低濃度拡散領域よりも不純物濃度が高濃度であり、ソース・ドレイン拡散領域となる。半導体装置１００は、更に、隣り合うＭＯＳトランジスタの低濃度拡散領域を相互に分離している素子分離領域６を有している。低濃度拡散領域は、素子分離領域６に接する第１部分３ａ、２３ａと、平面視において第１部分３ａ、２３ａよりもゲート電極１側に位置する第２部分３ｂ、２３ｂと、を有している。第１部分３ａ、２３ａは、素子分離領域６と同じ深さであるか又はそれよりも浅い。第２部分３ｂ、２３ｂは、素子分離領域６よりも深い。不純物領域には、更に、チャネルストッパー領域（例えば、Ｎ型チャネルストッパー領域９、或いは、Ｐ型チャネルストッパー領域２９）が形成されている。チャネルストッパー領域は、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、当該素子分離領域６に隣接する低濃度拡散領域の各々と、に接している。以下、詳細に説明する。
図１に示すように、半導体装置１００は、半導体基板（以下、基板）５０を有している。半導体装置１００の領域１０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６と、Ｎ型チャネルストッパー領域９と、Ｎ型ウェル領域５１と、が形成されている。
Ｎ型ウェル領域５１は、基板５０に、素子分離領域６よりも深く形成されている。
図２に示すように、素子分離領域６は、素子形成領域９０の各々の周囲を囲むように基板５０の表層に形成され、素子形成領域９０の各々を他の領域と分離させている。
領域１０の素子形成領域９０の各々には、例えば、高圧ＰチャネルＭＯＳトランジスタ１１（以下、高圧ＰＭＯＳトランジスタ１１）が形成されている。高圧ＰＭＯＳトランジスタ１１は、Ｎ型ウェル領域５１の表層に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に設けられたゲート電極１と、一対のＰ型拡散領域５と、シリサイド層８と、サイドウォール７と、を有している。
Ｐ型拡散領域５は、Ｎ型ウェル領域５１の表層に形成されたＰ型オフセット拡散領域３と、Ｐ型オフセット拡散領域３の表層に形成されたＰ型ソース・ドレイン拡散領域４と、を含む。
領域１０の素子形成領域９０の各々には、ゲートを基準として、チャネル長方向Ｂ（図１）に相互に離間するように、一対のＰ型拡散領域５が形成されている。
領域１０の素子形成領域９０の各々には、ゲートを基準として、チャネル長方向Ｂ（図１）に相互に離間するように、一対のＰ型拡散領域５が形成されている。
Ｐ型オフセット拡散領域３は、Ｐ型ソース・ドレイン拡散領域４よりも不純物濃度が低い。
Ｐ型オフセット拡散領域３の底面の位置は、ゲート電極１及びゲート絶縁膜２の近傍では、素子分離領域６よりも深い。この構造により、高圧ＰＭＯＳトランジスタ１１の耐圧が確保されている。一方、素子分離領域６の近傍では、Ｐ型オフセット拡散領域３の底面の位置は、素子分離領域６の底面と同等であるか、又は、素子分離領域６の底面よりも高い。すなわち、Ｐ型オフセット拡散領域３は、素子分離領域６に接する第１部分３ａと、平面視において第１部分３ａよりもゲート電極１側に位置する第２部分３ｂと、を有している。第１部分３ａは、素子分離領域６と同じ深さであるか又はそれよりも浅い。第２部分３ｂは、素子分離領域６よりも深い。
Ｐ型オフセット拡散領域３において、第１部分３ａと第２部分３ｂとの間に位置する第３部分３ｃは、例えば、第１部分３ａ側から第２部分３ｂ側に向けて徐々に深くなっている。
なお、隣り合う高圧ＰＭＯＳトランジスタ１１のＰ型拡散領域５（Ｐ型オフセット拡散領域３及びＰ型ソース・ドレイン拡散領域４）は、それらの間に位置する素子分離領域６に接している。
Ｐ型オフセット拡散領域３の底面の位置は、ゲート電極１及びゲート絶縁膜２の近傍では、素子分離領域６よりも深い。この構造により、高圧ＰＭＯＳトランジスタ１１の耐圧が確保されている。一方、素子分離領域６の近傍では、Ｐ型オフセット拡散領域３の底面の位置は、素子分離領域６の底面と同等であるか、又は、素子分離領域６の底面よりも高い。すなわち、Ｐ型オフセット拡散領域３は、素子分離領域６に接する第１部分３ａと、平面視において第１部分３ａよりもゲート電極１側に位置する第２部分３ｂと、を有している。第１部分３ａは、素子分離領域６と同じ深さであるか又はそれよりも浅い。第２部分３ｂは、素子分離領域６よりも深い。
Ｐ型オフセット拡散領域３において、第１部分３ａと第２部分３ｂとの間に位置する第３部分３ｃは、例えば、第１部分３ａ側から第２部分３ｂ側に向けて徐々に深くなっている。
なお、隣り合う高圧ＰＭＯＳトランジスタ１１のＰ型拡散領域５（Ｐ型オフセット拡散領域３及びＰ型ソース・ドレイン拡散領域４）は、それらの間に位置する素子分離領域６に接している。
Ｎ型チャネルストッパー領域９は、Ｎ型ウェル領域５１における素子分離領域６の下側の部分に形成されている。また、Ｎ型チャネルストッパー領域９は、Ｎ型ウェル領域５１よりも不純物濃度が高い。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３よりも不純物濃度を高くすることができる。この場合、Ｎ型チャネルストッパー領域９の不純物濃度は、例えば、Ｐ型オフセット拡散領域３の不純物濃度の５倍以上とすることができる。なお、Ｎ型チャネルストッパー領域９の不純物濃度はＰ型オフセット拡散領域３と同等であっても良いし、Ｐ型オフセット拡散領域３の不純物濃度以下であっても良い。
Ｎ型チャネルストッパー領域９の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下とすることができる。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３の最深部（第２部分３ｂの底面）よりも深い位置にまで形成することができる。
Ｎ型チャネルストッパー領域９の上面は、例えば、素子分離領域６の底面と、当該素子分離領域６に隣接するＰ型オフセット拡散領域３の第１部分３ａ及び第３部分３ｃの底面と、に接している。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３の第２部分３ｂの下側およびゲート電極１の下側には存在していない。
製造上のばらつきによりＮ型チャネルストッパー領域９の上面の高さが変動してしまうことを考慮すると、Ｎ型チャネルストッパー領域９の上面は、素子分離領域６の底面よりも浅くなっていることが好ましい。この場合に、素子分離領域６の底面からＮ型チャネルストッパー領域９の上面までの高さは、例えば、素子分離領域６の高さの１／１０以上であることが好ましい。
このようなＮ型チャネルストッパー領域９と、その上の素子分離領域６と、により隣り合う高圧ＰＭＯＳトランジスタ１１が素子分離されている。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３よりも不純物濃度を高くすることができる。この場合、Ｎ型チャネルストッパー領域９の不純物濃度は、例えば、Ｐ型オフセット拡散領域３の不純物濃度の５倍以上とすることができる。なお、Ｎ型チャネルストッパー領域９の不純物濃度はＰ型オフセット拡散領域３と同等であっても良いし、Ｐ型オフセット拡散領域３の不純物濃度以下であっても良い。
Ｎ型チャネルストッパー領域９の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下とすることができる。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３の最深部（第２部分３ｂの底面）よりも深い位置にまで形成することができる。
Ｎ型チャネルストッパー領域９の上面は、例えば、素子分離領域６の底面と、当該素子分離領域６に隣接するＰ型オフセット拡散領域３の第１部分３ａ及び第３部分３ｃの底面と、に接している。
Ｎ型チャネルストッパー領域９は、例えば、Ｐ型オフセット拡散領域３の第２部分３ｂの下側およびゲート電極１の下側には存在していない。
製造上のばらつきによりＮ型チャネルストッパー領域９の上面の高さが変動してしまうことを考慮すると、Ｎ型チャネルストッパー領域９の上面は、素子分離領域６の底面よりも浅くなっていることが好ましい。この場合に、素子分離領域６の底面からＮ型チャネルストッパー領域９の上面までの高さは、例えば、素子分離領域６の高さの１／１０以上であることが好ましい。
このようなＮ型チャネルストッパー領域９と、その上の素子分離領域６と、により隣り合う高圧ＰＭＯＳトランジスタ１１が素子分離されている。
サイドウォール７は、ゲート電極１の側壁に形成されている。シリサイド層８は、ゲート電極１上、並びに、Ｐ型ソース・ドレイン拡散領域４上に形成されている。
図３に示すように、半導体装置１００は、上述した領域１０の他に、高圧ＮチャネルＭＯＳトランジスタ領域２０（以下、領域２０）と、低圧ＰチャネルＭＯＳトランジスタ領域３０（以下、領域３０）と、低圧ＮチャネルＭＯＳトランジスタ領域４０（以下、領域４０）と、を有している。
これらのうち、先ず、領域２０の構成を説明する。
領域２０は、各部の構成が領域１０とは逆導電型である他は、領域１０と同様に構成されている。
領域２０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６と、の他に、Ｐ型チャネルストッパー領域２９と、Ｐ型ウェル領域５２と、が形成されている。
領域２０の素子形成領域９０の各々には、例えば、高圧ＮチャネルＭＯＳトランジスタ２１（以下、高圧ＮＭＯＳトランジスタ２１）が形成されている。高圧ＮＭＯＳトランジスタ２１は、上述の高圧ＰＭＯＳトランジスタ１１とは逆導電型である他は、高圧ＰＭＯＳトランジスタ１１と同様に構成されている。
すなわち、高圧ＮＭＯＳトランジスタ２１は、Ｐ型ウェル領域５２の表層に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に設けられたゲート電極１と、一対のＮ型拡散領域２５と、シリサイド層８と、サイドウォール７と、を有している。
Ｎ型拡散領域２５は、Ｐ型ウェル領域５２の表層に形成されたＮ型オフセット拡散領域２３と、Ｎ型オフセット拡散領域２３の表層に形成されたＮ型ソース・ドレイン拡散領域２４と、を含む。
領域２０は、各部の構成が領域１０とは逆導電型である他は、領域１０と同様に構成されている。
領域２０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６と、の他に、Ｐ型チャネルストッパー領域２９と、Ｐ型ウェル領域５２と、が形成されている。
領域２０の素子形成領域９０の各々には、例えば、高圧ＮチャネルＭＯＳトランジスタ２１（以下、高圧ＮＭＯＳトランジスタ２１）が形成されている。高圧ＮＭＯＳトランジスタ２１は、上述の高圧ＰＭＯＳトランジスタ１１とは逆導電型である他は、高圧ＰＭＯＳトランジスタ１１と同様に構成されている。
すなわち、高圧ＮＭＯＳトランジスタ２１は、Ｐ型ウェル領域５２の表層に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に設けられたゲート電極１と、一対のＮ型拡散領域２５と、シリサイド層８と、サイドウォール７と、を有している。
Ｎ型拡散領域２５は、Ｐ型ウェル領域５２の表層に形成されたＮ型オフセット拡散領域２３と、Ｎ型オフセット拡散領域２３の表層に形成されたＮ型ソース・ドレイン拡散領域２４と、を含む。
なお、本実施形態の場合、例えば、Ｎ型オフセット拡散領域２３と、Ｎ型チャネルストッパー領域９と、は互いに略等しい深さに形成されている。つまり、Ｎ型オフセット拡散領域２３は、例えば、Ｐ型オフセット拡散領域３よりも深い。
また、これに伴い、例えば、Ｐ型チャネルストッパー領域２９の深さも、Ｎ型チャネルストッパー領域９よりも深い。
また、これに伴い、例えば、Ｐ型チャネルストッパー領域２９の深さも、Ｎ型チャネルストッパー領域９よりも深い。
領域１０のＰ型オフセット拡散領域３と同様に、Ｎ型オフセット拡散領域２３は、素子分離領域６に接する第１部分２３ａと、平面視において第１部分２３ａよりもゲート電極１側に位置する第２部分２３ｂと、を有している。第１部分２３ａは、素子分離領域６と同じ深さであるか又はそれよりも浅い。第２部分２３ｂは、素子分離領域６よりも深い。Ｎ型オフセット拡散領域２３において、第１部分２３ａと第２部分２３ｂとの間に位置する第３部分２３ｃは、例えば、第１部分２３ａ側から第２部分２３ｂ側に向けて徐々に深くなっている。
領域１０におけるのと同様に、Ｐ型チャネルストッパー領域２９は、例えば、Ｎ型オフセット拡散領域２３よりも不純物濃度を高くすることができる。例えば、Ｎ型チャネルストッパー領域９の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下とすることができる。
次に、領域３０の構成を説明する。
領域３０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６２と、Ｎ型ウェル領域５３と、が形成されている。
領域３０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６２と、Ｎ型ウェル領域５３と、が形成されている。
素子分離領域６２の深さは素子分離領域６と実質的に同じである。ただし、素子分離領域６２の幅は、例えば、素子分離領域６よりも小さい。また、領域３０における素子形成領域９０の平面積は、領域１０、２０における素子形成領域９０の平面積よりも小さい。
Ｎ型ウェル領域５３は、基板５０の表層に、素子分離領域６２よりも深く、且つ、Ｎ型ウェル領域５１及びＰ型ウェル領域５２よりも浅く形成されている。
領域３０の素子形成領域９０の各々には、例えば、低圧ＰチャネルＭＯＳトランジスタ３１（以下、低圧ＰＭＯＳトランジスタ３１）が形成されている。低圧ＰＭＯＳトランジスタ３１は、Ｎ型ウェル領域５３の表層に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に設けられたゲート電極１と、一対のＰ型拡散領域３５と、シリサイド層８と、サイドウォール７と、を有している。
ゲート絶縁膜３２は、高圧ＰＭＯＳトランジスタ１１及び高圧ＮＭＯＳトランジスタ２１のゲート絶縁膜２よりも薄い。このため、低圧ＰＭＯＳトランジスタ３１は、高圧ＰＭＯＳトランジスタ１１及び高圧ＮＭＯＳトランジスタ２１よりも低耐圧である。ゲート絶縁膜３２の膜厚は、例えば、１５ｎｍ以下とすることができる。また、ゲート絶縁膜２の膜厚は、ゲート絶縁膜３２の膜厚の１０５％以上である。ゲート絶縁膜３２の膜厚に製造上のばらつきが生じることを考慮すると、ゲート絶縁膜２の膜厚は、各ゲート絶縁膜３２を均一な膜厚に形成しようとした場合のゲート絶縁膜３２の膜厚の最大値の１０５％以上である。
Ｐ型拡散領域３５は、Ｎ型ウェル領域５３の表層に形成されたＰ型ソース・ドレイン拡散領域３４と、このＰ型ソース・ドレイン拡散領域３４をゲート電極１側に拡張するＰ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域３３と、を含む。Ｐ型ＬＤＤ領域３３は、Ｐ型ソース・ドレイン拡散領域３４よりも不純物濃度が低い。
Ｐ型拡散領域３５は、素子分離領域６２よりも十分に浅く形成されている。このため、低圧ＰＭＯＳトランジスタ３１は、素子分離領域６２のみによって隣接する素子（例えば、後述する低圧ＮチャネルＭＯＳトランジスタ４１）と素子分離されている。
Ｐ型拡散領域３５は、素子分離領域６２よりも十分に浅く形成されている。このため、低圧ＰＭＯＳトランジスタ３１は、素子分離領域６２のみによって隣接する素子（例えば、後述する低圧ＮチャネルＭＯＳトランジスタ４１）と素子分離されている。
領域３０においても、サイドウォール７は、ゲート電極１の側壁に形成され、シリサイド層８は、ゲート電極１上、並びに、Ｐ型ソース・ドレイン拡散領域３４上に形成されている。
なお、領域３０と領域１０との境界にも素子分離領域６１が形成されている。
次に、領域４０の構成を説明する。
領域４０は、各部の構成が領域３０とは逆導電型である他は、領域３０と同様に構成されている。
領域４０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６２と、の他に、Ｐ型ウェル領域５４が形成されている。
領域４０の素子形成領域９０の各々には、例えば、低圧ＮチャネルＭＯＳトランジスタ４１（以下、低圧ＮＭＯＳトランジスタ４１）が形成されている。低圧ＮＭＯＳトランジスタ４１は、上述の低圧ＰＭＯＳトランジスタ３１とは逆導電型である他は、低圧ＰＭＯＳトランジスタ３１と同様に構成されている。
すなわち、低圧ＮＭＯＳトランジスタ４１は、Ｐ型ウェル領域５４の表層に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に設けられたゲート電極１と、一対のＮ型拡散領域４５と、シリサイド層８と、サイドウォール７と、を有している。
Ｎ型拡散領域４５は、Ｐ型ウェル領域５４の表層に形成されたＮ型ソース・ドレイン拡散領域４４と、このＮ型ソース・ドレイン拡散領域４４をゲート電極１側に拡張するＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４３と、を含む。
領域４０は、各部の構成が領域３０とは逆導電型である他は、領域３０と同様に構成されている。
領域４０においては、基板５０には、例えば、複数の素子形成領域９０と、素子分離領域６２と、の他に、Ｐ型ウェル領域５４が形成されている。
領域４０の素子形成領域９０の各々には、例えば、低圧ＮチャネルＭＯＳトランジスタ４１（以下、低圧ＮＭＯＳトランジスタ４１）が形成されている。低圧ＮＭＯＳトランジスタ４１は、上述の低圧ＰＭＯＳトランジスタ３１とは逆導電型である他は、低圧ＰＭＯＳトランジスタ３１と同様に構成されている。
すなわち、低圧ＮＭＯＳトランジスタ４１は、Ｐ型ウェル領域５４の表層に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に設けられたゲート電極１と、一対のＮ型拡散領域４５と、シリサイド層８と、サイドウォール７と、を有している。
Ｎ型拡散領域４５は、Ｐ型ウェル領域５４の表層に形成されたＮ型ソース・ドレイン拡散領域４４と、このＮ型ソース・ドレイン拡散領域４４をゲート電極１側に拡張するＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４３と、を含む。
上述のように、半導体装置１００には、高耐圧のＭＯＳトランジスタ（高圧ＰＭＯＳトランジスタ１１及び高圧ＮＭＯＳトランジスタ２１）と、低耐圧のＭＯＳトランジスタ（低圧ＰＭＯＳトランジスタ３１及び低圧ＮＭＯＳトランジスタ４１）と、が混載されている。
このように高耐圧と低耐圧のＭＯＳトランジスタが混載されている場合、素子分離領域６の深さは、図３に示すように、低耐圧のＭＯＳトランジスタ用の深さに設定される。しかし、高耐圧のＭＯＳトランジスタにおいては、上述のように耐圧を確保するため、オフセット拡散領域（Ｐ型オフセット拡散領域３及びＮ型オフセット拡散領域２３）を深く形成するので、図３に示すように、オフセット拡散領域が素子分離領域６よりも深く形成されることがある。このようにオフセット拡散領域が素子分離領域６よりも深い場合に、上述のチャネルストッパー領域（Ｎ型チャネルストッパー領域９及びＰ型チャネルストッパー領域２９）を素子分離領域６の下側に形成することにより、高耐圧のＭＯＳトランジスタの素子分離を好適に行うことができる。
このように高耐圧と低耐圧のＭＯＳトランジスタが混載されている場合、素子分離領域６の深さは、図３に示すように、低耐圧のＭＯＳトランジスタ用の深さに設定される。しかし、高耐圧のＭＯＳトランジスタにおいては、上述のように耐圧を確保するため、オフセット拡散領域（Ｐ型オフセット拡散領域３及びＮ型オフセット拡散領域２３）を深く形成するので、図３に示すように、オフセット拡散領域が素子分離領域６よりも深く形成されることがある。このようにオフセット拡散領域が素子分離領域６よりも深い場合に、上述のチャネルストッパー領域（Ｎ型チャネルストッパー領域９及びＰ型チャネルストッパー領域２９）を素子分離領域６の下側に形成することにより、高耐圧のＭＯＳトランジスタの素子分離を好適に行うことができる。
また、上述のように、半導体装置１００は、例えば、複数の高圧ＰＭＯＳトランジスタ１１及び複数の高圧ＮＭＯＳトランジスタ２１よりも低耐圧の低圧ＰＭＯＳトランジスタ３１及び低圧ＮＭＯＳトランジスタ４１と、素子分離領域６と同じ深さに形成され、低圧ＰＭＯＳトランジスタ３１及び低圧ＮＭＯＳトランジスタ４１を他の領域と分離させる素子分離領域６２と、を有する。そして、低圧ＰＭＯＳトランジスタ３１及び低圧ＮＭＯＳトランジスタ４１のＰ型拡散領域３５及びＮ型拡散領域４５は、素子分離領域６２よりも浅い。
次に、本実施形態に係る半導体装置の製造方法を説明する。図４乃至図１１はこの製造方法の一連の工程図であり、それぞれ図３と同じ範囲の断面を示す。
本実施形態に係る半導体装置の製造方法は、以下の工程を有している。先ず、素子分離領域６を基板５０に形成して複数の素子形成領域９０を相互に分離させる。次に、基板５０に第１導電型の不純物領域（例えば、Ｎ型ウェル領域５１、或いは、Ｐ型ウェル領域５２）を素子形成領域９０及び素子分離領域６よりも深く形成する。次に、素子形成領域９０に、第２導電型の低濃度拡散領域（例えば、Ｐ型オフセット拡散領域３、或いは、Ｎ型オフセット拡散領域２３）を形成する。次に、素子形成領域９０上にゲート電極１を形成する。次に、第２導電型であり、且つ、低濃度拡散領域よりも不純物濃度が高濃度であり、ソース・ドレイン拡散領域となる高濃度拡散領域（例えば、Ｐ型ソース・ドレイン拡散領域４、或いは、Ｎ型ソース・ドレイン拡散領域２４）を、低濃度拡散領域に形成する。この製造方法では、これらの工程を含む手順によって複数のＭＯＳトランジスタ（例えば、複数の高圧ＰチャネルＭＯＳトランジスタ１１、或いは、複数の高圧ＮチャネルＭＯＳトランジスタ２１）を形成する。低濃度拡散領域は、素子分離領域に接する第１部分３ａ、２３ａでは該素子分離領域６と同じ深さであるか又はそれよりも浅くし、平面視において第１部分３ａ、２３ａよりもゲート電極１側に位置する第２部分３ｂ、２３ｂでは素子分離領域６よりも深くする。この製造方法は、更に、第１導電型であり、不純物領域よりも不純物濃度が高いチャネルストッパー領域（例えば、Ｎ型チャネルストッパー領域９、或いは、Ｐ型チャネルストッパー領域２９）を不純物領域に形成する工程を含む。チャネルストッパー領域は、素子分離領域６の底面と、当該素子分離領域６に隣接し当該素子分離領域６により相互に分離される前記低濃度拡散領域の各々と、に接するように形成する。以下、詳細に説明する。
先ず、図４（ａ）に示すように、基板５０の表層に素子分離領域６、６１、６２を形成する。このためには、先ず、基板５０上において素子分離領域６、６１、６２の形成箇所以外の部分（素子形成領域９０）の上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとして基板５０の表層をエッチングする。これにより、基板５０の表層を選択的に除去し、素子分離領域６、６１、６２の形成用の溝５０ａを形成する。なお、溝５０ａは、領域１０及び領域２０では相対的に幅広に、領域３０及び領域４０では相対的に幅狭に形成する。次に、これら溝５０ａを埋め込むように基板５０の表面上に酸化膜（ＳｉＯ２）を形成する。次に、基板５０の表面を研磨して、この酸化膜を溝５０ａ内に残留させる一方で溝５０ａ以外の基板５０上からは除去することにより、素子分離領域６、６１、６２を形成する。
次に、図４（ｂ）に示すように、領域１０における基板５０にＮ型ウェル領域５１を形成する。このためには、先ず、領域１０と対応する開口７１ａを有するマスクパターン７１を基板５０上に形成する。次に、このマスクパターン７１をマスクとして基板５０にＮ型の不純物（例えば、リン）のイオン注入９１を行うことにより、Ｎ型ウェル領域５１を形成する。次に、マスクパターン７１を除去する。
次に、図５（ａ）に示すように、領域２０における基板５０にＰ型ウェル領域５２を形成する。このためには、先ず、領域２０と対応する開口７２ａを有するマスクパターン７２を基板５０上に形成する。次に、このマスクパターン７２をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入９２を行うことにより、Ｐ型ウェル領域５２を形成する。次に、マスクパターン７２を除去する。
次に、図５（ｂ）に示すように、Ｎ型ウェル領域５１に各Ｐ型オフセット拡散領域３を形成する。このためには、先ず、各Ｐ型オフセット拡散領域３の形成箇所と対応する開口７３ａを有するマスクパターン７３を基板５０上に形成する。次に、このマスクパターン７３をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入９３を行うことにより、Ｐ型オフセット拡散領域３を形成する。すなわち、領域１０の各素子形成領域９０に、ゲートの形成箇所を基準としてチャネル長方向Ｂに相互に離間する一対のＰ型オフセット拡散領域３を形成する。ここで、Ｐ型オフセット拡散領域３が素子分離領域６よりも深くなるように、イオン注入９３での注入エネルギーを調節する。次に、マスクパターン７３を除去する。
次に、図６（ａ）に示すように、領域１０の素子分離領域６の下側にＮ型チャネルストッパー領域９を形成するとともに、領域２０のＰ型ウェル領域５２に各Ｎ型オフセット拡散領域２３を形成する。このためには、先ず、各Ｎ型チャネルストッパー領域９の形成箇所と対応する開口７４ａと、各Ｎ型オフセット拡散領域２３の形成箇所と対応する開口７４ｂと、を有するマスクパターン７４を基板５０上に形成する。次に、このマスクパターン７４をマスクとして基板５０にＮ型の不純物（例えば、リン）のイオン注入９４を行う。これにより、領域１０にはＮ型チャネルストッパー領域９が、領域２０にはＮ型オフセット拡散領域２３が、それぞれ形成される。ここで、Ｎ型チャネルストッパー領域９がＰ型オフセット拡散領域３よりも深い位置にまで形成されるように、イオン注入９４での注入エネルギーを調節する。これに伴い、Ｎ型オフセット拡散領域２３は、Ｐ型オフセット拡散領域３よりも深い位置にまで形成される。次に、マスクパターン７４を除去する。
次に、図６（ｂ）に示すように、領域２０の素子分離領域６の下側にＰ型チャネルストッパー領域２９を形成する。このためには、先ず、各Ｐ型チャネルストッパー領域２９の形成箇所と対応する開口７５ａを有するマスクパターン７５を基板５０上に形成する。次に、このマスクパターン７５をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入９５を行うことにより、領域２０にＰ型チャネルストッパー領域２９を形成する。ここで、Ｐ型チャネルストッパー領域２９がＮ型オフセット拡散領域２３よりも深い位置にまで形成されるように、イオン注入９５での注入エネルギーを調節する。次に、マスクパターン７５を除去する。
次に、図７（ａ）に示すように、領域３０における基板５０にＮ型ウェル領域５３を形成する。このためには、先ず、領域３０と対応する開口７６ａを有するマスクパターン７６を基板５０上に形成する。次に、このマスクパターン７６をマスクとして基板５０にＮ型の不純物（例えば、リン）のイオン注入９６を行うことにより、Ｎ型ウェル領域５３を形成する。次に、マスクパターン７６を除去する。
次に、図７（ｂ）に示すように、領域４０における基板５０にＰ型ウェル領域５４を形成する。このためには、先ず、領域４０と対応する開口７７ａを有するマスクパターン７７を基板５０上に形成する。次に、このマスクパターン７７をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入９７を行うことにより、Ｐ型ウェル領域５４を形成する。次に、マスクパターン７７を除去する。
次に、図８（ａ）に示すように、基板５０の表層において、素子分離領域６、６１、６２の形成箇所以外の部分に、酸化膜７８を形成する。酸化膜７８は、熱酸化或いはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。なお、ＣＶＤにより酸化膜７８を形成する場合、素子分離領域６、６１、６２上にも酸化膜７８が形成される。この酸化膜７８は、後に、高圧ＰＭＯＳトランジスタ１１及び高圧ＮＭＯＳトランジスタ２１のゲート絶縁膜２を構成するものである。
次に、図８（ｂ）に示すように、領域３０及び領域４０における酸化膜７８を除去する。このためには、先ず、領域３０及び領域４０と対応する開口７９ａを有するマスクパターン７９を基板５０上に形成する。次に、このマスクパターン７９をマスクとして領域３０及び領域４０における酸化膜７８をウェットエッチングにより除去する。次に、マスクパターン７９を除去する。
次に、図９（ａ）に示すように、領域３０及び領域４０における基板５０の表層において、素子分離領域６２の形成箇所以外の部分に、酸化膜８０を形成する。酸化膜８０は、熱酸化或いはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成することができる。なお、ＣＶＤにより酸化膜８０を形成する場合、素子分離領域６２上にも酸化膜８０が形成される。この酸化膜８０は、後に、低圧ＰＭＯＳトランジスタ３１及び低圧ＮＭＯＳトランジスタ４１のゲート絶縁膜３２を構成するものである。このため、酸化膜８０は、例えば、１５ｎｍ以下の膜厚に形成する。なお、酸化膜８０の形成方法が熱酸化の場合、酸化膜７８は、酸化膜８０よりも厚くする（例えば、酸化膜８０を均一に形成しようとした場合の最大膜厚の１０５％以上にする）。また、酸化膜８０の形成方法がＣＶＤの場合、酸化膜７８と酸化膜８０の合計膜厚が高圧ＰＭＯＳトランジスタ１１及び高圧ＮＭＯＳトランジスタ２１のゲート絶縁膜２の膜厚となる。この膜厚は酸化膜８０を均一に形成しようとした場合の最大膜厚の１０５％以上にする。
次に、図９（ｂ）に示すように、領域１０及び２０の各素子形成領域９０の酸化膜７８上、並びに、領域３０及び４０の各素子形成領域９０の酸化膜８０上に、それぞれゲート電極１を形成する。このためには、先ず、ポリシリコン膜（図示略）を全面（酸化膜７８上、酸化膜８０上、素子分離領域６上、素子分離領域６１上、及び、素子分離領域６２上）に成膜する。次に、ポリシリコン膜においてゲート電極１となる部位の上にそれぞれマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとするエッチングを行うことによって、ポリシリコン膜をゲート電極１の形状に加工する。次に、マスクパターンを除去する。
次に、図１０（ａ）に示すように、領域３０の素子形成領域９０の表層にＰ型ＬＤＤ領域３３を形成する。このためには、先ず、領域３０と対応する開口８１ａを有するマスクパターン８１を基板５０上に形成する。次に、このマスクパターン８１、素子分離領域６１、領域３０の素子分離領域６２、及び、領域３０のゲート電極１をマスクとして、領域３０の素子形成領域９０にＰ型の不純物（例えば、ボロン）のイオン注入９８を行う。これにより、Ｐ型ＬＤＤ領域３３が形成される。ここで、Ｐ型ＬＤＤ領域３３が素子分離領域６２よりも浅く形成されるように、イオン注入９８での注入エネルギーを調節する。次に、マスクパターン８１を除去する。
次に、図１０（ｂ）に示すように、領域４０の素子形成領域９０の表層にＮ型ＬＤＤ領域４３を形成する。このためには、先ず、領域４０と対応する開口８２ａを有するマスクパターン８２を基板５０上に形成する。次に、このマスクパターン８２、素子分離領域６１、領域４０の素子分離領域６２、及び、領域４０のゲート電極１をマスクとして、領域４０の素子形成領域９０にＮ型の不純物（例えば、リン）のイオン注入９９を行う。これにより、Ｎ型ＬＤＤ領域４３が形成される。ここで、Ｎ型ＬＤＤ領域４３が素子分離領域６２よりも浅く形成されるように、イオン注入９９での注入エネルギーを調節する。次に、マスクパターン８２を除去する。
次に、図１１（ａ）に示すように、酸化膜を例えばＣＶＤで全面に形成した後でエッチバックすることにより、各領域１０、２０、３０、４０のゲート電極１の側壁にサイドウォール７を形成する。
また、このエッチバックにより、酸化膜７８及び酸化膜８０において、ゲート電極１及びサイドウォール７から露出する部分が選択的に除去される。すなわち、領域１０及び領域２０では、ゲート電極１及びサイドウォール７の下側の酸化膜７８がゲート絶縁膜２として残留し、領域３０及び領域４０では、ゲート電極１及びサイドウォール７の下側の酸化膜８０がゲート絶縁膜３２として残留する。
また、このエッチバックにより、酸化膜７８及び酸化膜８０において、ゲート電極１及びサイドウォール７から露出する部分が選択的に除去される。すなわち、領域１０及び領域２０では、ゲート電極１及びサイドウォール７の下側の酸化膜７８がゲート絶縁膜２として残留し、領域３０及び領域４０では、ゲート電極１及びサイドウォール７の下側の酸化膜８０がゲート絶縁膜３２として残留する。
次に、図１１（ｂ）に示すように、高濃度Ｐ型領域（Ｐ型ソース・ドレイン拡散領域４及びＰ型ソース・ドレイン拡散領域３４）と、高濃度Ｎ型領域（Ｎ型ソース・ドレイン拡散領域２４及びＮ型ソース・ドレイン拡散領域４４）と、を何れかの順序で形成した後、シリサイド層８を形成する。
すなわち、例えば、先ず、領域２０及び４０を覆い、領域１０及び３０にそれぞれ対応する開口を有するマスクパターン（図示略）を基板５０上に形成する。次に、このマスクパターンをマスクとしてＰ型の不純物（例えば、ボロン）のイオン注入を行う。これにより、領域１０ではＰ型オフセット拡散領域３にＰ型ソース・ドレイン拡散領域４が形成され、領域３０ではＮ型ウェル領域５３にＰ型ソース・ドレイン拡散領域３４が形成される。次に、そのマスクパターンを除去する。
次に、例えば、領域１０及び３０を覆い、領域２０及び４０にそれぞれ対応する開口を有するマスクパターン（図示略）を基板５０上に形成する。次に、このマスクパターンをマスクとしてＮ型の不純物（例えば、リン）のイオン注入を行う。これにより、領域２０ではＮ型オフセット拡散領域２３にＮ型ソース・ドレイン拡散領域２４が形成され、領域４０ではＰ型ウェル領域５４にＮ型ソース・ドレイン拡散領域４４が形成される。次に、そのマスクパターンを除去する。
次に、基板５０上にスパッタリング等によってＮｉ、Ｃｏ、Ｔｉなどの金属を成膜した後、熱処理を加えることにより、その金属とシリコンとを相互に反応させて、シリサイド層を形成する。次に、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：硫酸過酸化水素混合液）或いはＨＰＭ（Ｈｙｄｒｏｃｈｌｏｒｉｃ ａｃｉｄ／ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ：塩酸過酸化水素混合液）などの薬液処理を行うことにより、素子分離領域６、６１、６２の上及びサイドウォール７上に堆積した未反応の金属を除去する。これにより、ゲート電極１上、Ｐ型ソース・ドレイン拡散領域４、３４上、Ｎ型ソース・ドレイン拡散領域２４、４４上に選択的にシリサイド層８を残留させる。
その後、基板５０上に多層配線層（図示略）を形成する。
こうして、半導体装置１００を製造することができる。
こうして、半導体装置１００を製造することができる。
以上のような実施形態によれば、領域１０においては、Ｐ型オフセット拡散領域３とは逆導電型のＮ型チャネルストッパー領域９を有し、このＮ型チャネルストッパー領域９は、素子分離領域６の底面と、当該素子分離領域６に隣接するＰ型オフセット拡散領域３の各々と、に接している。そして、Ｎ型チャネルストッパー領域９は、その下側のＮウェル領域５１よりも不純物濃度が高い。更に、Ｐ型オフセット拡散領域３は、素子分離領域６の近傍では素子分離領域６と同等以下の深さであり、ゲート電極１及びゲート絶縁膜２の近傍では素子分離領域６よりも深い。この構造により、隣り合う高圧ＰＭＯＳトランジスタ１１のうちの少なくとも一方のゲート電極１にゲート電圧を印加したときのＰ型オフセット拡散領域３からの空乏層の広がりを抑制でき、隣り合う高圧ＰＭＯＳトランジスタ１１の素子分離をより確実に行うことができる。
素子分離領域６とその下のＮ型チャネルストッパー領域９とにより素子分離ができるため、特許文献１の技術と比べて、半導体装置１００の平面寸法を縮小することが可能となる。
また、Ｐ型オフセット拡散領域３からの空乏層の広がりを抑制できることにより、素子分離領域６の幅も小さくすることができる。
このように、素子分離領域６がＰ型オフセット拡散領域３におけるゲート近傍の部分よりも浅い場合に、半導体装置１００の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことができる。
素子分離領域６とその下のＮ型チャネルストッパー領域９とにより素子分離ができるため、特許文献１の技術と比べて、半導体装置１００の平面寸法を縮小することが可能となる。
また、Ｐ型オフセット拡散領域３からの空乏層の広がりを抑制できることにより、素子分離領域６の幅も小さくすることができる。
このように、素子分離領域６がＰ型オフセット拡散領域３におけるゲート近傍の部分よりも浅い場合に、半導体装置１００の平面寸法の大型化を抑制しつつ、素子分離をより確実に行うことができる。
なお、領域２０においても、領域１０におけるのと同様に、素子分離領域６の底面に接するＰ型チャネルストッパー領域２９を形成したことにより、高圧ＮＭＯＳトランジスタ２１の素子分離をより確実に行うことができる。
また、チャネルストッパー領域（Ｎ型チャネルストッパー領域９、Ｐ型チャネルストッパー領域２９）の不純物濃度を、Ｐ型オフセット拡散領域３、Ｎ型オフセット拡散領域２３の不純物濃度よりも高く（好ましくは５倍以上高く）することにより、より確実に素子分離を行うことができる。
また、チャネルストッパー領域（Ｎ型チャネルストッパー領域９、Ｐ型チャネルストッパー領域２９）をゲート近傍におけるオフセット拡散領域（Ｐ型オフセット拡散領域３、Ｎ型オフセット拡散領域２３）の最深部よりも深い位置にまで形成することにより、より確実に素子分離を行うことができる。
また、チャネルストッパー領域（Ｎ型チャネルストッパー領域９、Ｐ型チャネルストッパー領域２９）がゲートの下側には存在していない構造とすることにより、高圧ＰＭＯＳトランジスタ１１、高圧ＮＭＯＳトランジスタ２１の耐圧をより確実に確保することができる。
また、高圧ＮＭＯＳトランジスタ２１と、複数の高圧ＰＭＯＳトランジスタ１１と、を形成し、高圧ＮＭＯＳトランジスタ２１のＮ型オフセット拡散領域２３を形成するためのイオン注入と、複数の高圧ＰＭＯＳトランジスタ１１の間のＮ型チャネルストッパー領域９を形成するためのイオン注入と、を同一のイオン注入（イオン注入９４（図６（ａ）））とすることにより、工程数を削減することができる。
なお、上記の実施形態において、チャネルストッパー領域（Ｎ型チャネルストッパー領域９、Ｐ型チャネルストッパー領域２９）の形成用のイオン注入（イオン注入９４（図６（ａ））、イオン注入９５（図６（ｂ）））を実施するタイミングは、ゲート絶縁膜２となる酸化膜７８の形成前であればいつでも良い。素子分離領域６を形成する前にチャネルストッパー領域を形成することも可能である。
＜Ｐ型オフセット拡散領域３の形成工程の変形例＞
図１２及び図１３はＰ型オフセット拡散領域３の形成工程の変形例を示す断面図である。
上記の実施形態では、図５（ｂ）の工程で、一度のイオン注入によってＰ型オフセット拡散領域３を形成する例を説明したが、以下に説明するように、Ｐ型オフセット拡散領域３を形成する工程では、Ｐ型オフセット拡散領域３がゲート側で相対的に深く、素子分離領域６側で相対的に浅くなるように、複数回に分けてイオン注入を行うようにしても良い。
図１２及び図１３はＰ型オフセット拡散領域３の形成工程の変形例を示す断面図である。
上記の実施形態では、図５（ｂ）の工程で、一度のイオン注入によってＰ型オフセット拡散領域３を形成する例を説明したが、以下に説明するように、Ｐ型オフセット拡散領域３を形成する工程では、Ｐ型オフセット拡散領域３がゲート側で相対的に深く、素子分離領域６側で相対的に浅くなるように、複数回に分けてイオン注入を行うようにしても良い。
例えば、先ず、図１２（ａ）に示すように、各Ｐ型オフセット拡散領域３の第２部分３ｂと対応する開口１０１ａを有するマスクパターン１０１を基板５０上に形成する。次に、このマスクパターン１０１をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入１１１を行う。次に、マスクパターン１０１を除去する。
次に、図１２（ｂ）に示すように、各Ｐ型オフセット拡散領域３の全体と対応する開口１０２ａを有するマスクパターン１０２を基板５０上に形成する。次に、このマスクパターン１０２をマスクとして基板５０にＰ型の不純物（例えば、ボロン）のイオン注入１１２を行う。ここで、イオン注入１１２はイオン注入１１１よりも低エネルギーに設定する。次に、マスクパターン１０２を除去する。
次に、熱処理を行うことにより、イオン注入１１１、１１２で注入した不純物を熱拡散させる。これにより、図１３に示すように、ゲート側の第２部分３ｂが相対的に深く、素子分離領域６側の第１部分３ａが相対的に浅いＰ型オフセット拡散領域３が形成される。
＜チャネルストッパー領域を用いて素子分離するＭＯＳトランジスタの変形例＞
図１４はチャネルストッパー領域を用いて素子分離するＭＯＳトランジスタの変形例の断面図である。
本変形例では、ＭＯＳトランジスタがＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）である場合に、その素子分離にチャネルストッパー領域を用いる例を説明する。
図１４はチャネルストッパー領域を用いて素子分離するＭＯＳトランジスタの変形例の断面図である。
本変形例では、ＭＯＳトランジスタがＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）である場合に、その素子分離にチャネルストッパー領域を用いる例を説明する。
図１４に示すように、本変形例の場合、半導体装置２００は、例えば、Ｐ型半導体基板２３０（以下、Ｐ型基板２３０）を有し、このＰ型基板２３０にはＮチャネル型の複数のＬＤＭＯＳ２１０が形成されている。
ＬＤＭＯＳ２１０は、素子分離領域６ａと素子分離領域６ｃとの間の素子形成領域２２０に形成されている。ＬＤＭＯＳ２１０は、ゲート電極１と、ゲート絶縁膜２と、Ｎ型ソース拡散領域２３１と、Ｎ型ドレイン拡散領域２３２と、Ｐ型ウェル２３３と、Ｎ型ウェル（低濃度拡散領域）２３４と、を有している。
ＬＤＭＯＳ２１０は、素子分離領域６ａと素子分離領域６ｃとの間の素子形成領域２２０に形成されている。ＬＤＭＯＳ２１０は、ゲート電極１と、ゲート絶縁膜２と、Ｎ型ソース拡散領域２３１と、Ｎ型ドレイン拡散領域２３２と、Ｐ型ウェル２３３と、Ｎ型ウェル（低濃度拡散領域）２３４と、を有している。
素子形成領域２２０には、Ｎ型ドレイン拡散領域２３２とゲート電極１とを分離させる分離領域６ｂが形成されている。分離領域６ｂは、素子分離領域６ａ及び素子分離領域６ｃと同様に構成されている。
素子分離領域６ａ、素子分離領域６ｃ及び分離領域６ｂの深さは、例えば、１μｍ程度である。
素子分離領域６ａ、素子分離領域６ｃ及び分離領域６ｂの深さは、例えば、１μｍ程度である。
Ｎ型ウェル２３４は、素子分離領域６ａから素子分離領域６ｃに亘って形成されている。Ｎ型ウェル２３４は、素子分離領域６ａ及び素子分離領域６ｃに接する第１部分２３４ａは素子分離領域６ａ及び素子分離領域６ｃと同じ深さであるか、素子分離領域６ａ及び素子分離領域６ｃよりも浅い。Ｎ型ウェル２３４は、分離領域６ｂの形成箇所を含む第２部分２３４ｂにおいては、分離領域６ｂよりも深い。Ｎ型ウェル２３４の第２部分２３４ｂの深さは、例えば、５μｍ以上１０μｍ以下である。
Ｐ型ウェル２３３は、Ｎ型ウェル２３４において、素子分離領域６ａと分離領域６ｂとの間の部分の表層に、例えば、素子分離領域６ａ及び分離領域６ｂよりも浅く形成されている。
Ｎ型ソース拡散領域２３１は、Ｐ型ウェル２３３の表層に形成されている。
Ｎ型ドレイン拡散領域２３２は、Ｎ型ウェル２３４において、素子分離領域６ｃと分離領域６ｂとの間の部分の表層に、素子分離領域６ｃ及び分離領域６ｂよりも浅く形成されている。
Ｎ型ソース拡散領域２３１は、Ｐ型ウェル２３３の表層に形成されている。
Ｎ型ドレイン拡散領域２３２は、Ｎ型ウェル２３４において、素子分離領域６ｃと分離領域６ｂとの間の部分の表層に、素子分離領域６ｃ及び分離領域６ｂよりも浅く形成されている。
Ｎ型ソース拡散領域２３１及びＮ型ドレイン拡散領域２３２は、Ｎ型ウェル２３４よりも不純物濃度が高濃度である。
半導体装置２００は、更に、素子分離領域６ａ、６ｃの下側に形成されたＰ型チャネルストッパー領域２３５を有している。このＰ型チャネルストッパー領域２３５は、Ｐ型基板（不純物領域）２３０よりも不純物濃度が高い。Ｐ型チャネルストッパー領域２３５は、素子分離領域６ａ、６ｃの底面と、当該素子分離領域６ａ、６ｃに隣接するＮ型ウェル２３４の各々と、に接している。
本変形例の場合、隣り合うＬＤＭＯＳ２１０は、素子分離領域６ａ、６ｃと、その下側のＰ型チャネルストッパー領域２３５と、により素子分離されている。
ＬＤＭＯＳ２１０のＮ型ウェル２３４は非常に深いため、Ｐ型チャネルストッパー領域２３５の形成は、以下のようにして行う。
先ず、Ｐ型チャネルストッパー領域２３５の形成箇所と対応する開口を有するマスクパターン（図示略）をＰ型基板２３０上に形成する。次に、このマスクパターンをマスクとしてＰ型基板２３０にＰ型の不純物（例えば、ボロン）のイオン注入を行い、注入領域２３６を形成する。次に、熱処理を行って、注入領域２３６の不純物の拡散（ｄｒｉｖｅ−ｉｎ）を行う。この拡散により、Ｐ型チャネルストッパー領域２３５が形成される。
先ず、Ｐ型チャネルストッパー領域２３５の形成箇所と対応する開口を有するマスクパターン（図示略）をＰ型基板２３０上に形成する。次に、このマスクパターンをマスクとしてＰ型基板２３０にＰ型の不純物（例えば、ボロン）のイオン注入を行い、注入領域２３６を形成する。次に、熱処理を行って、注入領域２３６の不純物の拡散（ｄｒｉｖｅ−ｉｎ）を行う。この拡散により、Ｐ型チャネルストッパー領域２３５が形成される。
本変形例の場合、Ｐ型基板２３０を作成する工程が、基板に第１導電型の不純物領域を素子形成領域２２０及び素子分離領域６ａ、６ｃよりも深く形成する工程に相当する。また、Ｎ型ウェル２３４を形成する工程が低濃度拡散領域を形成する工程に相当する。
なお、本変形例では、ＬＤＭＯＳ２１０がＮチャネル型である例を説明したが、ＬＤＭＯＳ２１０はＰチャネル型であっても良い。
１ ゲート電極
２ ゲート絶縁膜
３ Ｐ型オフセット拡散領域
３ａ 第１部分
３ｂ 第２部分
３ｃ 第３部分
４ Ｐ型ソース・ドレイン拡散領域
５ Ｐ型拡散領域
６、６ａ、６ｃ 素子分離領域
６ｂ 分離領域
７ サイドウォール
８ シリサイド層
９ Ｎ型チャネルストッパー領域
１０ 高圧ＰチャネルＭＯＳトランジスタ領域
１１ 高圧ＰチャネルＭＯＳトランジスタ
２０ 高圧ＮチャネルＭＯＳトランジスタ領域
２１ 高圧ＮチャネルＭＯＳトランジスタ
２３ Ｎ型オフセット拡散領域
２３ａ 第１部分
２３ｂ 第２部分
２３ｃ 第３部分
２４ Ｎ型ソース・ドレイン拡散領域
２５ Ｎ型拡散領域
２９ Ｐ型チャネルストッパー領域
３０ 低圧ＰチャネルＭＯＳトランジスタ領域
３１ 低圧ＰチャネルＭＯＳトランジスタ
３２ ゲート絶縁膜
３３ Ｐ型ＬＤＤ領域
３４ Ｐ型ソース・ドレイン拡散領域
３５ Ｐ型拡散領域
４０ 低圧ＮチャネルＭＯＳトランジスタ領域
４１ 低圧ＮチャネルＭＯＳトランジスタ
４３ Ｎ型ＬＤＤ領域
４４ Ｎ型ソース・ドレイン拡散領域
４５ Ｎ型拡散領域
５０ 半導体基板
５０ａ 溝
５１ Ｎ型ウェル領域
５２ Ｐ型ウェル領域
５３ Ｎ型ウェル領域
５４ Ｐ型ウェル領域
６１ 素子分離領域
６２ 素子分離領域
７１、７２、７３、７４、７５、７６、７７、７９、８１、８２、１０１、１０２ マスクパターン
７１ａ、７２ａ、７３ａ、７４ａ、７４ｂ、７５ａ、７６ａ、７７ａ、７９ａ、８１ａ、８２ａ、１０１ａ、１０２ａ 開口
７８、８０ 酸化膜
９０、２２０ 素子形成領域
９１、９２、９３、９４、９５、９６、９７、９８、９９、１１１、１１２ イオン注入
１００、２００ 半導体装置
２１０ ＬＤＭＯＳ
２３０ Ｐ型半導体基板
２３１ Ｎ型ソース拡散領域
２３２ Ｎ型ドレイン拡散領域
２３３ Ｐ型ウェル
２３４ Ｎ型ウェル
２３４ａ 第１部分
２３４ｂ 第２部分
２３５ Ｐ型チャネルストッパー領域
２３６ 注入領域
２ ゲート絶縁膜
３ Ｐ型オフセット拡散領域
３ａ 第１部分
３ｂ 第２部分
３ｃ 第３部分
４ Ｐ型ソース・ドレイン拡散領域
５ Ｐ型拡散領域
６、６ａ、６ｃ 素子分離領域
６ｂ 分離領域
７ サイドウォール
８ シリサイド層
９ Ｎ型チャネルストッパー領域
１０ 高圧ＰチャネルＭＯＳトランジスタ領域
１１ 高圧ＰチャネルＭＯＳトランジスタ
２０ 高圧ＮチャネルＭＯＳトランジスタ領域
２１ 高圧ＮチャネルＭＯＳトランジスタ
２３ Ｎ型オフセット拡散領域
２３ａ 第１部分
２３ｂ 第２部分
２３ｃ 第３部分
２４ Ｎ型ソース・ドレイン拡散領域
２５ Ｎ型拡散領域
２９ Ｐ型チャネルストッパー領域
３０ 低圧ＰチャネルＭＯＳトランジスタ領域
３１ 低圧ＰチャネルＭＯＳトランジスタ
３２ ゲート絶縁膜
３３ Ｐ型ＬＤＤ領域
３４ Ｐ型ソース・ドレイン拡散領域
３５ Ｐ型拡散領域
４０ 低圧ＮチャネルＭＯＳトランジスタ領域
４１ 低圧ＮチャネルＭＯＳトランジスタ
４３ Ｎ型ＬＤＤ領域
４４ Ｎ型ソース・ドレイン拡散領域
４５ Ｎ型拡散領域
５０ 半導体基板
５０ａ 溝
５１ Ｎ型ウェル領域
５２ Ｐ型ウェル領域
５３ Ｎ型ウェル領域
５４ Ｐ型ウェル領域
６１ 素子分離領域
６２ 素子分離領域
７１、７２、７３、７４、７５、７６、７７、７９、８１、８２、１０１、１０２ マスクパターン
７１ａ、７２ａ、７３ａ、７４ａ、７４ｂ、７５ａ、７６ａ、７７ａ、７９ａ、８１ａ、８２ａ、１０１ａ、１０２ａ 開口
７８、８０ 酸化膜
９０、２２０ 素子形成領域
９１、９２、９３、９４、９５、９６、９７、９８、９９、１１１、１１２ イオン注入
１００、２００ 半導体装置
２１０ ＬＤＭＯＳ
２３０ Ｐ型半導体基板
２３１ Ｎ型ソース拡散領域
２３２ Ｎ型ドレイン拡散領域
２３３ Ｐ型ウェル
２３４ Ｎ型ウェル
２３４ａ 第１部分
２３４ｂ 第２部分
２３５ Ｐ型チャネルストッパー領域
２３６ 注入領域
Claims (12)
- 第１導電型の不純物領域を有する基板と、
ゲート電極と、前記不純物領域に形成された第２導電型の低濃度拡散領域と、前記低濃度拡散領域に形成された第２導電型の領域であって、前記低濃度拡散領域よりも不純物濃度が高濃度でソース・ドレイン拡散領域となる高濃度拡散領域と、をそれぞれ有する複数のＭＯＳトランジスタと、
隣り合う前記ＭＯＳトランジスタの前記低濃度拡散領域を相互に分離している素子分離領域と、
を有し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分と、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分と、を有し、
前記第１部分は、前記素子分離領域と同じ深さであるか又はそれよりも浅く、
前記第２部分は、前記素子分離領域よりも深く、
前記不純物領域には、更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域が、前記素子分離領域の底面と、当該素子分離領域に隣接する前記低濃度拡散領域の各々と、に接するように形成されていることを特徴とする半導体装置。 - 前記チャネルストッパー領域は、前記低濃度拡散領域よりも不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
- 前記チャネルストッパー領域の不純物濃度は、前記低濃度拡散領域の不純物濃度の５倍以上であることを特徴とする請求項２に記載の半導体装置。
- 前記チャネルストッパー領域は、前記低濃度拡散領域の最深部よりも深い位置にまで形成されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
- 前記チャネルストッパー領域は、前記ゲート電極の下側には存在していないことを特徴とする請求項４に記載の半導体装置。
- 前記低濃度拡散領域は、前記ゲート電極を基準としてチャネル長方向に相互に離間する一対のオフセット拡散領域であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
- 前記ＭＯＳトランジスタはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）であり、
前記低濃度拡散領域はウェル領域であることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。 - 当該半導体装置は、
前記複数のＭＯＳトランジスタよりも低耐圧の第２ＭＯＳトランジスタと、
前記素子分離領域と同じ深さに形成され、前記第２ＭＯＳトランジスタを他の領域と分離させる第２素子分離領域と、
を有し、
前記第２ＭＯＳトランジスタは、ソース・ドレイン拡散領域を有し、
前記ソース・ドレイン拡散領域は、前記第２素子分離領域よりも浅いことを特徴とする請求項１乃至７の何れか一項に記載の半導体装置。 - 素子分離領域を基板に形成して複数の素子形成領域を相互に分離させる工程と、
前記基板に第１導電型の不純物領域を前記素子形成領域及び前記素子分離領域よりも深く形成する工程と、
前記素子形成領域に、第２導電型の低濃度拡散領域を形成する工程と、
前記素子形成領域上にゲート電極を形成する工程と、
第２導電型であり、且つ、前記低濃度拡散領域よりも不純物濃度が高濃度であり、ソース・ドレイン拡散領域となる高濃度拡散領域を、前記低濃度拡散領域に形成する工程と、
を含む手順によって複数のＭＯＳトランジスタを形成し、
前記低濃度拡散領域は、前記素子分離領域に接する第１部分では該素子分離領域と同じ深さであるか又はそれよりも浅くし、平面視において前記第１部分よりも前記ゲート電極側に位置する第２部分では前記素子分離領域よりも深くし、
更に、第１導電型であり、前記不純物領域よりも不純物濃度が高いチャネルストッパー領域を、前記素子分離領域の底面と、当該素子分離領域に隣接し当該素子分離領域により相互に分離される前記低濃度拡散領域の各々と、に接するように前記不純物領域に形成する工程を含むことを特徴とする半導体装置の製造方法。 - 一の導電型の複数の前記ＭＯＳトランジスタと、前記一の導電型とは逆導電型の前記ＭＯＳトランジスタと、を形成し、
前記一の導電型の複数の前記ＭＯＳトランジスタの間の前記チャネルストッパー領域を形成するためのイオン注入と、前記一の導電型とは逆導電型の前記ＭＯＳトランジスタの前記低濃度拡散領域を形成するためのイオン注入と、は同一のイオン注入であることを特徴とする請求項９に記載の半導体装置の製造方法。 - 前記低濃度拡散領域を形成する工程では、前記ゲート電極の形成箇所を基準としてチャネル長方向に相互に離間する一対のオフセット拡散領域を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
- 前記低濃度拡散領域を形成する工程ではウェル領域を形成し、
前記ＭＯＳトランジスタとしてＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010044656A JP2011181694A (ja) | 2010-03-01 | 2010-03-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010044656A JP2011181694A (ja) | 2010-03-01 | 2010-03-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011181694A true JP2011181694A (ja) | 2011-09-15 |
Family
ID=44692905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010044656A Pending JP2011181694A (ja) | 2010-03-01 | 2010-03-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011181694A (ja) |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263261A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | Ｍｏｓ型半導体素子の製造方法 |
| JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
| JPH08330444A (ja) * | 1995-05-02 | 1996-12-13 | Sgs Thomson Microelettronica Spa | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 |
| JPH09260644A (ja) * | 1996-03-18 | 1997-10-03 | Toyota Autom Loom Works Ltd | 半導体装置 |
| JP2000340676A (ja) * | 1999-05-31 | 2000-12-08 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002270827A (ja) * | 2001-03-09 | 2002-09-20 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2002289696A (ja) * | 2001-03-27 | 2002-10-04 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2003017579A (ja) * | 2000-12-05 | 2003-01-17 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2003258249A (ja) * | 2002-03-05 | 2003-09-12 | Toshiba Corp | 半導体集積回路 |
| JP2006245482A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2006295008A (ja) * | 2005-04-13 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007048888A (ja) * | 2005-08-09 | 2007-02-22 | Seiko Epson Corp | 半導体装置 |
| JP2007067328A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
2010
- 2010-03-01 JP JP2010044656A patent/JP2011181694A/ja active Pending
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263261A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | Ｍｏｓ型半導体素子の製造方法 |
| JPH04171938A (ja) * | 1990-11-06 | 1992-06-19 | Nippon Steel Corp | 半導体集積回路装置 |
| JPH08330444A (ja) * | 1995-05-02 | 1996-12-13 | Sgs Thomson Microelettronica Spa | グラウンドポテンシャルに接続されていないソース又はドレーンを有するＨＶｐ−チャンネル及びｎ−チャンネルデバイスを含む薄いエピタキシャルＲＥＳＵＲＦ集積回路 |
| JPH09260644A (ja) * | 1996-03-18 | 1997-10-03 | Toyota Autom Loom Works Ltd | 半導体装置 |
| JP2000340676A (ja) * | 1999-05-31 | 2000-12-08 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
| JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
| JP2003017579A (ja) * | 2000-12-05 | 2003-01-17 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2002270827A (ja) * | 2001-03-09 | 2002-09-20 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2002289696A (ja) * | 2001-03-27 | 2002-10-04 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2003258249A (ja) * | 2002-03-05 | 2003-09-12 | Toshiba Corp | 半導体集積回路 |
| JP2006245482A (ja) * | 2005-03-07 | 2006-09-14 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2006295008A (ja) * | 2005-04-13 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007048888A (ja) * | 2005-08-09 | 2007-02-22 | Seiko Epson Corp | 半導体装置 |
| JP2007067328A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100974697B1 (ko) | Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법 | |
| US8384167B2 (en) | Semiconductor device with field effect transistor and manufacturing method thereof | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| KR101148138B1 (ko) | 리세스된 드레인 및 소스 영역을 갖는 ｎｍｏｓ 트랜지스터와 드레인 및 소스 영역에 실리콘/게르마늄 물질을 갖는 ｐｍｏｓ 트랜지스터를 포함하는 ｃｍｏｓ 디바이스 | |
| US8409947B2 (en) | Method of manufacturing semiconductor device having stress creating layer | |
| JP2007189224A (ja) | 集積度を向上させることができる半導体集積回路素子及びその製造方法 | |
| US9337256B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP4440188B2 (ja) | 半導体装置の製造方法 | |
| JP5341639B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP5159828B2 (ja) | 半導体装置 | |
| JP2004247541A (ja) | 半導体装置及びその製造方法 | |
| US7888212B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2009055027A (ja) | Ｍｏｓトランジスタの製造方法、および、これにより製造されたｍｏｓトランジスタ | |
| JP2011066188A (ja) | 半導体装置及びその製造方法 | |
| JP5378925B2 (ja) | 半導体装置およびその製造方法 | |
| JP5410055B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US8048745B2 (en) | Transistor and method of fabricating the same | |
| JP2009088220A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR20090064658A (ko) | 반도체 소자 및 이의 제조방법 | |
| JP2011181694A (ja) | 半導体装置及びその製造方法 | |
| JP2006310524A (ja) | 半導体装置およびその製造方法 | |
| JP6064240B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2010171086A (ja) | 半導体装置及びその製造方法 | |
| JP2012033841A (ja) | 半導体装置及びその製造方法 | |
| JP2006210668A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131015 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131017 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140325 |