JPH04171938A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04171938A JPH04171938A JP2300471A JP30047190A JPH04171938A JP H04171938 A JPH04171938 A JP H04171938A JP 2300471 A JP2300471 A JP 2300471A JP 30047190 A JP30047190 A JP 30047190A JP H04171938 A JPH04171938 A JP H04171938A
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- 239000002184 metal Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 8
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Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧半導体素子と低耐圧半導体素子とが同
一の半導体基板上に集積された半導体集積回路装置に関
する。
一の半導体基板上に集積された半導体集積回路装置に関
する。
近年、電子機器の小型化、高性能化にともない、従来は
個別半導体素子として用いられていた高耐圧半導体素子
と、主に５ｖ電源で用いられる低耐圧半導体集積回路と
を同一基板上に集積した高耐圧半導体集積回路装置の重
要性が高まっている。
個別半導体素子として用いられていた高耐圧半導体素子
と、主に５ｖ電源で用いられる低耐圧半導体集積回路と
を同一基板上に集積した高耐圧半導体集積回路装置の重
要性が高まっている。
ところで、高耐圧半導体集積回路装置の小型化、高性能
化を図っていく場合、高耐圧部では高耐圧化、大電流化
、低耐圧部では高集積化、高速化が技術的課題となって
おり、それらの素子を同一基板上に集積しようとした場
合、以下に述べるような問題があった。
化を図っていく場合、高耐圧部では高耐圧化、大電流化
、低耐圧部では高集積化、高速化が技術的課題となって
おり、それらの素子を同一基板上に集積しようとした場
合、以下に述べるような問題があった。
即ち、従来の高耐圧半導体集積回路装置では、高耐圧素
子と低耐圧素子とは同一の配線層によって相互接続が行
われていたが、この方法によると、素子と配線層とを分
離する層間絶縁膜の膜厚が薄い場合は、高耐圧素子にお
いて、配線層電位の寄生効果による耐圧劣化が生じ、ま
た、膜厚が厚い場合は、配線層と素子とのコンタクト精
度が低下するという問題があった。
子と低耐圧素子とは同一の配線層によって相互接続が行
われていたが、この方法によると、素子と配線層とを分
離する層間絶縁膜の膜厚が薄い場合は、高耐圧素子にお
いて、配線層電位の寄生効果による耐圧劣化が生じ、ま
た、膜厚が厚い場合は、配線層と素子とのコンタクト精
度が低下するという問題があった。
一方、近年、集積回路装置においては、素子間配線にお
けるレイアウト面積の縮小と配線の自由度増大を目的と
して、多層配線が広く用いられており、高耐圧半導体集
積回路装置においても、今後、多用されていく可能性が
ある。
けるレイアウト面積の縮小と配線の自由度増大を目的と
して、多層配線が広く用いられており、高耐圧半導体集
積回路装置においても、今後、多用されていく可能性が
ある。
第２図は、多層配線を用いた従来の高耐圧半導体集積回
路装置の断面図を示したものである。なお、実際には、
高耐圧半導体集積回路装置においては、低耐圧部はＣＭ
Ｏ３構成になっている場合が多いが、説明の簡略化のた
めに、第２図ではＮＭＯ３のみとしている。
路装置の断面図を示したものである。なお、実際には、
高耐圧半導体集積回路装置においては、低耐圧部はＣＭ
Ｏ３構成になっている場合が多いが、説明の簡略化のた
めに、第２図ではＮＭＯ３のみとしている。
同図に示すように、高耐圧ｎチャネルＦＥＴＱ、と低耐
圧ｎチャネルＦＥＴ Ｑｚとが同一のｐ型シリコン基
板１上に形成されており、ＬＯＣＯ５酸化膜２及びチャ
ネルストッパーｐ型拡散層３によって互いに素子分離さ
れている。高耐圧ｎチャネルＦＥＴ Ｑ＋ は、高濃
度ドレイン拡散層５ａの周囲を低濃度ドレイン拡散層４
ａで囲んだいわゆるオフセットゲート構造をとることに
より高耐圧化しである。素子と第１層＾ｌ配線９ａ、９
ｂとの間は第１層層間絶縁膜８で、また、第１層ＡＩ配
線９ａ、９ｂと第２層Ａ１配線１１との間は第２層層間
絶縁膜１０で分離されている。なお、図中、４ｂは低濃
度ｎ型ソース拡散層、５ｂは高濃度ｎ型ソース拡散層、
６はゲート酸化膜、７は多結晶シリコン電極である。
圧ｎチャネルＦＥＴ Ｑｚとが同一のｐ型シリコン基
板１上に形成されており、ＬＯＣＯ５酸化膜２及びチャ
ネルストッパーｐ型拡散層３によって互いに素子分離さ
れている。高耐圧ｎチャネルＦＥＴ Ｑ＋ は、高濃
度ドレイン拡散層５ａの周囲を低濃度ドレイン拡散層４
ａで囲んだいわゆるオフセットゲート構造をとることに
より高耐圧化しである。素子と第１層＾ｌ配線９ａ、９
ｂとの間は第１層層間絶縁膜８で、また、第１層ＡＩ配
線９ａ、９ｂと第２層Ａ１配線１１との間は第２層層間
絶縁膜１０で分離されている。なお、図中、４ｂは低濃
度ｎ型ソース拡散層、５ｂは高濃度ｎ型ソース拡散層、
６はゲート酸化膜、７は多結晶シリコン電極である。
この第２図に示した高耐圧半導体集積回路装置の場合、
高耐圧ｎチャネルＦＥＴ Ｑ、の配線が第１層ＡＩ配
線９ａにより形成されているため、第１層層間絶縁膜８
の膜厚が成る程度より薄く（例えば１μｍ以下）、高耐
圧部の＾ｌ配線９ａに印加される電圧が成る程度より高
い（例えば４０Ｖ以上）場合、ＡＩ配線９ａ直下で寄生
ＭＯ３効果が起こり、高耐圧ｎチャネルＦＥＴ Ｑ＋
と基板ｌ又は他のデバイスとの間でリーク電流が流れ
る可能性がある。この寄生ＭＯ３効果を防止するために
、通常、チャネルストッパーｐ型拡散層３が設けられる
場合が多いが、この拡散層３の表面濃度が低い場合は、
低濃度拡散層４ａの接合耐圧低下が起こってしまう、ま
た、以上の問題点を除去するために、逆に、第１層層間
絶縁膜８の膜厚を厚くした場合は、特に、微細化、高集
積化が必要な低耐圧部のｎチャネルＦＥＴ Ｑ、にお
いて、コンタクト部エツチングに対する寸法余裕度が小
さくなり、素子サイズの縮小が困難となってしまう。
高耐圧ｎチャネルＦＥＴ Ｑ、の配線が第１層ＡＩ配
線９ａにより形成されているため、第１層層間絶縁膜８
の膜厚が成る程度より薄く（例えば１μｍ以下）、高耐
圧部の＾ｌ配線９ａに印加される電圧が成る程度より高
い（例えば４０Ｖ以上）場合、ＡＩ配線９ａ直下で寄生
ＭＯ３効果が起こり、高耐圧ｎチャネルＦＥＴ Ｑ＋
と基板ｌ又は他のデバイスとの間でリーク電流が流れ
る可能性がある。この寄生ＭＯ３効果を防止するために
、通常、チャネルストッパーｐ型拡散層３が設けられる
場合が多いが、この拡散層３の表面濃度が低い場合は、
低濃度拡散層４ａの接合耐圧低下が起こってしまう、ま
た、以上の問題点を除去するために、逆に、第１層層間
絶縁膜８の膜厚を厚くした場合は、特に、微細化、高集
積化が必要な低耐圧部のｎチャネルＦＥＴ Ｑ、にお
いて、コンタクト部エツチングに対する寸法余裕度が小
さくなり、素子サイズの縮小が困難となってしまう。
そこで、本発明は、多層配線技術を用いた場合に、寄生
効果による耐圧劣化とコンタクト寸法精度の低下とを同
時に防止することが可能な高耐圧半導体集積回路装置を
提供することをその課題とする。
効果による耐圧劣化とコンタクト寸法精度の低下とを同
時に防止することが可能な高耐圧半導体集積回路装置を
提供することをその課題とする。
上記課題を解決するために、本発明では、高耐圧半導体
素子と低耐圧半導体素子とが同一の半導体基板上に集積
された半導体集積回路装置において、この半導体集積回
路装置が２層以上の金属配線層を有しており、且つ、上
記高耐圧半導体素子が下から１層目の金属配線層には接
続されていない、 。
素子と低耐圧半導体素子とが同一の半導体基板上に集積
された半導体集積回路装置において、この半導体集積回
路装置が２層以上の金属配線層を有しており、且つ、上
記高耐圧半導体素子が下から１層目の金属配線層には接
続されていない、 。
本発明の半導体集積回路装置では、高耐圧半導体素子の
配線を第２層目以上の金属配線層で構成することにより
、高耐圧半導体素子については、配線層電位による寄生
ＭＯ５効果等の寄生効果を防止することができ、また、
その結果、第１層目の層間絶縁膜を必要以上に厚くする
ことがなくなるため、低耐圧部のコンタクト加工精度を
低下させることも防止できる。
配線を第２層目以上の金属配線層で構成することにより
、高耐圧半導体素子については、配線層電位による寄生
ＭＯ５効果等の寄生効果を防止することができ、また、
その結果、第１層目の層間絶縁膜を必要以上に厚くする
ことがなくなるため、低耐圧部のコンタクト加工精度を
低下させることも防止できる。
以下、本発明を実施例につき第１図を参照して説明する
。なお、第１図の実施例において、第２図の従来例と同
−又は対応する部分には同一の符号を付して、その説明
を省略する。
。なお、第１図の実施例において、第２図の従来例と同
−又は対応する部分には同一の符号を付して、その説明
を省略する。
第１図に示すように、本実施例においては、高耐圧ｎチ
ャネルＦＥＴ Ｑ、の配線を第２層目のＡＩ配線９８
′で構成している。従って、ＡＩ配線９ａ′の電位が成
る程度以上（例えば４０Ｖ以上）と大きい場合でも、寄
生ＭＯ３効果によるリーク電流の増大は起こりにくい、
この結果、第１層目の層間絶縁膜８の膜厚を厚くする必
要がないため、低耐圧部におけるコンタクト加工精度を
低下させることもない。
ャネルＦＥＴ Ｑ、の配線を第２層目のＡＩ配線９８
′で構成している。従って、ＡＩ配線９ａ′の電位が成
る程度以上（例えば４０Ｖ以上）と大きい場合でも、寄
生ＭＯ３効果によるリーク電流の増大は起こりにくい、
この結果、第１層目の層間絶縁膜８の膜厚を厚くする必
要がないため、低耐圧部におけるコンタクト加工精度を
低下させることもない。
なお、上記実施例においては、高耐圧素子としてオフセ
ットゲート構造のｎチャネルＦＥＴを用いたが、本発明
は、高耐圧素子としてＤＭＯ３型Ｏ３Ｔ、バイポーラト
ランジスタ等を用いた場合にも有効である。
ットゲート構造のｎチャネルＦＥＴを用いたが、本発明
は、高耐圧素子としてＤＭＯ３型Ｏ３Ｔ、バイポーラト
ランジスタ等を用いた場合にも有効である。
また、上記実施例においては、金属配線層を２層構造と
したが、金属配線層は３層以上でもよく、その場合、高
耐圧ｎチャネルＦＥＴ Ｑ＋は第３層目以上の金属配
線層に接続されてよい。
したが、金属配線層は３層以上でもよく、その場合、高
耐圧ｎチャネルＦＥＴ Ｑ＋は第３層目以上の金属配
線層に接続されてよい。
以上説明したように、本発明によれば、多層配線を用い
た高耐圧半導体集積回路装置において、高耐圧部におけ
る寄生ＭＯ３効果等の寄生効果の低減と低耐圧部におけ
るコンタクト加工精度の低下とを同時に防止することが
可能である。
た高耐圧半導体集積回路装置において、高耐圧部におけ
る寄生ＭＯ３効果等の寄生効果の低減と低耐圧部におけ
るコンタクト加工精度の低下とを同時に防止することが
可能である。
第１図は本発明の一実施例による高耐圧半導体集積回路
装置の断面図、第２図は従来の高耐圧半導体集積回路装
置の断面図である。 なお、図面に用いた符号において、 １ ・・・・・・・・・ ｐ型シリコン基板２ ・・・
・・・・・・ ＬＯＣＯ３酸化膜３ ・・・・・・・・
・ ｐ型チャネルストッパー拡散層４ａ、４ｂ ・・・
ｎ−拡散層 ５ａ、５ｂ ・・・ ｎ°拡散層 ６ ・・・・・・・・・ ゲート酸化膜７ ・・・・・
・・・・ 多結晶シリコン電極８ ・・・・・・・・・
第１層層間絶縁膜９ａ ・・・・・・ 第１層ＡＩ配
線（高耐圧部）９ａ′・・・・・・ 第２層ＡＩ配線（
高耐圧部）９ｂ ・・・・・・ 第１層＾ｌ配線（低耐
圧部）１０ ・・・・・・ 第２層層間絶縁膜１１
・・・・・・ 第２層ＡＩ配線（低耐圧部）Ｑ、・・・
・・・・・・ 高耐圧ｎチャネルＦＥＴＱ！・・・・・
・・・・ 低耐圧ｎチャネルＦＥＴである。
装置の断面図、第２図は従来の高耐圧半導体集積回路装
置の断面図である。 なお、図面に用いた符号において、 １ ・・・・・・・・・ ｐ型シリコン基板２ ・・・
・・・・・・ ＬＯＣＯ３酸化膜３ ・・・・・・・・
・ ｐ型チャネルストッパー拡散層４ａ、４ｂ ・・・
ｎ−拡散層 ５ａ、５ｂ ・・・ ｎ°拡散層 ６ ・・・・・・・・・ ゲート酸化膜７ ・・・・・
・・・・ 多結晶シリコン電極８ ・・・・・・・・・
第１層層間絶縁膜９ａ ・・・・・・ 第１層ＡＩ配
線（高耐圧部）９ａ′・・・・・・ 第２層ＡＩ配線（
高耐圧部）９ｂ ・・・・・・ 第１層＾ｌ配線（低耐
圧部）１０ ・・・・・・ 第２層層間絶縁膜１１
・・・・・・ 第２層ＡＩ配線（低耐圧部）Ｑ、・・・
・・・・・・ 高耐圧ｎチャネルＦＥＴＱ！・・・・・
・・・・ 低耐圧ｎチャネルＦＥＴである。
Claims (1)
- 【特許請求の範囲】 高耐圧半導体素子と低耐圧半導体素子とが同一の半導
体基板上に集積された半導体集積回路装置において、 この半導体集積回路装置が２層以上の金属配線層を有し
ており、且つ、上記高耐圧半導体素子が下から１層目の
金属配線層には接続されていないことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300471A JPH04171938A (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2300471A JPH04171938A (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04171938A true JPH04171938A (ja) | 1992-06-19 |
Family
ID=17885195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2300471A Pending JPH04171938A (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04171938A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192734A (ja) * | 2007-02-02 | 2008-08-21 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2011181694A (ja) * | 2010-03-01 | 2011-09-15 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| US8072035B2 (en) | 2007-06-11 | 2011-12-06 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254530A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置 |
-
1990
- 1990-11-06 JP JP2300471A patent/JPH04171938A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254530A (ja) * | 1988-08-18 | 1990-02-23 | Seiko Epson Corp | 半導体装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8072035B2 (en) | 2007-06-11 | 2011-12-06 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8604526B2 (en) | 2007-06-11 | 2013-12-10 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8975127B2 (en) | 2007-06-11 | 2015-03-10 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9184126B2 (en) | 2007-06-11 | 2015-11-10 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9601433B2 (en) | 2007-06-11 | 2017-03-21 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9812317B2 (en) | 2007-06-11 | 2017-11-07 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US10096467B2 (en) | 2007-06-11 | 2018-10-09 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2009238980A (ja) * | 2008-03-27 | 2009-10-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
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