JP2008192734A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】配線層相互間で絶縁破壊が生じることを抑制できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置において、第１配線層は、第１素子領域１ａの上方に位置する第１配線１１ａと、第２素子領域１ｂの上方に位置する第２配線１１ｄと、第２素子領域１ｂの上方に位置していて第２配線１１ｄとは異なる電位になる第３配線１１ｂを具備する。第２配線層は、第１素子領域１ａの上方に位置する第４配線１４ａと、第３配線１１ｂの一部の上方に位置していて第３配線１１ｂに電気的に接続している接続用導電パターン１４ｂを具備する。第３配線層は、第１素子領域１ａの上方に位置する第５配線１７ａと、第２素子領域１ｂの上方に位置していて接続用導電パターン１４ｂを介して第３配線１１ｂに電気的に接続する第６配線１７ｂを具備する。第２配線層は、第２素子領域１ｂの上方には配線を具備していない。
【選択図】図１

Description

本発明は、複数の配線層を具備する半導体装置及びその製造方法に関する。特に本発明は、配線層相互間で絶縁破壊が生じることを抑制できる半導体装置及びその製造方法に関する。

図５は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、第１導電型の半導体基板１００の第１素子領域１００ａに低耐圧トランジスタを有しており、第２素子領域１００ｂに高耐圧トランジスタを有している。第１素子領域１００ａ及び第２素子領域１００ｂ上には第１層目の層間絶縁膜１０９、第１層目の配線層、第２層目の層間絶縁膜１１２、及び第２層目の配線層がこの順に積層されている。

第１層目の配線層は、第１素子領域１００ａの上方に位置するＡｌ合金配線１１１ａ，１１１ｃ、及び第２素子領域１００ｂの上方に位置するＡｌ合金配線１１１ｂ，１１１ｄを有している。Ａｌ合金配線１１１ａは、低耐圧トランジスタの一部（例えばソース又はドレインとなる第２導電型の不純物領域１０７ａ）に電気的に接続しており、Ａｌ合金配線１１１ｃは、基板電位を与える為の第１導電型の不純物領域１０８ａに電気的に接続している。またＡｌ合金配線１１１ｂは、高耐圧トランジスタの一部（例えばソース又はドレインとなる第２導電型の不純物領域１０７ｂ）に電気的に接続しており、Ａｌ合金配線１１１ｄは、基板電位を与える為の第１導電型の不純物領域１０８ｂに電気的に接続している。

第２層目の配線層は、第１素子領域１００ａの上方に位置するＡｌ合金配線１１４ａ，１１４ｃ、及び第２素子領域１００ｂの上方に位置するＡｌ合金配線１１４ｂ，１１４ｄを有している。Ａｌ合金配線１１４ａはＡｌ合金配線１１１ａに電気的に接続しており、Ａｌ合金配線１１４ｃはＡｌ合金配線１１１ｃに電気的に接続している。またＡｌ合金配線１１４ｂはＡｌ合金配線１１１ｂに電気的に接続しており、Ａｌ合金配線１１４ｄはＡｌ合金配線１１１ｄに電気的に接続している。これに類似する半導体装置が特許文献１に記載されている。

特開平６−１５１７３０号公報（図４）

近年、低耐圧トランジスタの微細化が進んでおり、層間絶縁膜の低誘電化及び薄膜化が進んでいる。一方、上記した従来技術では、すべての配線層において、低耐圧トランジスタが形成されている第１素子領域、及び高耐圧トランジスタが形成されている第２素子領域それぞれの上方に配線が配置されている。しかし、第２素子領域の上方に配置される配線には、高電圧が加わる配線（例えば高耐圧トランジスタに接続されている配線）と、低電圧が加わる配線（例えば設置用の配線）がある。このため、層間絶縁膜が低誘電化及び薄膜化している状態において、高電圧が加わる配線と低電圧が加わる配線とが一層の層間絶縁膜を介して上下に配置された場合、層間絶縁膜の耐圧が不十分となり、配線層相互間で絶縁破壊を起こす可能性があった。

本発明は上記のような事情を考慮してなされたものであり、その目的は、配線層相互間で絶縁破壊が生じることを抑制できる半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、半導体基板の第１素子領域及び第２素子領域の上方に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１配線層と、
前記第１層間絶縁膜上及び前記第１配線層上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２配線層と、
前記第２層間絶縁膜上及び前記第２配線層上に形成された第３層間絶縁膜と、
前記第３層間絶縁膜上に形成された第３配線層と、
を具備し、
前記第１配線層は、前記第１素子領域の上方に位置する第１配線と、前記第２素子領域の上方に位置する第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を具備し、
前記第２配線層は、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第４配線と、前記第３配線の一部の上方に位置していて前記第３配線に電気的に接続している接続用導電パターンを具備し、
前記第３配線層は、前記第１素子領域の上方に位置していて前記第４配線に電気的に接続している第５配線と、前記第２素子領域の上方に位置していて前記接続用導電パターンを介して前記第３配線に電気的に接続する第６配線を具備し、
前記第２配線層は、前記第２素子領域の上方には配線を具備していない。

この半導体装置によれば、前記第１素子領域の上方では各配線層に配線が形成されており、異なる電位が印加される複数の配線を具備する前記第２素子領域の上方では、一層おきに配線が形成される。このため、前記第２素子領域の上方において、配線層相互間で絶縁破壊が生じることを抑制できる。

前記第２層間絶縁膜は、上面及び下面相互間の電位差が前記第２配線と前記第３配線の電位差以上の場合には絶縁破壊を生じる厚さであっても良い。
前記第３配線と電気的に接続している前記第６配線は、一部が前記第２配線の上方に位置していてもよい。この場合においても、配線層相互間で絶縁破壊が生じることを抑制できる。前記第３配線と前記第２配線の電位差は、前記第１配線と基板電位の電位差より大きくてもよい。

前記第１素子領域に位置する前記半導体基板に形成された第１トランジスタと、前記第２素子領域に位置する前記半導体基板に形成され、前記第１トランジスタより動作電圧が高い第２トランジスタとを具備してもよい。この場合、前記第２配線は、例えば前記第１トランジスタのソース又はドレインと、前記第２トランジスタのゲート電極を電気的に接続しており、前記第３配線は、例えば前記第２トランジスタのソース又はドレインに接続している。

前記第１層間絶縁膜、前記第２層間絶縁膜、及び前記第３層間絶縁膜は、炭素含有シリカ、フッ素含有シリカ、及びシルセスキオキサン系化合物のうちの少なくとも一種から構成されていてもよい。

本発明に係る他の半導体装置は、半導体基板の第１素子領域に形成された第１トランジスタと、
前記半導体基板の第２素子領域に形成され、前記第１トランジスタより駆動電圧が高い第２トランジスタと、
前記第１素子領域及び前記第２素子領域上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１配線層と、
前記第１層間絶縁膜上及び前記第１配線層上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された第２配線層と、
を具備し、
前記第１配線層は、前記第１素子領域の上方に位置する第１配線を具備し、
前記第２配線層は、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線と、
を具備し、前記第１配線層は、前記第２素子領域の上方には配線を具備していない。

この半導体装置によれば、前記第１素子領域の上方では各配線層に配線が形成されており、前記第２配線とは異なる電位になる前記第３配線を有する前記第２素子領域の上方では、前記第１配線層に配線が形成されない。このため、前記第２素子領域の上方において、配線層相互間で絶縁破壊が生じることを抑制できる。

前記第３配線は、一部が前記第２トランジスタのゲート電極又はゲート配線の上方に位置していてもよい。
前記第１層間絶縁膜及び前記第２層間絶縁膜は、炭素含有シリカ、フッ素含有シリカ、及びシルセスキオキサン系化合物のうちの少なくとも一種から構成されてもよい。

本発明に係る半導体装置の製造方法は、半導体基板の第１素子領域及び第２素子領域の上方に、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１配線層を形成する工程と、
前記第１層間絶縁膜上及び前記第１配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に第２配線層を形成する工程と、
前記第２層間絶縁膜上及び前記第２配線層上に第３層間絶縁膜を形成する工程と、
前記第３層間絶縁膜上に第３配線層を形成する工程と、
を具備し、
前記第１配線層を形成する工程において、前記第１素子領域の上方に位置する第１配線と、前記第２素子領域の上方に位置する第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を形成し、
前記第２配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第４配線を形成し、前記第２素子領域の上方かつ前記第３配線の一部の上方に位置していて前記第３配線に電気的に接続している接続用導電パターンを形成し、かつ前記第２素子領域の上方に位置する配線を形成せず、
前記第３配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第４配線に電気的に接続している第５配線と、前記第２素子領域の上方に位置していて前記接続用導電パターンを介して前記第３配線に接続する第６配線を形成する。

本発明に係る他の半導体装置の製造方法は、半導体基板の第１素子領域に第１トランジスタを形成し、かつ前記半導体基板の第２素子領域に、前記第１トランジスタより駆動電圧が高い第２トランジスタを形成する工程と、
前記第１素子領域及び前記第２素子領域上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１配線層を形成する工程と、
前記第１層間絶縁膜上及び前記第１配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に第２配線層を形成する工程と、
を具備し、
前記第１配線層を形成する工程において、前記第１素子領域の上方に位置する第１配線を形成し、かつ前記第２素子領域の上方には配線を形成せず、
前記第２配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を形成する。

以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。本実施形態によって製造される半導体装置は、第１導電型のシリコン基板１の第１素子領域１ａに低耐圧トランジスタを有しており、シリコン基板１の第２素子領域１ｂに高耐圧トランジスタを有している。低耐圧トランジスタの動作電圧は、例えば５Ｖ以下であり、高耐圧トランジスタの動作電圧は、例えば３０Ｖ以上である。

まず図１（Ａ）に示すように、第２素子領域１ｂに位置するシリコン基板１のうち、高耐圧トランジスタのチャネル領域とソースの間、及びチャネル領域とドレインの間それぞれに位置する部分に第２導電型の不純物を選択的に導入し、低濃度不純物領域６ｂを形成する。

次いで、第２素子領域１ｂに位置するシリコン基板１に素子分離膜２ｂを、ＬＯＣＯＳ酸化法により形成する。これにより、高耐圧トランジスタが形成される領域、及び基板電位を与える配線が接続される領域は素子分離膜２ｂによって他の領域から分離される。また、第２素子領域１ｂにおいて高耐圧トランジスタのチャネル領域となる部分、ソースとなる部分、及びドレインとなる部分それぞれは、素子分離膜２ｂによって他の領域から分離される。

次いで、第１素子領域１ａに位置するシリコン基板１に溝を形成し、この溝に絶縁膜を埋め込む。これにより、素子分離膜２ａが形成される。素子分離膜２ａは、低耐圧トランジスタが形成される領域、及び基板電位を与える配線が接続される領域を他の領域から分離する。

次いで、シリコン基板１を熱酸化する。これにより、第２素子領域１ｂのチャネル領域に位置するシリコン基板１には、高耐圧トランジスタのゲート絶縁膜３ｂが形成される。また、第１素子領域１ａに位置するシリコン基板１にも熱酸化膜（図示せず）が形成される。

次いで、第１素子領域１ａ及び第２素子領域１ｂを含む全面上に、フォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１素子領域１ａ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとしたエッチングにより、第１素子領域１ａに位置する熱酸化膜を除去する。その後、フォトレジスト膜を除去する。

次いで、シリコン基板１を再び熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、低耐圧トランジスタのゲート絶縁膜３ａが形成される。また、ゲート絶縁膜３ｂも厚くなる。
なお、上記した２つの熱酸化工程において、高耐圧トランジスタのソース及びドレインとなる領域、及び基板電位を与える配線が接続される領域それぞれに位置するシリコン基板１にも、熱酸化膜（図示せず）が形成される。

次いで、素子分離膜２ａ，２ｂ及びゲート絶縁膜３ａ，３ｂを含む全面上に、ポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート絶縁膜３ａ上には低耐圧トランジスタのゲート電極４ａが形成され、ゲート絶縁膜３ｂ上には高耐圧トランジスタのゲート電極４ｂが形成される。またゲート配線（図示せず）も形成される。

次いで、基板電位を与える配線が接続される領域をレジストパターン（図示せず）で覆い、このレジストパターン、素子分離膜２ａ，２ｂ、及びゲート電極４ａ，４ｂをマスクとして、シリコン基板１に第２導電型の不純物を注入する。これにより、第１素子領域１ａに位置するシリコン基板１には、低濃度不純物領域６ａが形成される。その後、レジストパターンを除去する。

次いで、ゲート電極４ａ，４ｂを含む全面上に、酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４ａ，４ｂそれぞれの側壁にはサイドウォール５が形成される。なお、このエッチング工程において、高耐圧トランジスタのソース及びドレインとなる領域、及び基板電位を与える配線が接続される領域それぞれに形成されていた熱酸化膜が除去される。

次いで、基板電位を与える配線が接続される領域をレジストパターン（図示せず）で覆い、このレジストパターン、素子分離膜２ａ，２ｂ、ゲート電極４ａ，４ｂ、及びサイドウォール５をマスクとして、シリコン基板１に第２導電型の不純物を注入する。これにより、シリコン基板１には、低耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ａ、及び高耐圧トランジスタのソース及びドレインとなる２つの不純物領域７ｂ、が形成される。その後、レジストパターンを除去する。
このようにして、低耐圧トランジスタ及び高耐圧トランジスタが形成される。

次いで、低耐圧トランジスタ及び高耐圧トランジスタをレジストパターン（図示せず）で覆い、このレジストパターン及び素子分離膜２ａ，２ｂをマスクとして、シリコン基板１に第１導電型の不純物を注入する。これにより、基板電位を与える配線が接続される領域には、不純物領域８ａ，８ｂが形成される。その後、レジストパターンを除去する。

次いで、低耐圧トランジスタ、高耐圧トランジスタ、不純物領域８ａ，８ｂ、及び素子分離膜２ａ，２ｂそれぞれ上に厚さが１μｍ以下の層間絶縁膜２０を形成する。層間絶縁膜２０は低誘電率の絶縁膜、例えば炭素含有シリカ、フッ素含有シリカ、及びシルセスキオキサン系化合物のうちの少なくとも一種から構成される。具体的には、シリカ（ＳｉＯｘ） 、ハイドロジェンシルセスキオキサン（ＨＳＱ）及びメチルシルセスキオキサン（ＭＳＱ）等のシルセスキオキサン系化合物等のシリコン酸化物等のシリコン系化合物、ポリエチレン、ポリプロピレン、ポリイソブチレン、及びポリブテン等のオレフィン系樹脂、ポリスチレン、ポリアミドイミド、ポリビニルフェニレン、ポリカーボネート（ＰＣ）、及びポリジクロロパラキシリレン等のポリパラキシリレン系化合物、ポリメチルメタクリレート（ＰＭＭＡ）等のアクリル系樹脂、フッ素化ポリイミド等のポリイミド系樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）等のフッ素系樹脂等の熱可塑性樹脂、ベンゾシクロブテン（ＢＣＢ）等のベンゾシクロブテン系樹脂、ポリビニルフェノールあるいはノボラック樹脂等のフェノール系樹脂等の熱可塑性樹脂、又はアモルファスカーボン等の炭素系化合物である。

次いで層間絶縁膜２０上に複数の接続孔を形成する。次いでこれら接続孔内及び層間絶縁膜２０上に、タングステン膜を形成し、層間絶縁膜２０上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、層間絶縁膜２０にはタングステンプラグ２１ａ，２１ｂ，２１ｃ，２１ｄが埋め込まれる。タングステンプラグ２１ａ ２１ｃは第１素子領域１ａの上方に位置しており、それぞれ低耐圧トランジスタの不純物領域７ａ、不純物領域８ｂに電気的に接続している。タングステンプラグ２１ｂ，２１ｄは第２素子領域１ｂの上方に位置しており、それぞれ高耐圧トランジスタの不純物領域７ｂ、不純物領域８ｂに電気的に接続している。

次いで、層間絶縁膜２０上及びタングステンプラグ２１ａ〜２１ｄそれぞれ上に、Ａｌ合金膜を形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜９上にはＡｌ合金配線２２ａ，２２ｃ、及びＡｌ合金パターン２２ｂ，２２ｄが形成される。Ａｌ合金配線２１ａは第１素子領域１ａの上方に位置しており、タングステンプラグ２１ａを介して低耐圧トランジスタの不純物領域７ａに接続している。Ａｌ合金パターン２１ｂは第２素子領域１ｂの上方に位置しており、タングステンプラグ２１ｂを介して高耐圧トランジスタの不純物領域７ｂに接続している。Ａｌ合金配線２１ｃは第１素子領域１ａの上方に位置しており、タングステンプラグ２１ｃを介して不純物領域８ａに接続している。Ａｌ合金パターン２２ｄは第２素子領域１ｂの上方に位置しており、タングステンプラグ２１ｄを介して不純物領域８ｂに接続している。なお、Ａｌ合金パターン２２ｂ，２２ｄは、タングステンプラグ２１ｂ，２１ｄを、後述するタングステンプラグ１０ｂ，１０ｄに電気的に接続する為に形成されたものであり、その大きさは、各タングステンプラグの横断面よりやや大きい程度である。

次いで、層間絶縁膜２０、Ａｌ合金配線２２ａ，２２ｃ、及びＡｌ合金パターン２２ｂ，２２ｄそれぞれ上に、層間絶縁膜９を形成する。層間絶縁膜９の構成は、層間絶縁膜２０と同様である。次いで、層間絶縁膜９にタングステンプラグ１０ａ，１０ｂ，１０ｃ，１０ｄを埋め込む。タングステンプラグ１０ａは第１素子領域１ａの上方に位置しており、Ａｌ合金配線２２ａに電気的に接続している。タングステンプラグ１０ｂは第２素子領域１ｂの上方に位置しており、Ａｌ合金パターン２２ｂに電気的に接続している。タングステンプラグ１０ｃは第１素子領域１ａの上方に位置しており、Ａｌ合金配線２２ｃに電気的に接続している。タングステンプラグ１０ｄは第２素子領域１ｂの上方に位置しており、Ａｌ合金パターン２２ｄに電気的に接続している。タングステンプラグ１０ａ〜１０ｄの埋め込み方法は、タングステンプラグ２１ａ〜２１ｄを埋め込む方法と略同様である。

次いで、層間絶縁膜９上にＡｌ合金配線１１ａ，１１ｂ，１１ｃ，１１ｄを形成する。Ａｌ合金配線１１ａ，１１ｂ，１１ｃ，１１ｄの形成方法は、Ａｌ合金配線２２ａ，２２ｂ及びＡｌ合金パターン２２ｂ，２２ｄの形成方法と同様である。Ａｌ合金配線１１ａは第１素子領域１ａの上方に位置しており、タングステンプラグ１０ａを介してＡｌ合金配線２２ａに電気的に接続している。Ａｌ合金配線１１ｂは第２素子領域１ｂの上方に位置しており、タングステンプラグ１０ｂを介してＡｌ合金パターン２２ｂに電気的に接続している。Ａｌ合金配線１１ｃは第１素子領域１ａの上方に位置しており、タングステンプラグ１０ｃを介してＡｌ合金配線２２ｃに電気的に接続している。Ａｌ合金配線１１ｄは第２素子領域１ｂの上方に位置しており、タングステンプラグ１０ｄを介してＡｌ合金パターン２２ｄに接続している。

次いで、図１（Ｂ）に示すように、層間絶縁膜９上及びＡｌ合金配線１１ａ〜１１ｄ上に、層間絶縁膜１２を形成する。層間絶縁膜１２の構成は、層間絶縁膜２０の構成と同様である。次いで、層間絶縁膜１２にタングステンプラグ１３ａ，１３ｂ，１３ｃを埋め込む。タングステンプラグ１３ａは第１素子領域１ａの上方に位置しており、Ａｌ合金配線１１ａに電気的に接続している。タングステンプラグ１３ｂは第２素子領域１ｂの上方に位置しており、Ａｌ合金配線１１ｂに電気的に接続している。タングステンプラグ１３ｃは第１素子領域１ａの上方に位置しており、Ａｌ合金配線１１ｃに電気的に接続している。タングステンプラグ１３ａ〜１３ｃの埋め込み方法は、タングステンプラグ２１ａ〜２１ｄを埋め込む方法と略同様である。また本工程において、層間絶縁膜１２には、Ａｌ合金配線１１ｄ上に位置するタングステンプラグＡ（図示せず）も埋め込まれる。

次いで、層間絶縁膜１２上にＡｌ合金配線１４ａ，１４ｃ及びＡｌ合金パターン１４ｂを形成する。Ａｌ合金配線１４ａ，１４ｃは第１素子領域１ａの上方に位置しており、それぞれタングステンプラグ１３ａ，１３ｃを介してＡｌ合金配線１１ａ，１１ｃに接続している。Ａｌ合金パターン１４ｂは第２素子領域１ｂの上方に位置しており、タングステンプラグ１３ｂを介してＡｌ合金配線１１ｂに接続している。なおＡｌ合金パターン１４ｂは、タングステンプラグ１３ｂを、後述するタングステンプラグ１６ｂに電気的に接続する為に形成されたものであり、その大きさは、タングステンプラグ１３ｂの横断面よりやや大きい程度である。Ａｌ合金配線１１ａ，１１ｃ及びＡｌ合金パターン１４ｂの形成方法は、Ａｌ合金配線２２ａ，２２ｂ及びＡｌ合金パターン２２ｂ，２２ｄの形成方法と同様である。また本工程において、層間絶縁膜１２には、上記したタングステンプラグＡを介してＡｌ合金配線１１ｄに電気的に接続するＡｌ合金パターンＢ（図示せず）も形成される。Ａｌ合金パターンＢは、タングステンプラグＡを後述のタングステンプラグＣに接続する為に設けられ、その構成はＡｌ合金パターン１４ｂの構成と略同様である。

次いで、図１（Ｃ）に示すように、層間絶縁膜１２上、Ａｌ合金配線１４ａ，１４ｃ上、及びＡｌ合金パターン１４ｂ上に、層間絶縁膜１５を形成する。層間絶縁膜１５の構成は、層間絶縁膜２０の構成と同様である。次いで、層間絶縁膜１５にタングステンプラグ１６ａ，１６ｂを埋め込む。タングステンプラグ１６ａは第１素子領域１ａの上方に位置しており、Ａｌ合金配線１４ａに電気的に接続している。タングステンプラグ１６ｂは第２素子領域１ｂの上方に位置しており、Ａｌ合金パターン１４ｂに電気的に接続している。なお、タングステンプラグ１６ａ，１６ｂの埋め込み方法は、タングステンプラグ２１ａ〜２１ｄを埋め込む方法と略同様である。また本工程において、層間絶縁膜１５には、上記のＡｌ合金パターンＢ上に位置するタングステンプラグＣ（図示せず）も埋め込まれる。

次いで、層間絶縁膜１５上にＡｌ合金配線１７ａ，１７ｂを形成する。Ａｌ合金配線１７ａ，１７ｂの形成方法は、Ａｌ合金配線２２ａ，２２ｂ及びＡｌ合金パターン２２ｂ，２２ｄの形成方法と同様である。Ａｌ合金配線１７ａは第１素子領域１ａの上方に位置しており、タングステンプラグ１６ａを介してＡｌ合金配線１４ａに接続している。Ａｌ合金配線１７ａは、一部がＡｌ合金配線１４ｃの上方に位置している。Ａｌ合金配線１４ｃは基板電位を与える配線であり、Ａｌ合金配線１７ａは低耐圧トランジスタの不純物領域７ａに接続する配線である。上記したように層間絶縁膜１５は１μｍ以下であり、その誘電率は低いが、Ａｌ合金配線１７ａ、Ａｌ合金配線１４ｃ相互間の電位差は大きくない為、層間絶縁膜１５が絶縁破壊を起こすことはない。

一方、Ａｌ合金配線１７ｂは第２素子領域１ｂの上方に位置しており、タングステンプラグ１６ｂ、Ａｌ合金パターン１４ｂ、タングステンプラグ１０ｂ、Ａｌ合金パターン２２ｂ、及びタングステンプラグ２１ｂを介して高耐圧トランジスタの不純物領域７ｂに接続している。Ａｌ合金配線１７ｂは、一部がＡｌ合金配線１１ｄの上方に位置している。Ａｌ合金配線１１ｄは基板電位を与える配線であるため、Ａｌ合金配線１７ｂ、Ａｌ合金配線１１ｄ相互間の電位差は大きく、層間絶縁膜１２単層、又は層間絶縁膜１５単層である場合には、層間絶縁膜が絶縁破壊を生じる場合がある。しかし、Ａｌ合金配線１７ｂ、Ａｌ合金配線１１ｄの間には層間絶縁膜１５，１２の２層の絶縁膜が存在しているため、層間絶縁膜１５，１２が低誘電率の絶縁膜であり、かつそれぞれの厚さが１μｍ以下であっても、Ａｌ合金配線１７ｂ、Ａｌ合金配線１１ｄの間で絶縁破壊が生じることは抑制される。

なお、層間絶縁膜１５上には、上記したタングステンプラグＣ上に位置するＡｌ合金配線Ｄ（図示せず）も形成される。Ａｌ合金配線Ｄは、一部がＡｌ合金配線１１ｂの上方に位置しているが、Ａｌ合金配線１７ｂとＡｌ合金配線１１ｄの場合と同様の作用により、Ａｌ合金配線ＤとＡｌ合金配線１１ｂの間で絶縁破壊が生じることは抑制される。

以上、本発明の実施形態によれば、低耐圧トランジスタが形成される第１素子領域１ａの上方では、各配線層に、低耐圧トランジスタに電気的に接続する配線と、基板に電気的に接続する配線の双方が形成され、低耐圧トランジスタの微細化を達成できる。これに対し、高耐圧トランジスタが形成される第２素子領域１ａの上方では、一層おきに配線が形成される。このため、層間絶縁膜が低誘電化し、かつ薄くなっても、第２素子領域１ａの上方に位置する配線層相互間で絶縁破壊が生じることを抑制できる。

図２の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。また各構成要素の製造方法は、第１の実施形態と同様である。

まず図２（Ａ）に示すように、第１の実施形態と同様の構成を有する低耐圧トランジスタ及び高耐圧トランジスタを形成し、さらに層間絶縁膜２０、タングステンプラグ２１ａ，２１ｂ，２１ｃ，２１ｅ，Ａｌ合金配線２２ａ，２２ｃ、Ａｌ合金パターン２２ｂ，２２ｅ、層間絶縁膜９，及びタングステンプラグ１０ａ，１０ｂ，１０ｃ，１０ｅを形成する。タングステンプラグ２１ｅは第２素子領域１ｂに位置する層間絶縁膜２０に埋め込まれており、高耐圧トランジスタのゲート電極４ｂに電気的に接続している。Ａｌ合金パターン２２ｅは第２素子領域１ｂの層間絶縁膜２０上に位置しており、タングステンプラグ２１ｅに電気的に接続している。またタングステンプラグ１０ｅは層間絶縁膜９に埋め込まれており、Ａｌ合金パターン２２ｅに電気的に接続している。次いで層間絶縁膜９上にＡｌ合金配線１１ａ，１１ｂ，１１ｃを形成する。本実施形態においてＡｌ合金配線１１ａは、図示していない部分を介してタングステンプラグ１０ａ，１０ｅを相互に電気的に接続している。

次いで図２（Ｂ）に示すように、層間絶縁膜１２、タングステンプラグ１３ａ，１３ｂ，１３ｃ、Ａｌ合金配線１４ａ，１４ｃ、及びＡｌ合金パターン１４ｂを形成する。

次いで図２（Ｃ）に示すように、層間絶縁膜１５、タングステンプラグ１６ａ，１６ｂ、及びＡｌ合金配線１７ａ，１７ｂを形成する。Ａｌ合金配線１７ｂは、一部がＡｌ合金配線１１ａの上方に位置しているが、これらの間には層間絶縁膜１５，１２が位置しているため、これらの配線相互間で絶縁破壊が生じることを抑制できる。

また、上記した工程によって、第１の実施形態で説明したタングステンプラグＡ、Ａｌ合金パターンＢ，タングステンプラグＣ，及びＡｌ合金配線Ｄが形成される。
以上、本実施形態においても、第１の実施形態と同様の効果を得ることができる。

図３は、本発明の第３の実施形態に係る半導体装置を説明するための断面図である。本実施形態に係る半導体装置は、タングステンプラグ２１ｂが高耐圧トランジスタのゲート電極４ｂに接続している点を除いて、第１の実施形態によって製造される半導体装置と同様の構成である。またこの半導体装置の製造方法は、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

図４の各図は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。また各構成要素の製造方法は、第１の実施形態と同様である。

図４（Ａ）に示すように、第１の実施形態と同様の構成を有する低耐圧トランジスタ及び高耐圧トランジスタを形成し、さらに層間絶縁膜２０を形成する。次いで層間絶縁膜２０に、タングステンプラグ２１ａ，２１ｂ，２１ｃ，２１ｆを形成する。タングステンプラグ２１ｆは、高耐圧トランジスタのゲート電極４ｂに電気的に接続する。次いで層間絶縁膜２０上にＡｌ合金配線２２ａ，２２ｃ及びＡｌ合金パターン２２ｂ，２２ｆを形成する。Ａｌ合金パターン２２ｆはタングステンプラグ２１ｆを、後述するタングステンプラグ１０ｆに電気的に接続する為に形成されたものであり、その大きさは、各タングステンプラグの横断面よりやや大きい程度である。

次いで図４（Ｂ）に示すように、層間絶縁膜９、タングステンプラグ１０ａ〜１０ｃ，１０ｆ、及びＡｌ合金配線１１ａ〜１１ｃ，１１ｆを形成する。Ａｌ合金配線１１ｂはタングステンプラグ１０ｂに電気的に接続しており、図示していない部分がゲート電極４ｂ又はゲート配線（図示せず）の上方に位置している。しかし、Ａｌ合金配線１０ｂとゲート電極４ｂの間には層間絶縁膜２０，９が位置しているため、これらの配線相互間で絶縁破壊が生じることを抑制できる。なお、Ａｌ合金配線１１ｆは、タングステンプラグ１０ｆに電気的に接続している。

以上、本実施形態によっても、高耐圧トランジスタが形成される第２素子領域１ａの上方では、一層おきに配線が形成される。このため、ゲート電極４ｂに加わる電圧と不純物領域７ｂに加わる電圧の差が大きい場合において、層間絶縁膜が低誘電化し、かつ薄くなっても、第２素子領域１ａの上方に位置する配線層相互間で絶縁破壊が生じることを抑制できる。

尚、本実施形態においてＡｌ合金パターン２２ｂは、タングステンプラグ２１ｂではなく第１の実施形態で示したタングステンプラグ２１ｄに電気的に接続しても良い。この場合、ゲート電極４ｂに加わる電圧と基板電位の差が大きい場合において、層間絶縁膜が低誘電化し、かつ薄くなっても、第２素子領域１ａの上方に位置する配線層相互間で絶縁破壊が生じることを抑制できる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態では、配線としてＡｌ合金配線を用いたがダマシン法により層間絶縁膜に埋め込まれる配線（例えばＣｕ配線）を用いてもよい。また高耐圧トランジスタの構成は上記した構成に限定されず、低耐圧トランジスタと同様の構成であってもよい。

各図は本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図。 各図は本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図。 第３の実施形態に係る半導体装置の構成を説明する断面図。 各図は本発明の第４の実施形態に係る半導体装置の製造方法を説明する断面図。 従来の半導体装置の構成を説明するための断面図

符号の説明

１，１００…シリコン基板、１ａ，１００ａ…第１素子領域、１ｂ，１００ｂ…第２素子領域、２ａ，２ｂ…素子分離膜、３ａ，３ｂ…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５…サイドウォール、６ａ，６ｂ…低濃度不純物領域、７ａ，７ｂ，８ａ，８ｂ，１０７ａ，１０７ｂ，１０８ａ，１０８ｂ…不純物領域、９，１２，１５，２０，１０９，１１２…層間絶縁膜、１０ａ〜１０ｆ，１３ａ〜１３ｅ，１６ａ，１６ｂ，２１ａ〜２１ｅ…タングステンプラグ、１１ａ〜１１ｄ，１４ａ，１４ｃ〜１４ｅ，１７ａ，１７ｂ，２２ａ，２２ｃ，１１１ａ〜１１１ｄ，１１４ａ〜１１４ｄ…Ａｌ合金配線、１１ｅ，１１ｆ，１４ｂ，２２ｂ，２２ｄ，２２ｅ…Ａｌ合金パターン

Claims (11)

1. 半導体基板の第１素子領域及び第２素子領域の上方に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成された第１配線層と、
   前記第１層間絶縁膜上及び前記第１配線層上に形成された第２層間絶縁膜と、
   前記第２層間絶縁膜上に形成された第２配線層と、
   前記第２層間絶縁膜上及び前記第２配線層上に形成された第３層間絶縁膜と、
   前記第３層間絶縁膜上に形成された第３配線層と、
   を具備し、
   前記第１配線層は、前記第１素子領域の上方に位置する第１配線と、前記第２素子領域の上方に位置する第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を具備し、
   前記第２配線層は、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第４配線と、前記第３配線の一部の上方に位置していて前記第３配線に電気的に接続している接続用導電パターンを具備し、
   前記第３配線層は、前記第１素子領域の上方に位置していて前記第４配線に電気的に接続している第５配線と、前記第２素子領域の上方に位置していて前記接続用導電パターンを介して前記第３配線に電気的に接続する第６配線を具備し、
   前記第２配線層は、前記第２素子領域の上方には配線を具備していない半導体装置。
2. 前記第６配線は、一部が前記第２配線の上方に位置している請求項１に記載の半導体装置。
3. 前記第２層間絶縁膜は、上面及び下面相互間の電位差が前記第２配線と前記第３配線の電位差以上の場合に絶縁破壊を生じる厚さである請求項１又は２に記載の半導体装置。
4. 前記第３配線と前記第２配線の電位差は、前記第１配線と基板電位の電位差より大きい請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１素子領域に位置する前記半導体基板に形成された第１トランジスタと、
   前記第２素子領域に位置する前記半導体基板に形成され、前記第１トランジスタより動作電圧が高い第２トランジスタと、
   を具備し、
   前記第２配線は、前記第１トランジスタのソース又はドレインと、前記第２トランジスタのゲート電極を電気的に接続しており、
   前記第３配線は、前記第２トランジスタのソース又はドレインに接続している請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記第１層間絶縁膜、前記第２層間絶縁膜、及び前記第３層間絶縁膜は、炭素含有シリカ、フッ素含有シリカ、及びシルセスキオキサン系化合物のうちの少なくとも一種から構成される請求項１〜５のいずれか一項に記載の半導体装置。
7. 半導体基板の第１素子領域に形成された第１トランジスタと、
   前記半導体基板の第２素子領域に形成され、前記第１トランジスタより駆動電圧が高い第２トランジスタと、
   前記第１素子領域及び前記第２素子領域上に形成された第１層間絶縁膜と、
   前記第１層間絶縁膜上に形成された第１配線層と、
   前記第１層間絶縁膜上及び前記第１配線層上に形成された第２層間絶縁膜と、
   前記第２層間絶縁膜上に形成された第２配線層と、
   を具備し、
   前記第１配線層は、前記第１素子領域の上方に位置する第１配線を具備し、
   前記第２配線層は、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線と、
   を具備し、前記第１配線層は、前記第２素子領域の上方には配線を具備していない半導体装置。
8. 前記第３配線は、一部が前記第２トランジスタのゲート電極又はゲート配線の上方に位置している請求項７に記載の半導体装置。
9. 前記第１層間絶縁膜及び前記第２層間絶縁膜は、炭素含有シリカ、フッ素含有シリカ、及びシルセスキオキサン系化合物のうちの少なくとも一種から構成される請求項７又は８に記載の半導体装置。
10. 半導体基板の第１素子領域及び第２素子領域の上方に、第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜上に第１配線層を形成する工程と、
    前記第１層間絶縁膜上及び前記第１配線層上に第２層間絶縁膜を形成する工程と、
    前記第２層間絶縁膜上に第２配線層を形成する工程と、
    前記第２層間絶縁膜上及び前記第２配線層上に第３層間絶縁膜を形成する工程と、
    前記第３層間絶縁膜上に第３配線層を形成する工程と、
    を具備し、
    前記第１配線層を形成する工程において、前記第１素子領域の上方に位置する第１配線と、前記第２素子領域の上方に位置する第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を形成し、
    前記第２配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第４配線を形成し、前記第２素子領域の上方かつ前記第３配線の一部の上方に位置していて前記第３配線に電気的に接続している接続用導電パターンを形成し、かつ前記第２素子領域の上方に位置する配線を形成せず、
    前記第３配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第４配線に電気的に接続している第５配線と、前記第２素子領域の上方に位置していて前記接続用導電パターンを介して前記第３配線に接続する第６配線を形成する半導体装置の製造方法。
11. 半導体基板の第１素子領域に第１トランジスタを形成し、かつ前記半導体基板の第２素子領域に、前記第１トランジスタより駆動電圧が高い第２トランジスタを形成する工程と、
    前記第１素子領域及び前記第２素子領域上に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜上に第１配線層を形成する工程と、
    前記第１層間絶縁膜上及び前記第１配線層上に第２層間絶縁膜を形成する工程と、
    前記第２層間絶縁膜上に第２配線層を形成する工程と、
    を具備し、
    前記第１配線層を形成する工程において、前記第１素子領域の上方に位置する第１配線を形成し、かつ前記第２素子領域の上方には配線を形成せず、
    前記第２配線層を形成する工程において、前記第１素子領域の上方に位置していて前記第１配線に電気的に接続している第２配線と、前記第２素子領域の上方に位置していて前記第２配線とは異なる電位になる第３配線を形成する半導体装置の製造方法。

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