JP7242565B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、具体的には、ナノワイヤー構造又はナノシート構造を有する電界効果トランジスタに関する。
２０１２年以降の先端ＭＯＳトランジスタのスケーリング動向に関しては、２０ｎｍ世代までは、バルク・プレーナー構造のＭＯＳＦＥＴが主流であったが、１４ｎｍ世代以降では、Ｆｉｎ構造を有するＦＥＴ（便宜上、『Ｆｉｎ・ＦＥＴ』と呼ぶ）あるいはＦＤ－ＳＯＩ（Fully Depleted-Silicon On Insulator）構造を有するＦＥＴ（便宜上、『ＦＤ－ＳＯＩ・ＦＥＴ』と呼ぶ）が全面的に採用される動向となっている。ところで、ゲート長のスケーリングと密接な関係にあるシリコン層の厚さ、即ち、Ｆｉｎ・ＦＥＴにおけるＦｉｎ構造の厚さ、ＦＤ－ＳＯＩ・ＦＥＴにおけるシリコン層の厚さは、ＦＥＴの縮小化において重要な要素となるが、シリコン層の厚さは５ｎｍが限界であると考えられている。
このようなＦＥＴのチャネル形成領域を構成するシリコン層の厚さの限界を打破するための技術として、ナノワイヤー構造を有するＦＥＴ（便宜上、『ナノワイヤー・ＦＥＴ』と呼ぶ）を挙げることができる（例えば、特開２０１５－１９５４０５号公報参照）。
ところで、チャネル形成領域にバックバイアスを加えることで、トランジスタの動作に合わせて性能の向上を図ることができると共に、低リーク電流を達成することができる。具体的には、例えば、チャネル形成領域を挟んでいる一方のゲート電極に＋Ｖddを印加し、チャネル形成領域を挟んでいる他方のゲート電極に＋Ｖddを印加することで、トランジスタの駆動能力の向上を図ることができる。また、例えば、チャネル形成領域を挟んでいる一方のゲート電極に０ボルトを印加し、チャネル形成領域を挟んでいる他方のゲート電極に－Ｖddを印加することで、トランジスタがオフの状態におけるリーク電流の低減を図ることができる。
特開２０１５－１９５４０５号公報
しかしながら、上記の特許公開公報に開示されたナノワイヤー・ＦＥＴにあっては、ナノワイヤーから成るチャネル形成領域の周囲をゲート電極が囲んでいるので、チャネル形成領域にバックバイアスを加えることができない。即ち、上記の特許公開公報に開示されたナノワイヤー・ＦＥＴにあっては、トランジスタの動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができない。
従って、本開示の目的は、トランジスタの動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができる半導体装置を提供することにある。
上記の目的を達成するための本開示の半導体装置は、導電性基板の表面に絶縁材料層が形成された基体の絶縁材料層上に、Ｎ層のゲート電極層と（Ｎ－１）層のチャネル形成領域層（但し、Ｎ≧３）が交互に並置されて成る構造体を有し、
構造体は、底面、底面と対向する頂面、第１側面、第２側面、第１側面と対向した第３側面、及び、第２側面と対向した第４側面を有し、
チャネル形成領域層は、
構造体の底面を構成する底面、
構造体の頂面を構成する頂面、
構造体の第１側面を構成する第１側面、
第２側面、
構造体の第３側面を構成する第３側面、及び、
第２側面と対向した第４側面、
を有し、
ゲート電極層は、
構造体の底面を構成する底面、
構造体の頂面を構成する頂面、
構造体の第１側面を構成する第１側面、
第２側面、
構造体の第３側面を構成する第３側面、及び、
第２側面と対向した第４側面、
を有し、
第１番目のゲート電極層の第２面は、構造体の第２側面を構成し、
第Ｎ番目のゲート電極層の第４面は、構造体の第４側面を構成し、
第ｎ番目（但し、ｎ＝１，２・・・（Ｎ－１））のチャネル形成領域層の第２面は、第ｎ番目のゲート電極層の第４面と接しており、
第ｎ番目のチャネル形成領域層の第４面は、第（ｎ＋１）番目のゲート電極層の第２面と接しており、
奇数番目のゲート電極層及び偶数番目のゲート電極層のいずれか一方は、第１コンタクト部に接続されており、他方は、第２コンタクト部に接続されている。
図１は、実施例１の半導体装置の各構成要素の配置を示す概念図である。 図２Ａ、図２Ｂ及び図２Ｃは、それぞれ、図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った実施例１の半導体装置の模式的な一部端面図である。 図３Ａ及び図３Ｂは、実施例１の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図であり、図３Ｃは、図３Ｂに該当する基体等の模式的な部分的平面図である。 図４Ａ及び図４Ｂは、図３Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図であり、図４Ｃは、図４Ｂに該当する基体等の模式的な部分的平面図である。 図５Ａは、図４Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図であり、図５Ｂは、図５Ａに該当する基体等の模式的な部分的平面図である。 図６は、図５Ｂに引き続き、実施例１の半導体装置の製造方法を説明するための、基体等の模式的な部分的平面図である。 図７Ａ、図７Ｂ及び図７Ｃは、それぞれ、図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿ったと同様の実施例２の半導体装置の模式的な一部端面図である。 図８Ａ、図８Ｂ、図８Ｃ及び図８Ｄは、実施例２の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である。 図９Ａ、図９Ｂ及び図９Ｃは、図８Ｄに引き続き、実施例２の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である。 図１０Ａは、図９Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための、基体等の模式的な部分的平面図であり、図１０Ｂは、実施例２の半導体装置の変形例の各構成要素の配置を示す概念図である。 図１１Ａ、図１１Ｂ及び図１１Ｃは、それぞれ、図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿ったと同様の実施例３の半導体装置の模式的な一部端面図である。 図１２Ａ及び図１２Ｂは、それぞれ、図１の矢印Ａ－Ａに沿ったと同様の実施例４の半導体装置の模式的な一部端面図である。 図１３は、図１の矢印Ａ－Ａに沿ったと同様の実施例４の半導体装置の変形例の模式的な一部端面図である。 図１４Ａ、図１４Ｂ、図１４Ｃ及び図１４Ｄは、実施例５の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である。 図１５Ａ及び図１５Ｂは、図１４Ｄに引き続き、実施例５の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である。 図１６は、チャネル形成領域にバックバイアスを加えることで、半導体装置の動作に合わせて性能の向上を図ることができると共に、低リーク電流を達成することができることを説明するための図である。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の半導体装置、全般に関する説明
２．実施例１（本開示の半導体装置）
３．実施例２（実施例１の変形）
４．実施例３（実施例２の変形）
５．実施例４（実施例２及び実施例３の変形）
６．実施例５（実施例１～実施例４の変形）
７．その他
〈本開示の半導体装置、全般に関する説明〉
本開示の半導体装置において、チャネル形成領域層は、ナノワイヤー構造又はナノシート構造から成るチャネル構造部、及び、絶縁部から構成されている形態とすることができる。具体的には、構造体の第２側面から構造体の第４側面に向かう方向を第１の方向（Ｘ方向）、構造体の第１側面から構造体の第３側面に向かう方向を第２の方向（Ｙ方向）、構造体の頂面から構造体の底面に向かう方向を第３の方向（Ｚ方向）としたとき、１層のチャネル形成領域層を構成するチャネル構造部は、第２の方向（Ｙ方向）に延びる１又は複数のナノワイヤー構造又はナノシート構造から構成されており、これらのナノワイヤー構造又はナノシート構造の外周部あるいは一部分は、絶縁部（ゲート絶縁膜に相当する）で覆われている。そして、１層のチャネル形成領域層において、第３の方向（Ｚ方向）に沿って、１又は複数のナノワイヤー構造又はナノシート構造が並置されている。尚、Ｘ方向、Ｙ方向及びＺ方向は、相互に、それらの射影像が直交する関係にある。
上記の好ましい形態を含む本開示の半導体装置において、
チャネル形成領域層の第１面は、チャネル形成領域層に共通した一方のソース／ドレイン領域に接続されており、
チャネル形成領域層の第３面は、チャネル形成領域層に共通した他方のソース／ドレイン領域に接続されている形態とすることができる。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、
第１コンタクト部は、基体の上方に形成されており、第１の配線（具体的には、例えば、信号線として機能する配線。以下においても同様）に接続されており、
ゲート電極層の延在部は絶縁材料層内を延びており、
ゲート電極層の延在部に接続された第２コンタクト部は、導電性基板に形成された第２の配線（具体的には、例えば、リバース・バックバイアスあるいはフォワード・バックバイアスといったバックバイアスを印加するバックバイアス電位電源線として機能する配線、あるいは又、電源線Ｖddや電源線Ｖssとして機能する配線。以下においても同様）に接続されている構成とすることができる。そして、この場合、ゲート電極層の延在部は絶縁材料層を貫通している構成とすることができる。更には、これらの場合、構造体の第２側面から構造体の第４側面に向かう方向を第１の方向（Ｘ方向）としたとき、第１の方向（Ｘ方向）に沿った第２コンタクト部に接続されたゲート電極層の厚さは、第１の方向（Ｘ方向）に沿った第１コンタクト部に接続されたゲート電極層の厚さよりも厚い構成とすることができる。
以上に説明した各種の好ましい形態を含む本開示の半導体装置（以下、『本開示の半導体装置等』と呼ぶ）において、基体として、シリコン半導体基板やＳＯＩ（Si On Insulator）基板、ＳＧＯＩ（SiGe On Insulator）基板を挙げることができる。チャネル構造部を構成する材料として、ＳｉあるいはＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓを挙げることができる。本開示の半導体装置等は、ｎチャネル型とすることもできるし、ｐチャネル型とすることもできる。ｎチャネル型とする場合、チャネル構造部はＳｉから成り、ｐチャネル型とする場合、チャネル構造部はＳｉＧｅから成る形態とすることができる。本開示の半導体装置等が、ｎチャネル型であるかｐチャネル型であるかは、それぞれに最適な仕事関数を得るといった観点から、専ら、ゲート電極層を構成する材料の選択によって決定される。チャネル構造部をＳｉから構成し、半導体装置をｎチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル構造部をＳｉＧｅから構成し、半導体装置をｐチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、Ｗを挙げることができる。ゲート絶縁膜に相当する絶縁部を構成する材料として、ＳｉＮ、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、Ｈｆ０2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることもできる。
ナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉＧｅから成るワイヤーの両端が、一方及び他方のソース／ドレイン領域によって支持されている。また、ナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉＧｅから成る断面形状が略矩形の材料の両端が、一方及び他方のソース／ドレイン領域によって支持されている。尚、ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。ソース／ドレイン領域を構成する材料として、例えば、シリコン（Ｓｉ）、ＳｉＧｅ、Ｇｅを挙げることができる。また、第１コンタクト部、第２コンタクト部を構成する材料として、例えば、シリコン（Ｓｉ）、アルミニウムあるいはアルミニウム系合金（例えば、純アルミニウム、Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｇｅ、Ａｌ－Ｓｉ－Ｇｅ）、ポリシリコン、銅、銅合金、タングステン、タングステン合金、チタン、チタン合金（ＴｉＷ、ＴｉＮＷ、ＴｉＮ、ＴｉＡｌを含む）、ＷＳｉ2、ＭｏＳｉ2、ＴａＮを挙げることができる。更には、後述する絶縁膜は、ＳｉＯ2やＳｉＮ、ＳｉＯＮから成る。また、基体をシリコン半導体基板から構成する場合、絶縁材料層を構成する材料として、ＳｉＯ2、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＰｂＳＧ、ＳＯＧ（スピンオングラス）、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ－ＳｉＯ2）、低融点ガラス、ガラスペースト等のＳｉＯX系材料（シリコン系酸化膜を構成する材料）；ＳｉＮやＳｉＯＮといったＳｉＯＮ系材料を含むＳｉＮ系材料；ＳｉＯＣ；ＳｉＯＦ；ＳｉＣＮを挙げることができるし、あるいは又、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化クロム（ＣｒＯx）、酸化ジルコニウム（ＺｒＯ2）、酸化ニオブ（Ｎｂ2Ｏ5）、酸化スズ（ＳｎＯ2）、酸化バナジウム（ＶＯx）といった無機絶縁材料を挙げることができるし、あるいは又、ポリイミド系樹脂、エポキシ系樹脂、アクリル樹脂といった各種樹脂や、ＳｉＯＣＨ、有機ＳＯＧ、フッ素系樹脂といった低誘電率絶縁材料（例えば、誘電率ｋ（＝ε／ε0）が例えば３．５以下の材料であり、具体的には、例えば、フルオロカーボン、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、アモルファステトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、パリレン（ポリパラキシリレン）、フッ化フラーレン）を挙げることができるし、Ｓｉｌｋ（The Dow Chemical Co. の商標であり、塗布型低誘電率層間絶縁膜材料）、Ｆｌａｒｅ（Honeywell Electronic Materials Co. の商標であり、ポリアリルエーテル（ＰＡＥ）系材料）を例示することもできる。そして、これらを、単独あるいは適宜組み合わせて使用することができる。後述する層間絶縁層も、上記の材料から構成することができる。絶縁材料層や層間絶縁層は、各種ＣＶＤ法、各種塗布法、スパッタリング法や真空蒸着法を含む各種ＰＶＤ法、スクリーン印刷法といった各種印刷法、メッキ法、電着法、浸漬法、ゾル－ゲル法等の公知の方法に基づき形成することができる。
実施例１は、本開示の半導体装置（電界効果トランジスタ、ナノワイヤー・ＦＥＴ）に関する。実施例１の半導体装置の各構成要素の配置を示す概念図を図１に示し、図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った実施例１の半導体装置の模式的な一部端面図を、それぞれ、図２Ａ、図２Ｂ及び図２Ｃに示す。
実施例１の半導体装置は、
導電性基板６０の表面に絶縁材料層６１が形成された基体の絶縁材料層６１上に、Ｎ層のゲート電極層Ｇ1，Ｇ2，Ｇ3と（Ｎ－１）層のチャネル形成領域層ＣＨ1，ＣＨ2（但し、Ｎ≧３）が交互に並置されて成る構造体を有し、
構造体は、底面１５、底面１５と対向する頂面１６、第１側面１１、第２側面１２、第１側面１１と対向した第３側面１３、及び、第２側面１２と対向した第４側面１４を有する。尚、構造体の頂面１６には、製造上、発生する凹凸が含まれるし、構造体の第１側面１１、第２側面１２、第３側面１３及び第４側面１４にも、製造上、発生する凹凸が含まれる。即ち、底面や頂面、側面は凹凸面である場合もある。また、実施例１において、Ｎ＝３である。
そして、チャネル形成領域層ＣＨ1，ＣＨ2は、
構造体の底面１５を構成する底面３５1，３５2、
構造体の頂面１６を構成する頂面３６1，３６2、
構造体の第１側面１１を構成する第１側面３１1，３１2、
第２側面３２1，３２2、
構造体の第３側面１３を構成する第３側面３３1，３３2、及び、
第２側面３２1，３２2と対向した第４側面３４1，３４2、
を有し、
ゲート電極層Ｇ1，Ｇ2，Ｇ3は、
構造体の底面１５を構成する底面２５1，２５2，２５3、
構造体の頂面１６を構成する頂面２６1，２６2，２６3、
構造体の第１側面１１を構成する第１側面２１1，２１2，２１3、
第２側面２２1，２２2，２２3、
構造体の第３側面１３を構成する第３側面２３1，２３2，２３3、及び、
第２側面２２1，２２2，２２3と対向した第４側面２４1，２４2，２４3、
を有し、
第１番目のゲート電極層Ｇ1の第２面２２1は、構造体の第２側面１２を構成し、
第Ｎ番目のゲート電極層Ｇ3の第４面２４3は、構造体の第４側面１４を構成し、
第ｎ番目（但し、ｎ＝１，２・・・（Ｎ－１））のチャネル形成領域層ＣＨ1，ＣＨ2の第２面３２1，３２2は、第ｎ番目のゲート電極層Ｇ1，Ｇ2の第４面２４1，２４2と接しており、
第ｎ番目のチャネル形成領域層ＣＨ1，ＣＨ2の第４面３４1，３４2は、第（ｎ＋１）番目のゲート電極層Ｇ2，Ｇ3の第２面２２2，２２3と接しており、
奇数番目のゲート電極層Ｇ1，Ｇ3及び偶数番目のゲート電極層Ｇ2のいずれか一方（実施例１において、具体的には、奇数番目のゲート電極層Ｇ1，Ｇ3）は、第１コンタクト部４３1，４３3に接続されており、他方（実施例１において、具体的には、偶数番目のゲート電極層Ｇ2）は、第２コンタクト部４４2に接続されている。
そして、チャネル形成領域層ＣＨ1，ＣＨ2は、ナノワイヤー構造又はナノシート構造（図示した例ではナノシート構造）から成るチャネル構造部３７、及び、絶縁部３８から構成されている。具体的には、図示した例では、１層のチャネル形成領域層を構成するチャネル構造部３７は、１つのナノシート構造から構成されており、ゲート電極層に対向するナノシート構造の部分は、絶縁部３８（ゲート絶縁膜に相当する）で覆われている。また、チャネル形成領域層ＣＨ1，ＣＨ2の第１面３１1，３１2は、チャネル形成領域層ＣＨ1，ＣＨ2に共通した一方のソース／ドレイン領域４１に接続されており、チャネル形成領域層ＣＨ1，ＣＨ2の第３面３３1，３３2は、チャネル形成領域層ＣＨ1，ＣＨ2に共通した他方のソース／ドレイン領域４２に接続されている。更には、第１コンタクト部４３1，４３3は、図示しない第１の配線（具体的には、例えば、信号線として機能する配線）に接続されており、第２コンタクト部４４2は、図示しない第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線）に接続されている。
また、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第１側面２１1，２１2，２１3は、絶縁膜５１によって覆われており、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第４側面２４1，２４2，２４3は、絶縁膜５２によって覆われている。
基体はＳＯＩ基板から成る。即ち、基体において、シリコン半導体基板から成る導電性基板６０の内部の絶縁材料層６１が形成されている。具体的には、基体は、シリコン半導体基板から成る導電性基板６０、絶縁材料層６１、シリコン層６２の積層構造を有する。チャネル構造部３７はシリコン層６２から構成されている。実施例１の半導体装置はｎチャネル型である。ゲート電極層Ｇ1，Ｇ2，Ｇ3を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗ（具体的には、例えば、ＴｉＮ）を挙げることができる。絶縁部３８の一部を構成するゲート絶縁膜はＳｉＯＮから成り、絶縁部３８の残部を構成するゲート絶縁膜は、高誘電率材料、具体的には、ＨｆＯ2から成る。ソース／ドレイン領域４１，４２はシリコンから成る。第１コンタクト部４３1，４３3、第２コンタクト部４４2は、例えば、シリコン（Ｓｉ）、アルミニウムあるいはアルミニウム系合金（例えば、純アルミニウム、Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｇｅ、Ａｌ－Ｓｉ－Ｇｅ）、ポリシリコン、銅、銅合金、タングステン、タングステン合金、チタン、チタン合金（ＴｉＷ、ＴｉＮＷ、ＴｉＮ、ＴｉＡｌを含む）、ＷＳｉ2、ＭｏＳｉ2、ＴａＮから成り、絶縁膜５１，５２は絶縁部３８と同様の構成を有する。
以下、実施例１の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である図３Ａ、図３Ｂ、図４Ａ、図４Ｂ及び図５Ａ、並びに、基体等の模式的な部分的平面図である図３Ｃ、図４Ｃ、図５Ｂ及び図６を参照して、実施例１の半導体装置の製造方法を説明する。
［工程－１００］
先ず、ＳＯＩ基板におけるシリコン層６２の頂面にＳｉＮから成る保護層６３をＣＶＤ法に基づき形成する。こうして、図３Ａに示す構造を得ることができる。
［工程－１１０］
次に、ゲート電極層Ｇ1，Ｇ2，Ｇ3を形成すべきシリコン層６２の部分を除去する。具体的には、保護層６３の上に、ゲート電極層Ｇ1，Ｇ2，Ｇ3を形成すべき領域に開口部が設けられたエッチング用レジスト層（図示せず）を設ける。そして、このエッチング用レジスト層を用いて、保護層６３及びシリコン層６２をトレンチ状にエッチングした後、エッチング用レジスト層を除去する。こうして、図３Ｂ及び図３Ｃに示す構造を得ることができる。ゲート電極層Ｇ1，Ｇ2，Ｇ3を形成すべき、除去されたシリコン層６２の領域を、開口部６４1，６４2，６４3で示す。
［工程－１２０］
その後、チャネル形成領域層ＣＨ1，ＣＨ2を得るために、シリコン層６２にチャネル構造部３７及び絶縁部３８（ゲート絶縁膜に相当する）を形成する。具体的には、露出したシリコン層６２の側壁を熱酸化処理することで、ＳｉＯＮから成る絶縁部３８（ゲート絶縁膜）の一部を形成する。次いで、ＳｉＯＮから成る絶縁部３８（ゲート絶縁膜）の一部の上に、ＡＬＤ（Atomic Layer Deposition）法に基づき、ＨｆＯ2層から成る絶縁部３８（ゲート絶縁膜）の残部（図示せず）を形成する。その後、開口部６４1，６４2，６４3の底部に堆積した絶縁部３８（ゲート絶縁膜）の残部（ＨｆＯ2層）を、ライトエッチングすることで除去する。こうして、図４Ａに示す構造を得ることができる。また、以上によって、絶縁膜５１，５２を併せて形成することができる。
［工程－１３０］
次に、全面にＣＶＤ法に基づきＴｉＮから成るゲート電極構成層２７を形成した後、平坦化処理を行うことでチャネル形成領域層ＣＨ1，ＣＨ2の上方のゲート電極構成層２７を除去し、開口部６４1，６４2，６４3内をＴｉＮから成るゲート電極構成層２７で埋め込む。こうして、ゲート電極層Ｇ1，Ｇ2，Ｇ3を得ることができる（図４Ｂ及び図４Ｃ参照）。
［工程－１４０］
その後、フォトリソグラフィ技術及びエッチング技術に基づき、不要なシリコン層６２を除去し、次いで、フォトリソグラフィ技術及びエッチング法に基づき、チャネル形成領域層ＣＨ1，ＣＨ2の上の保護層６３を除去することで、シリコン層６２から成るソース／ドレイン領域４１，４２を得ることができる。こうして、図５Ａ、図５Ｂ、図１、図２Ａ、図２Ｂ及び図２Ｃに示す構造を得ることができる。
［工程－１５０］
次いで、全面に層間絶縁層（図示せず）を形成し、ソース／ドレイン領域４１，４２及びゲート電極層Ｇ1，Ｇ2，Ｇ3の上方の層間絶縁層に開口を形成した後、開口を含む層間絶縁層上に導電層を形成し、フォトリソグラフィ技術及びエッチング技術に基づき導電層をパターニングすることで、第１コンタクト部４３1，４３3、第２コンタクト部４４2を得ることができるし、ソース／ドレイン領域４１，４２に接続された接続孔４６1，４６2を得ることができるし（図６参照）、図示しない第１の配線及び第２の配線を得ることができる。こうして、基体の上方に形成されており、第１の配線に接続された第１コンタクト部４３1，４３3、及び、基体の上方に形成されており、第２の配線に接続された第２コンタクト部４４2を得ることができる。尚、第１の配線及び第２の配線は、層間絶縁層上に形成されている。
実施例１の半導体装置は、チャネル形成領域層及びゲート電極層が交互に並置されて成る構造体を有し、奇数番目のゲート電極層及び偶数番目のゲート電極層のいずれか一方は第１コンタクト部に接続されており、他方は第２コンタクト部に接続されているので、具体的には、奇数番目のゲート電極層は第１コンタクト部に接続されており、偶数番目のゲート電極層は第２コンタクト部に接続されているので、奇数番目のゲート電極層と偶数番目のゲート電極層に異なる電圧を印加することができる結果、即ち、ゲート電位とは異なるバックバイアスを印加できる結果、半導体装置の動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができる。具体的には、スタンドバイ電流を５０％削減可能であるし、最高周波数が３０％向上することが期待される。
ゲート電極層に印加する電位Ｖgsと、チャネル形成領域層を流れる電流Ｉdsとの関係を、模式的に図１６に示す。例えば、第１コンタクト部４３1，４３3が第１の配線（具体的には、例えば、信号線として機能する配線）に接続されており、第２コンタクト部４４2が第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線）に接続されているとし、第１の配線に０ボルト乃至Ｖddボルト、第２の配線にもＶddボルト固定（あるいは、例えば、２Ｖdd固定）を印加したときのＶgs－Ｉds曲線は「Ａ」に示すとおりとなるので、半導体装置の動作に合わせた性能の向上を図ることができる。一方、第１の配線に０ボルト乃至Ｖddボルト、第２の配線に－Ｖdd固定（あるいは、例えば、－２Ｖdd固定）を印加したときのＶgs－Ｉds曲線は「Ｂ」に示すとおりとなる。尚、従来のバックバイアスを印加できない構造の半導体装置における電位Ｖgsと電流Ｉdsとの関係を模式的に「Ｃ」で示す。
通常、ロジック回路の信号線の配線長は短く、チャネル形成領域層の上下に、信号線に接続されたゲート電極層を形成した場合、チャネル形成領域層で発生した熱の伝達先が限られてしまい、放熱効果が期待できない。一方、実施例１の半導体装置にあっては、チャネル形成領域層の両側に形成されたゲート電極層の一方は、配線長が非常に長いバックバイアス印加のための配線（第２の配線）に接続されている。その結果、チャネル形成領域層で発生した熱を効果的に放熱することが可能となり、結果としてセルフヒーティング効果が弱められ、性能劣化を最小に抑えることができる。セルフヒーティング効果による劣化の程度は、多数の要因で決定されるので一概に求められないが、従来の半導体装置にあっては、２０％程度の性能劣化が生じるケースが十分考えられる。即ち、実施例１の半導体装置にあっては、２０％程度のセルフヒーティング効果による性能劣化を抑制できる効果が得られると考えられる。
実施例２は、実施例１の変形である。図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿ったと同様の実施例２の半導体装置の模式的な一部端面図を、図７Ａ、図７Ｂ及び図７Ｃに示す。
実施例２の半導体装置において、第１コンタクト部４３1，４３3は、基体の上方に形成されており、第１の配線（具体的には、信号線として機能する配線）に接続されている。一方、ゲート電極層Ｇ2の延在部２７’は絶縁材料層６１内を延びており、ゲート電極層Ｇ2の延在部２７’に接続された第２コンタクト部４５2は、導電性基板６０に形成された第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線。但し、図示せず）に接続されている。より具体的には、ゲート電極層Ｇ2の延在部２７’は絶縁材料層６１を貫通している。これらの点を除き、実施例２の半導体装置の構成、構造は、実施例１の半導体装置の構成、構造と同様とすることができるので、詳細な説明は省略する。
以下、実施例２の半導体装置の製造方法を説明するための、図１の矢印Ａ－Ａに沿ったと同様の基体等の模式的な一部端面図である図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図９Ａ、図９Ｂ及び図９Ｃ、並びに、基体等の模式的な部分的平面図である図１０Ａ及び図１０Ｂを参照して、実施例２の半導体装置の製造方法を説明する。
［工程－２００］
先ず、実施例１の［工程－１００］と同様にして、ＳＯＩ基板におけるシリコン層６２の頂面にＳｉＮから成る保護層６３をＣＶＤ法に基づき形成する。こうして、図８Ａに示す構造を得ることができる。
［工程－２１０］
次に、実施例１の［工程－１１０］と同様にして、ゲート電極層Ｇ1，Ｇ2，Ｇ3を形成すべきシリコン層６２の部分をトレンチ状に除去する。こうして、図８Ｂに示す構造を得ることができる。次いで、ゲート電極層Ｇ2を形成すべき領域の底部に位置する絶縁材料層６１を除去する。具体的には、保護層６３の上に、ゲート電極層Ｇ2を形成すべき領域に開口部が設けられたエッチング用レジスト層（図示せず）を設ける。そして、このエッチング用レジスト層を用いて、開口部６４2の底部に位置する絶縁材料層６１をエッチングした後、エッチング用レジスト層を除去する。こうして、図８Ｃに示す構造を得ることができる。ゲート電極層Ｇ2の延在部２７’を形成すべき開口部６４2の部分は、絶縁材料層６１内を延びており、絶縁材料層６１を貫通している。
［工程－２２０］
その後、チャネル形成領域層ＣＨ1，ＣＨ2を得るために、実施例１の［工程－１２０］と同様にして、シリコン層６２にチャネル構造部３７及び絶縁部３８（ゲート絶縁膜に相当する）を形成する。こうして、図８Ｄに示す構造を得ることができる。また、以上によって、絶縁膜５１，５２を併せて形成することができる。
［工程－２３０］
次に、実施例１の［工程－１３０］と同様にして、全面にＣＶＤ法に基づきＴｉＮから成るゲート電極構成層２７を形成した後、平坦化処理を行うことでチャネル形成領域層ＣＨ1，ＣＨ2の上方のゲート電極構成層２７を除去し、開口部６４1，６４2，６４3内をＴｉＮから成るゲート電極構成層２７で埋め込む。こうして、ゲート電極層Ｇ1，Ｇ2，Ｇ3を得ることができる（図９Ａ参照）。
［工程－２４０］
その後、実施例１の［工程－１４０］と同様にして、フォトリソグラフィ技術及びエッチング技術に基づき、不要なシリコン層６２を除去し、次いで、フォトリソグラフィ技術及びエッチング法に基づき、チャネル形成領域層ＣＨ1，ＣＨ2の上の保護層６３を除去することで、シリコン層６２から成るソース／ドレイン領域４１，４２を得ることができる。こうして、図９Ｂに示す構造を得ることができる。
［工程－２５０］
次いで、全面に層間絶縁層（図示せず）を形成し、ソース／ドレイン領域４１，４２及びゲート電極層Ｇ1，Ｇ3の上方の層間絶縁層に開口を形成した後、開口を含む層間絶縁層上に導電層を形成し、フォトリソグラフィ技術及びエッチング技術に基づき導電層をパターニングすることで、第１コンタクト部４３1，４３3を得ることができるし、ソース／ドレイン領域４１，４２に接続された接続孔４６1，４６2を得ることができるし（図１０Ａ参照）、図示しない第１の配線を得ることができる。こうして、基体の上方に形成されており、第１の配線に接続された第１コンタクト部４３1，４３3を得ることができる。尚、第１の配線は、層間絶縁層上に形成されている。
［工程－２６０］
その後、例えば、ＣＭＰ法に基づき導電性基板６０を裏面から薄くした後、周知の方法で、絶縁材料層６１を貫通したゲート電極層Ｇ2の延在部２７’に接続された第２コンタクト部４５2を導電性基板６０の内部に形成し、併せて、導電性基板６０の裏面上に、第２コンタクト部４５2に接続された第２の配線（図示せず）を形成する。こうして、図９Ｃ、図７Ａ、図７Ｂ、図７Ｃに示す構造を得ることができる。
場合によっては、［工程－２１０］において、エッチング用レジスト層を用いて、開口部６４2の底部に位置する絶縁材料層６１をエッチングした後（図８Ｃ参照）、開口部６４2の底部に露出した導電性基板６０の部分にイオン注入を行い、この導電性基板６０のイオン注入された部分を第２コンタクト部とすることもできる。そして、この場合には、［工程－２６０］において、導電性基板６０に接続された第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線。但し、図示せず）を形成すればよく、これによって、複数の半導体装置で第２の配線が共通化される。
また、実施例２の半導体装置の変形例の模式的な部分的平面図を図１０Ｂに示すように、［工程－２４０］に引き続き、ＣＶＤ法、フォトリソグラフィ技術及びエッチング技術に基づき、ゲート電極層Ｇ1の第２面２２1及びゲート電極層Ｇ3の第４面２４3の一部に突出部２８を設けてもよい。このような突出部２８を設けることで、第１コンタクト部４３1，４３3の形成（位置合わせ）が容易になる。あるいは又、このような突出部は、開口部６４1，６４3を形成するとき、開口部６４1，６４3に突出部２８を設けるべき領域を形成することで、得ることもできる。このような突出部２８は、他の実施例にも適用することもできる。
実施例３は、実施例２の変形である。図１の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿ったと同様の実施例３の半導体装置の模式的な一部端面図を、図１１Ａ、図１１Ｂ及び図１１Ｃに示す。
実施例３の半導体装置において、ゲート電極層Ｇ2の延在部２７’は、絶縁材料層６１内を延在しているが、絶縁材料層６１を貫通してはいない。一方、第２コンタクト部４５2は、導電性基板６０の内部、更には、絶縁材料層６１の内部を延びている。そして、絶縁材料層６１の内部において、ゲート電極層Ｇ2の延在部２７’と第２コンタクト部４５2とは接続されている。
また、ゲート電極層Ｇ1，Ｇ3の延在部２７”も、絶縁材料層６１内を延在している。但し、ゲート電極層Ｇ1，Ｇ3の延在部２７”は、絶縁材料層６１を貫通していない。
このような構造は、実施例１の［工程－１１０］と同様の工程において、シリコン層６２をトレンチ状にエッチングした後、更に、絶縁材料層６１を、その厚さ方向（Ｚ方向）に一部分、エッチングすることで、更には、実施例２の［工程－２６０］と同様の工程において、絶縁材料層６１の内部に延在したゲート電極層Ｇ2の延在部２７’と導電性基板６０との間に存在する絶縁材料層６１の部分を除去し、除去した部分に第２コンタクト部４５2を形成することで得ることができる。
以上の点を除き、実施例３の半導体装置の構成、構造は、実施例２において説明した半導体装置の構成、構造と同様とすることができるので、詳細な説明は省略する。
実施例４は、実施例２及び実施例３の変形である。図１の矢印Ａ－Ａに沿ったと同様の実施例４の半導体装置の模式的な一部端面図を、図１２Ｂに示す。
実施例４の半導体装置において、構造体の第２側面１２から構造体の第４側面１４に向かう方向を第１の方向（Ｘ方向）としたとき、第１の方向（Ｘ方向）に沿った第２コンタクト部４５2に接続されたゲート電極層Ｇ2の厚さｔ2は、第１の方向（Ｘ方向）に沿った第１コンタクト部４３1，４３3に接続されたゲート電極層Ｇ1，Ｇ3の厚さｔ1よりも厚い。ｔ2とｔ1の関係として、
１．２≦ｔ2／ｔ1≦３
を例示することができ、具体的には、実施例４においては、
ｔ2／ｔ1＝２．０
とした。ｔ2／ｔ1を上記のような関係とすることで、所謂マイクロローディング効果が生じる結果、ゲート電極層Ｇ2を形成すべきシリコン層６２の領域及び絶縁材料層６１の領域は除去される一方、ゲート電極層Ｇ1，Ｇ3を形成すべきシリコン層６２の領域及び絶縁材料層６１の領域の一部が除去される（図１２Ａ参照）。その結果、ゲート電極層Ｇ2の延在部２７’は絶縁材料層６１を貫通する一方、ゲート電極層Ｇ1，Ｇ3の延在部２７”は絶縁材料層６１内を延在しているが、絶縁材料層６１を貫通してはいない状態を得ることができる（図１２Ｂ参照）。
以上の点を除き、実施例４の半導体装置の構成、構造は、実施例２及び実施例３において説明した半導体装置の構成、構造と同様とすることができるので、詳細な説明は省略する。
図１３に実施例４の半導体装置の変形例の図１の矢印Ａ－Ａに沿ったと同様の模式的な一部端面図を示す。この変形例にあっては、導電性基板６０の表面に絶縁材料層６１が形成された基体の絶縁材料層６１上に、Ｎ層のゲート電極層Ｇ1，Ｇ2，Ｇ3，Ｇ4，Ｇ5と（Ｎ－１）層のチャネル形成領域層ＣＨ1，ＣＨ2，ＣＨ3，ＣＨ4（但し、Ｎ≧３であり、この変形例ではＮ＝５）が交互に並置されて成る構造体を有する。そして、第２コンタクト部４５2に接続されたゲート電極層Ｇ2，Ｇ4の厚さｔ2は、第１コンタクト部４３1，４３3，４３5（これらは図示せず）に接続されたゲート電極層Ｇ1，Ｇ3，Ｇ5の厚さｔ1よりも厚い。第２コンタクト部４５2は、ゲート電極層Ｇ2，Ｇ4において、共通化されている。
実施例５は、実施例１～実施例４の変形であり、チャネル構造部３７’はナノワイヤー構造を有する。このようなナノワイヤー構造を有するチャネル構造部３７’は、例えば、以下の方法で得ることができる。尚、１層のチャネル形成領域層を構成するチャネル構造部は、第２の方向（Ｙ方向）に延びる複数のナノワイヤー構造から構成されており、これらのナノワイヤー構造の外周部は絶縁部（ゲート絶縁膜に相当する）で覆われている。そして、１層のチャネル形成領域層において、第３の方向（Ｚ方向）に沿って、複数のナノワイヤー構造（具体的には、３本のナノワイヤー構造）が並置されている。尚、以下の説明における図面は、図１の矢印Ａ－Ａに沿ったと同様の模式的な一部端面図である。
即ち、先ず、ＳＯＩ基板におけるシリコン層（第１シリコン層６２Ａ）の上にＳｉＧｅから成る第１犠牲層６５Ａをエピタキシャル成長法に基づき形成し、第１犠牲層６５Ａ上にエピタキシャル成長法に基づき第２シリコン層６２Ｂを形成し、第２シリコン層６２Ｂの上にＳｉＧｅから成る第２犠牲層６５Ｂをエピタキシャル成長法に基づき形成し、第２犠牲層６５Ｂ上にエピタキシャル成長法に基づき第３シリコン層６２Ｃを形成する。こうして、第１シリコン層６２Ａ、第１犠牲層６５Ａ、第２シリコン層６２Ｂ、第２犠牲層６５Ｂ及び第３シリコン層６２Ｃから成る積層構造体を得ることができる（図１４Ａ参照）。
その後、ゲート電極層を形成すべき積層構造体の部分を、フォトリソグラフィ技術及びエッチング技術によってトレンチ状に除去する（図１４Ｂ参照）。そして、所望の領域の上にマスク層７１を形成した後（図１４Ｃ参照）、第１シリコン層６２Ａ、第２シリコン層６２Ｂ及び第３シリコン層６２Ｃに対してエッチング選択比を有するエッチャントを用いて、ＳｉＧｅから成る第１犠牲層６５Ａ及び第２犠牲層６５Ｂを除去する（図１４Ｄ参照）。ナノワイヤー構造から成るチャネル構造部３７’の両端は、ソース／ドレイン領域４１，４２となる積層構造体の部分（図示せず）によって支持されている。
次に、チャネル構造部３７’に熱酸化処理を行うことで、ＳｉＯＮから成るゲート絶縁膜に相当する絶縁部３８の一部を形成する（図１５Ａ参照）。熱酸化処理を行うことで、ナノワイヤー構造から成るチャネル構造部の断面形状は円形となる。その後、絶縁部３８の一部の上に、ＡＬＤ法に基づき、ＨｆＯ2から成る絶縁部３８の残部を形成する（図１５Ｂ参照）。
その後、実施例１の［工程－１３０］以降と同様の工程、実施例２の［工程－２３０］以降と同様の工程を実行することで、チャネル構造部の構造を除き、実施例１～実施例４において説明した半導体装置と同様の構成、構造の実施例５の半導体装置を得ることができる。
以上、本開示を好ましい実施例に基づき説明したが、実施例において説明した半導体装置の構成、構造、半導体装置を構成する材料、半導体装置の製造方法は例示であり、適宜、変更することができる。また、実施例における半導体装置の製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、半導体装置をｎチャネル型としたが、ｐチャネル型としてもよく、この場合、半導体装置を構成する材料を、適宜、変更すればよい。実施例においては、２層のチャネル形成領域層及び３層のゲート電極層、あるいは又、４層のチャネル形成領域層及び５層のゲート電極層が交互に並置されて成る構造体を説明したが、構造体はこのような構造に限定されるものではなく、（Ｎ－１）層（但し、Ｎ＝４，５，６・・・）のチャネル形成領域層及びＮ層のゲート電極層が交互に積層されて成る構成とすることができる。第２の配線は、半導体装置毎に設けられていてもよいし、複数の半導体装置毎に設けられていてもよい。即ち、第２の配線を複数の半導体装置で共通化してもよい。このような構造とすることで、放熱面積を一層拡大することができ、第２の配線による放熱を一層高めることができる結果、セルフヒーティング効果の一層の抑制を図ることができる。
実施例においては、奇数番目のゲート電極層（第１ゲート電極層）が第１コンタクト部、第１の配線に接続され、偶数番目のゲート電極層（第２ゲート電極層）が第２コンタクト部、第２の配線に接続される形態としたが、これとは逆に、奇数番目のゲート電極層（第１ゲート電極層）が第２コンタクト部、第２の配線に接続され、偶数番目のゲート電極層（第２ゲート電極層）が第１コンタクト部、第１の配線に接続される形態とすることもできる。
ＳｉＧｅ層は、下層のＳｉ層の上に上層のＳｉＧｅ層を形成し、酸化処理を行うことで、上層のＳｉＧｅ層をＳｉＯ2とし、下層のＳｉ層をＳｉＧｅ層とするプロセスによって得ることもできる。
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《半導体装置》
導電性基板の表面に絶縁材料層が形成された基体の絶縁材料層上に、Ｎ層のゲート電極層と（Ｎ－１）層のチャネル形成領域層（但し、Ｎ≧３）が交互に並置されて成る構造体を有し、
構造体は、底面、底面と対向する頂面、第１側面、第２側面、第１側面と対向した第３側面、及び、第２側面と対向した第４側面を有し、
チャネル形成領域層は、
構造体の底面を構成する底面、
構造体の頂面を構成する頂面、
構造体の第１側面を構成する第１側面、
第２側面、
構造体の第３側面を構成する第３側面、及び、
第２側面と対向した第４側面、
を有し、
ゲート電極層は、
構造体の底面を構成する底面、
構造体の頂面を構成する頂面、
構造体の第１側面を構成する第１側面、
第２側面、
構造体の第３側面を構成する第３側面、及び、
第２側面と対向した第４側面、
を有し、
第１番目のゲート電極層の第２面は、構造体の第２側面を構成し、
第Ｎ番目のゲート電極層の第４面は、構造体の第４側面を構成し、
第ｎ番目（但し、ｎ＝１，２・・・（Ｎ－１））のチャネル形成領域層の第２面は、第ｎ番目のゲート電極層の第４面と接しており、
第ｎ番目のチャネル形成領域層の第４面は、第（ｎ＋１）番目のゲート電極層の第２面と接しており、
奇数番目のゲート電極層及び偶数番目のゲート電極層のいずれか一方は、第１コンタクト部に接続されており、他方は、第２コンタクト部に接続されている半導体装置。
［Ａ０２］チャネル形成領域層は、ナノワイヤー構造又はナノシート構造から成るチャネル構造部、及び、絶縁部から構成されている［Ａ０１］に記載の半導体装置。
［Ａ０３］チャネル形成領域層の第１面は、チャネル形成領域層に共通した一方のソース／ドレイン領域に接続されており、
チャネル形成領域層の第３面は、チャネル形成領域層に共通した他方のソース／ドレイン領域に接続されている［Ａ０１］又は［Ａ０２］に記載の半導体装置。
［Ａ０４］第１コンタクト部は、基体の上方に形成されており、第１の配線に接続されており、
ゲート電極層の延在部は絶縁材料層内を延びており、
ゲート電極層の延在部に接続された第２コンタクト部は、導電性基板に形成された第２の配線に接続されている［Ａ０１］乃至［Ａ０３］のいずれか１項に記載の半導体装置。
［Ａ０５］ゲート電極層の延在部は絶縁材料層を貫通している［Ａ０４］に記載の半導体装置。
［Ａ０６］構造体の第２側面から構造体の第４側面に向かう方向を第１の方向としたとき、第１の方向に沿った第２コンタクト部に接続されたゲート電極層の厚さは、第１の方向に沿った第１コンタクト部に接続されたゲート電極層の厚さよりも厚い［Ａ０４］又は［Ａ０５］に記載の半導体装置。
Ｇ1，Ｇ2，Ｇ3・・・ゲート電極層、ＣＨ1，ＣＨ2・・・チャネル形成領域層、１１・・・構造体の第１側面、１２・・・構造体の第２側面、１３・・・構造体の第３側面、１４・・・構造体の第４側面、１５・・・構造体の底面、１６・・・構造体の頂面、２１1，２１2・・・ゲート電極層の第１側面、２２1，２２2・・・ゲート電極層の第２側面、２３1，２３2・・・ゲート電極層の第３側面、２４1，２４2・・・ゲート電極層の第４側面、２５1，２５2・・・ゲート電極層の底面、２６1，２６2・・・ゲート電極層の頂面、２７・・・ゲート電極構成層、２７’・・・ゲート電極層の延在部、２８・・・突出部、３１1，３１2・・・チャネル形成領域層の第１側面、３２1，３２2・・・チャネル形成領域層の第２側面、３３1，３３2・・・チャネル形成領域層の第３側面、３４1，３４2・・・チャネル形成領域層の第４側面、３５1，３５2・・・チャネル形成領域層の底面、３６1，３６2・・・チャネル形成領域層の頂面、３７，３７’・・・チャネル構造部、３８・・・絶縁部、４１，４２・・・ソース／ドレイン領域、４３1，４３3・・・第１コンタクト部、４４2，４５2・・・第２コンタクト部、４６1，４６2・・・接続孔、５１，５２・・・絶縁膜、６０・・・導電性基板、６１・・・絶縁材料層、６２，６２Ａ，６２Ｂ，６２Ｃ・・・シリコン層、６３・・・保護層、６４1，６４2，６４3・・・開口部、６５Ａ，６５Ｂ・・・犠牲層、７１・・・マスク層

Claims (6)

  1. 導電性基板の表面に絶縁材料層が形成された基体の絶縁材料層上に、Ｎ層のゲート電極層と（Ｎ－１）層のチャネル形成領域層（但し、Ｎ≧３）が交互に並置されて成る構造体を有し、
    構造体は、底面、底面と対向する頂面、第１側面、第２側面、第１側面と対向した第３側面、及び、第２側面と対向した第４側面を有し、
    チャネル形成領域層は、
    構造体の底面を構成する底面、
    構造体の頂面を構成する頂面、
    構造体の第１側面を構成する第１側面、
    第２側面、
    構造体の第３側面を構成する第３側面、及び、
    第２側面と対向した第４側面、
    を有し、
    ゲート電極層は、
    構造体の底面を構成する底面、
    構造体の頂面を構成する頂面、
    構造体の第１側面を構成する第１側面、
    第２側面、
    構造体の第３側面を構成する第３側面、及び、
    第２側面と対向した第４側面、
    を有し、
    第１番目のゲート電極層の第２側面は、構造体の第２側面を構成し、
    第Ｎ番目のゲート電極層の第４側面は、構造体の第４側面を構成し、
    第ｎ番目（但し、ｎ＝１，２ ・・・（Ｎ－１））のチャネル形成領域層の第２側面は、第ｎ番目のゲート電極層の第４側面と接しており、
    第ｎ番目のチャネル形成領域層の第４側面は、第（ｎ＋１）番目のゲート電極層の第２側面と接しており、
    奇数番目のゲート電極層及び偶数番目のゲート電極層のいずれか一方のゲート電極層は、第１コンタクト部に接続されており、他方のゲート電極層は、第２コンタクト部に接続されており、
    前記一方のゲート電極層における延在部は前記絶縁材料層内を延在しており、かつ、前記絶縁材料層を貫通していない半導体装置。
  2. チャネル形成領域層は、ナノワイヤー構造又はナノシート構造から成るチャネル構造部、及び、絶縁部から構成されている請求項１に記載の半導体装置。
  3. チャネル形成領域層の第１側面は、チャネル形成領域層に共通した一方のソース／ドレイン領域に接続されており、
    チャネル形成領域層の第３側面は、チャネル形成領域層に共通した他方のソース／ドレイン領域に接続されている請求項１に記載の半導体装置。
  4. 第１コンタクト部は、基体の上方に形成されており、第１の配線に接続されており、
    前記他方のゲート電極層の延在部は絶縁材料層内を延びており、
    前記他方のゲート電極層の延在部に接続された第２コンタクト部は、導電性基板に形成された第２の配線に接続されている請求項１に記載の半導体装置。
  5. 前記他方のゲート電極層の延在部は絶縁材料層を貫通している請求項４に記載の半導体装置。
  6. 構造体の第２側面から構造体の第４側面に向かう方向を第１の方向としたとき、第１の方向に沿った第２コンタクト部に接続されたゲート電極層の厚さは、第１の方向に沿った第１コンタクト部に接続されたゲート電極層の厚さよりも厚い請求項４に記載の半導体装置。
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