CN111527611A - 半导体装置 - Google Patents

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福元康司
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Abstract

半导体装置具有这样的结构，即，将N个栅电极层G和(N‑1)个沟道形成区域层CH(其中，N≥3)交替并置在基底的绝缘材料层61上，在基底中，绝缘材料层61形成在导电基板60的表面上。结构、沟道形成区域层CH、以及栅电极层G中的每一者具有底表面、顶表面以及四个侧表面。第n个沟道形成区域层的第二表面32和第四表面34分别接触于第n个栅电极层的第四表面24和第(n+1)个栅电极层的第二表面22。第奇数个栅电极层与第偶数个栅电极层中之一连接至第一接触部分并且另一个连接至第二接触部分。

Description

半导体装置
技术领域
本公开涉及半导体装置，并且更具体地，涉及具有纳米线或纳米片结构的场效应晶体管。
背景技术
描述了自2012的先进MOS晶体管的规模趋势。在20nm技术时代，主要使用大块平面的MOSFET。在14nm技术时代及之后，趋势发展为完全采用鳍状结构的FET(出于描述方便，称为“Fin-FET”)或具有全耗尽绝缘体上硅(FD-SOI)结构的FET(出于描述方便，称为“FD-SOI-FET”)。尽管与栅极长度规模紧密相关的硅层的厚度(即，Fin-FET中的鳍状结构或FD-SOI-FET中的硅层的厚度)在FET微型化中是重要因素，然而，认为硅层具有5nm厚度的技术局限性。
具有纳米线结构的FET(出于描述方便，称为“纳米线FET”)被视为打破对形成上述FET的沟道形成区域(channel formation region)的硅层厚度的限制的技术(例如，参见日本专利申请特开公开号2015-195405)。
顺便提及，对沟道形成区域施加反馈偏压，能够使得根据晶体管的操作改善性能，从而导致漏电流减少。具体地，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加+Vdd并且对夹持沟道形成区域的栅电极中的另一个栅电极施加+Vdd，使得可以提高晶体管驱动能力。此外，在一个实施例中，对夹持沟道形成区域的栅电极中的一个栅电极施加0伏特并且对夹持沟道形成区域的栅电极中的另一个栅电极施加-Vdd，使得可以在晶体管的断开状态下减少漏电流。
引用列表
专利文献
专利文献1：日本专利申请公开号2015-195405
发明内容
发明要解决的问题
然而，因为栅电极包围纳米线结构的沟道形成区域的外围，所以上述专利文献1中公开的纳米线FET未能对沟道形成区域施加反馈偏压。换言之，上述专利文献1中公开的纳米线FET不能在根据晶体管的操作改善性能的同时减少漏电流。
由此，本公开旨在提供能够在根据晶体管的操作改善性能的同时减少漏电流的半导体装置。
问题的解决方案
用于实现上述目标的本公开的半导体装置包括：
结构，由N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)交替并置在基底的绝缘材料层上而成，在所述基底中绝缘材料层形成在导电基板的表面上；
其中，结构具有底表面、与底表面相对的顶表面、第一侧表面、第二侧表面、与第一侧表面相对的第三侧表面、以及与第二侧表面相对的第四侧表面；
沟道形成区域层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；
栅电极层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；
第1个栅电极层中的第二表面形成结构的第二侧表面；
第N个栅电极层中的第四表面形成结构的第四侧表面；
第n(其中，n＝1、2、...、(N-1))个沟道形成区域层中的第二表面与第n个栅电极层的第四表面接触；
第n个沟道形成区域层中的第四表面与第(n+1)个栅电极层中的第二表面接触；并且
第奇数个栅电极层和第偶数个栅电极层中的任一层连接至第一接触部分，并且另一层连接至第二接触部分。
附图说明
图1是示出根据第一实施方式的半导体装置的每个组件的布置的概念图。
图2A、图2B、以及图2C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的、根据第一实施方式的半导体装置的示意性局部端视图。
图3A和图3B是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图3C是与图3B对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。
图4A和图4B是图3B之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图4C是与图4B对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。
图5A是图4B之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，并且图5B是与图5A对应的基底等的示意性局部平面图，用于描述制造根据第一实施方式的半导体装置的方法。
图6是图5B之后用于描述制造根据第一实施方式的半导体装置的方法的基底等的示意性平面图。
图7A、图7B、以及图7C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的根据第二实施方式的半导体装置的类似示意性局部端视图。
图8A、图8B、图8C、以及图8D是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第二实施方式的半导体装置的方法。
图9A、图9B、以及图9C是图8D之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第二实施方式的半导体装置的方法。
图10A是图9C之后用于描述制造根据第二实施方式的半导体装置的方法的基底等的示意图局部平面图，并且图10B是示出根据第二实施方式的半导体装置的变形的相应组件的布置的概念图。
图11A、图11B、以及图11C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的根据第三实施方式的半导体装置的类似示意性局部端视图。
图12A和图12B是沿着图1中的箭头A-A截取的根据第四实施方式的半导体装置的类似示意性局部端视图。
图13是沿着图1中的箭头A-A截取的根据第四实施方式的半导体装置的变形的类似示意性局部端视图。
图14A、图14B、图14C、以及图14D是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第五实施方式的半导体装置的方法。
图15A和图15B是图14D之后沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图，用于描述制造根据第五实施方式的半导体装置的方法。
图16是示出为描述通过对沟道形成区域施加反馈偏压而在根据半导体装置的操作改善性能的同时实现减少漏电流的示图。
具体实施方式
在下文中，将基于参考附图的实施方式对本公开进行描述，但是，本公开并不局限于实施方式，并且实施方式中的各个数值及材料用于示出性目的。应注意，将按照下列顺序进行描述。
1.本公开的半导体装置的整体描述
2.第一实施方式(本公开的半导体装置)
3.第二实施方式(第一实施方式的变形)
4.第三实施方式(第二实施方式的变形)
5.第四实施方式(第二实施方式与第三实施方式的变形)
6.第五实施方式(第一实施方式至第四实施方式的变形)
7.其他
(本公开的半导体装置的整体描述)
在本公开的半导体装置中，沟道形成区域层可以包括具有纳米线或纳米片结构的沟道结构部分、及绝缘部分。具体地，假设从结构的第二侧表面至第四侧表面的方向是第一方向(X方向)。假设从结构的第一侧表面至第三侧表面的方向是第二方向(Y方向)。假设从结构的顶表面至底表面的方向是第三方向(Z方向)。在这种情况下，形成一个沟道形成区域层的沟道结构部分包括在第二方向(Y方向)上延伸的一个或多个纳米线结构或纳米片结构。纳米线结构或纳米片结构的外围部分或一部分覆盖有绝缘部分(与栅极绝缘膜对应)。此外，一个或多个纳米线结构或纳米片结构在一个沟道形成区域层中沿着第三方向(Z方向)并置。而且，X、Y、以及Z方向具有其投射图像彼此正交的关系。
在包括上述优选模式的本公开的半导体装置中，
可以是这样的模式，其中，沟道形成区域层的第一表面连接至沟道形成区域层共同的源极/漏极区域中的一个区域；并且
沟道形成区域层的第三表面连接至沟道形成区域层共同的源极/漏极区域中的另一区域。
此外，在包括上述各个优选模式的本公开的半导体装置中，
第一接触部分形成在基底上方并且连接至第一布线(具体地，例如，用作信号线的布线；同样适用于下列描述)。栅电极层的延伸部在绝缘材料层中延伸。连接至栅电极层的延伸部的第二接触部分，可以被配置为连接至形成在导电基板上的第二布线(具体地，例如，用作用于施加诸如反向反馈偏压或正向反馈偏压的反馈偏压的反馈偏压电势电源线的布线、或可替代地用作电源线Vdd或电源线Vss的布线；同样适用于下列描述)。因此，在这种情况下，栅电极层的延伸部可以形成为穿透绝缘材料层。此外，在这种情况下，第一方向(X方向)被视为从结构的第二侧表面至结构的第四侧表面的方向，连接至第二接触部分的栅电极层沿着第一方向(X方向)的厚度，可以形成为大于连接至第一接触部分的栅电极层沿着第一方向(X方向)的厚度。
在包括上述各个优选实施方式的本公开的半导体装置(以下称为“本公开的半导体装置等”)中，基底的实施例可以包括硅半导体基板、绝缘体上Si(SOI)基板、或绝缘体上SiGe(SGOI)基板。形成沟道结构部分的材料的实施例，可以包括Si、SiGe、Ge、以及InGaAs。本公开的半导体装置等可以是n沟道类型或p沟道类型。在采用n沟道类型的情况下，沟道结构可以包括Si，并且在采用p沟道类型的情况下，沟道结构部分可以包括SiGe。从获得各个最佳功函数(work function，逸出功)的观点而言，仅通过选择形成栅电极层的材料而执行关于本公开的半导体装置等是否是n沟道类型或p沟道类型的判断。在使用Si沟道结构部分和n沟道半导体装置的情况下，用于形成栅电极层的材料的实施例可以包括TiN、TaN、Al、TiAl、以及W。另一方面，在使用SiGe沟道结构部分和p沟道半导体装置的情况下，用于形成栅电极层的材料的实施例可以包括TiN和W。形成与栅极绝缘膜对应的绝缘部分的材料的实施例可以包括SiN、SiON、以及SiO2、或可以包括诸如Hf02、HfAlON、以及Y2O3的高介电常数材料(所谓的高k材料)。
在纳米线结构中，在一个实施例中，直径是5nm至10nm并且通过包括一Si或SiGe而构成的电线的两端，由源极/漏极区域中的一个区域和另一区域支撑。此外，在纳米片结构中，在一个实施例中，具有通过包括Si或SiGe而构成的大致矩形的横截面形状的材料(在一个实施例中，其宽度×厚度为(10nm至50nm)×(5nm至10nm))的两端，由源极/漏极区域中的一个区域和另一区域支撑。此外，关于是否使用纳米线结构或纳米片结构的判断，取决于形成上述结构的材料的厚度和宽度。形成源极/漏极区域的材料的实施例可以包括硅(Si)、SiGe、以及Ge。此外，形成第一接触部分和第二接触部分的材料的实施例，可以包括硅(Si)、铝或铝基合金(例如，纯铝、Al-Si、Al-Cu、Al-Si-Cu、Al-Ge、Al-Si-Ge)、多晶硅、铜、铜合金、钨、钨合金、钛、钛合金(包括TiW、TiNW、TiN、以及TiAl)、WSi2、MoSi2、以及TaN。此外，后面描述的绝缘膜包括SiO2、SiN、或SiON。此外，在通过包括硅半导体基板而形成基底的情况下，形成绝缘材料层的材料的实施例可以包括：SiOX基材料(形成硅基氧化膜的材料)；SiN基材料，包含诸如SiN和SiON的SiON基材料；SiOC；SiOF；以及SiCN的。SiOX基材料的实施例包括：SiO2、非掺杂硅酸盐玻璃(NSG)、掺杂硼磷的硅玻璃(BPSG)、PSG、BSG、AsSG、SbSG、PbSG、旋涂玻璃(SOG)、低温氧化物(LTO，低温CVD-SiO2)、低熔融玻璃、以及玻璃浆。可替代地，形成绝缘材料层的材料的实施例可以包括：无机绝缘材料，诸如氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化镁(MgO)、氧化铬(CrOx)、氧化锆(ZrO2)、氧化铌(Nb2O5)、氧化锡(SnO2)、以及氧化钒(VOx)。可替代地，形成绝缘材料层的材料的实施例可以包括：诸如聚酰亚胺基树脂、环氧基树脂、或丙烯酸树脂的各种树脂，以及诸如SiOCH、有机SOG、或氟基树脂的低介电常数绝缘材料(例如，具有例如3.5以下的介电常数k(＝ε/ε0)的材料，具体地，例如，碳氟化合物、环全氟化碳聚合物、苯并环丁烯、环氟树脂、聚四氟乙烯、无定形四氟乙烯、聚芳醚、氟化芳基醚、氟化聚酰亚胺、无定形碳、聚对二甲苯(聚对二甲苯基)或氟化富勒烯)。可替代地，形成绝缘材料层的材料的实施例可以包括Silk(陶氏化学公司(Dow Chemical Co.)的商标，涂覆型的低介电常数层间绝缘膜材料)和Flare(霍尼韦尔电子材料公司(HoneywellElectronic Materials Co.)的商标，聚烯丙醚(PAE)基材料)。此外，可以单独或以其适当的组合使用这些材料。还可以使用上述材料形成后面描述的层间绝缘层。可以使用包括各种CVD方法、各种涂覆方法、诸如溅射方法和真空蒸镀方法的各种PVD方法、诸如屏幕印刷方法的各种印刷方法、电镀方法、电沉积方法、液浸方法、以及溶胶-凝胶方法的已知方法，形成绝缘材料层和层间绝缘层。
第一实施方式
第一实施方式涉及本公开的半导体装置(场效应晶体管，并且具体地，纳米线FET)。图1是示出根据第一实施方式的半导体装置的各个组件的布置的概念图。图2A、图2B、以及图2C分别是沿着图1中的箭头A-A、B-B、以及C-C截取的、根据第一实施方式的半导体装置的示意性局部端视图。
根据第一实施方式的半导体装置具有，
结构，其中，N个栅电极层G1、G2、以及G3与(N-1)个沟道形成区域层CH1和CH2(其中，N≥3)交替并置在绝缘材料层61上，绝缘材料层61形成在导电基板60的表面上，从而构成基底。基底具有导电基板60和绝缘材料层61。
结构包括底表面15、与底表面15相对的顶表面16、第一侧表面11、第二侧表面12、与第一侧表面11相对的第三侧表面13、以及与第二侧表面12相对的第四侧表面14。而且，结构的顶表面16具有在制造过程中产生的不规则性。结构的第一侧表面11、第二侧表面12、第三侧表面13、以及第四侧表面14也具有在制造过程中产生的不规则性。换言之，在一些情况下，底表面、顶表面、以及侧表面可以是不规则的表面。此外，在第一实施方式中，N＝3。
因此，沟道形成区域层CH1和CH2分别具有，
底表面351和352、顶表面361和362、第一侧表面311和312、第二侧表面321和322、第三侧表面331和332、以及第四侧表面341和342。
底表面351和352形成结构的底表面15。
顶表面361和362形成结构的顶表面16。
第一侧表面311和312形成结构的第一侧表面11。
第三侧表面331和332形成结构的第三侧表面13。
第四侧表面341和342分别与第二侧表面321和322相对。
栅电极层G1、G2、以及G3分别具有，
底表面251、252、及253、顶表面261、262、及263、第一侧表面211、212、及213、第二侧表面221、222、及223、第三侧表面231、232、及233、以及第四侧表面241、242、243。
底表面251、252、及253形成结构的底表面15。
顶表面261、262、及263形成结构的顶表面16。
第一侧表面211、212、及213形成结构的第一侧表面11。
第三侧表面231、232、及233形成结构的第三侧表面13。
第四侧表面241、242、243分别与第二侧表面221、222、及223相对。
第1个栅电极层G1的第二表面221形成结构的第二侧表面12。
第N个栅电极层G3的第四表面243形成结构的第四侧表面14。
第n(其中，n＝1、2、...、(N-1))个沟道形成区域层CH1和CH2的第二表面321和322分别连接至第n个栅电极层G1和G2的第四表面241和242。
第n个沟道形成区域层CH1和CH2的第四表面341和342分别与第(n+1)个栅电极层G2和G3的第二表面222和223接触。
存在第奇数个栅电极层G1和G3及第偶数个栅电极层G2。
它们中的一层(在第一实施方式中，具体地，第奇数个栅电极层G1和G3)连接至第一接触部分431和433，并且另一层(在第一实施方式中，具体地，第偶数个栅电极层G2)连接至第二接触部分442。
因此，沟道形成区域层CH1和CH2包括具有纳米线结构或纳米片结构(在示出的实施例中，为纳米片结构)的沟道结构部分37、和绝缘部分38。具体地，在示出的实施例中，形成一个沟道形成区域层的沟道结构部分37被配置成一个纳米片结构，并且与栅电极层相对的纳米片结构的部分覆盖有绝缘部分38(与栅极绝缘膜对应)。此外，沟道形成区域层CH1和CH2的第一表面311和312连接至沟道形成区域层CH1和CH2共同的源极/漏极区域中的一个源极/漏极区域41。沟道形成区域层CH1和CH2的第三表面331和332连接至沟道形成区域层CH1和CH2共同的源极/漏极区域中的另一源极/漏极区域42。此外，第一接触部分431和433连接至第一布线(未示出)(具体地，例如，用作信号线的布线)，并且第二接触部分442连接至第二布线(未示出)(具体地，例如，用作反馈偏压电势电源线的布线)。
此外，各个栅电极层G1、G2、以及G3的第一侧表面211、212、以及213覆盖有绝缘膜51，并且各个栅电极层G1、G2、以及G3的第四侧表面241、242、以及243覆盖有绝缘膜52。
基底被配置成SOI基板。换言之，基底具有包括硅半导体基板的导电基板60、和形成在导电基板60内的绝缘材料层61。具体地，基底具有布置包括硅半导体基板的导电基板60、绝缘材料层61、以及硅层62的堆叠结构。沟道结构部分37包括硅层62。根据第一实施方式的半导体装置是n沟道类型。形成栅电极层G1、G2、以及G3的材料的实施例可以包括TiN、TaN、Al、TiAl、以及W(具体地，例如，TiN)。形成绝缘部分38的一部分的栅极绝缘膜包括SiON，并且形成绝缘部分38的剩余部分的栅极绝缘膜包括高介电常数材料，具体地，HfO2。源极/漏极区域41和42包括硅。在一个实施例中，第一接触部分431和433及第二接触部分442包括硅(Si)、铝、或铝基合金(例如，纯铝、Al—Si、Al—Cu、Al—Si—Cu、Al—Ge、以及Al-Si-Ge)、多晶硅、铜、铜合金、钨、钨合金、钛、钛合金(包括TiW、TiNW、TiN、以及TiAl)、WSi2、MoSi2、以及TaN。绝缘膜51和52具有与绝缘部分38相似的配置。
现参考用于描述制造根据第一实施方式的半导体装置的方法的图3A、图3B、图4A、图4B、及图5A、以及图3C、图4C、图5B、以及图6，描述制造根据第一实施方式的半导体装置的方法。图3A、图3B、图4A、图4B、以及图5A是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图。图3C、图4C、图5B、以及图6是基底等的类似示意性局部平面图。
[过程–100]
使用CVD方法使包括SiN的保护层63首先形成在SOI基板的硅层62的顶表面上。由此，可以获得图3A中所示的结构。
[过程-110]
然后，移除要形成栅电极层G1、G2、及G3的硅层62的部分。具体地，将在形成栅电极层G1、G2、及G3的区域中具有开口的抗蚀层(未示出)设置在保护层63上。然后，使用抗蚀层将保护层63和硅层62蚀刻成沟槽形状，并且然后，移除抗蚀层。由此，可以获得图3B和图3C中所示的结构。将形成栅电极层G1、G2、及G3的硅层62的移除部分表示为开口641、642、643。
[过程-120]
然后，在硅层62中形成沟道结构部分37和绝缘部分38(与栅极绝缘膜对应)，以获得沟道形成区域层CH1和CH2。具体地，通过使硅层62的暴露侧壁经过热氧化而形成由SiON制成的绝缘部分38(栅极绝缘膜)的一部分。然后，使用原子层沉积(ALD)技术在由SiON制成的绝缘部分38(栅极绝缘膜)的一部分上形成由HfO2层制成的绝缘部分38(栅极绝缘膜)的剩余部分(未示出)。然后，通过光蚀刻移除沉积在开口641、642、以及643的底部上的绝缘部分38(栅极绝缘膜)的剩余部分(HfO2层)。由此，可以获得图4A中所示的结构。此外，如上所述，能够一起形成绝缘膜51和52。
[过程-130]
随后，使用CVD方法，在整个表面上形成由TiN制成的栅电极形成层27，然后，通过执行平坦化处理而移除位于沟道形成区域层CH1和CH2的上方的栅电极形成层27。由TiN制成的栅电极形成层27填充开口641、642、以及643的内部。由此，可以获得栅电极层G1、G2、以及G3(见图4B和图4C)。
[过程-140]
然后，使用光刻技术和蚀刻技术移除不必要的硅层62。然后，使用光刻技术和蚀刻技术移除沟道形成区域层CH1和CH2上的保护层63，这能够获得由硅层62制成的源极/漏极区域41和42。如此，能够获得图5A、图5B、图1、图2A、图2B、以及图2C中所示的结构。
[过程-150]
然后，在整个表面上形成层间绝缘层(未示出)，并且在位于源极/漏极区域41和42及栅电极层G1、G2、以及G3的上方的层间绝缘层中形成开口。然后，在具有开口的层间绝缘层上形成导电层，并且使用光刻技术和蚀刻技术对导电层进行图案化。由此，能够获得第一接触部分431和433及第二接触部分442，能够获得连接至源极/漏极区域41和42的连接孔461和462(见图6)，并且能够获得第一布线和第二布线(未示出)。由此，可以获得形成在基底上方并且连接至第一布线的第一接触部分431和433、及形成在基底上方并且连接至第二布线的第二接触部分442。而且，第一布线和第二布线形成在层间绝缘层上。
根据第一实施方式的半导体装置具有这样的结构，即，沟道形成区域层和栅电极层交替并置。第奇数个栅电极层和第偶数个栅电极层中的一层连接至第一接触部分并且另一层连接至第二接触部分。具体地，第奇数个栅电极层连接至第一接触部分，并且第偶数个栅电极层连接至第二接触部分。由此，可以对第奇数个栅电极层和第偶数个栅电极层施加不同的电压，即，可以施加与栅极电势不同的反馈偏压。这使得可以在根据半导体装置的操作改善性能的同时减少漏电流。具体地，预期待机电流可以减少50％并且最大频率增加30％。
图16中示意性地示出了向栅电极层施加的电势Vgs与流经沟道形成区域层的电流Ids之间的关系。在一个实施例中，第一接触部分431和433连接至第一布线(具体地，例如，用作信号线的布线)，并且第二接触部分442连接至第二布线(具体地，用作反馈偏压电势电源线的布线)。在一个实施例中，当向第一布线施加0伏特至Vdd伏特并且向第二布线固定地施加Vdd伏特(或，例如，固定为2Vdd)时所获得的Vgs-Ids曲线被表示为“A”，其表示可以根据半导体装置的操作而改善性能。另一方面，当向第一布线施加0伏特至Vdd伏特并且向第二布线固定地施加-Vdd(或，例如，固定为-2Vdd)时所获得的Vgs-Ids曲线被表示为“B”。而且，将具有未能施加反馈偏压的结构的相关技术领域的半导体装置的电势Vgs与电流Ids之间的关系示意性地表示为“C”。
在逻辑电路的信号线的布线长度短，并且连接至信号线的栅电极层形成在沟道形成区域层的上方和下方的情况下，沟道形成区域层中所产生的热量的传递目的地通常受到限制。由此，预期不能实现热辐射效应。另一方面，在根据第一实施方式的半导体装置中，形成在沟道形成区域层的两端处的一个栅电极层连接至布线，该布线具有长的布线长度并且用于施加反馈偏压(第二布线)。由此，可以对沟道形成区域层中产生的热量进行有效地耗散，从而使得弱化自加热效应并且使性能劣化最小化。根据多种因素判断由于自加热效应而导致的劣化程度，并且因此难以无条件地进行判断。然而，在相关技术领域的半导体装置的情况下，充分地构思了性能劣化约20％。换言之，在根据第一实施方式的半导体装置中，任务可以获得由于自加热效应而使性能劣化减少约20％的效应。
第二实施方式
第二实施方式是根据第一实施方式的变形。图7A、图7B、以及图7C是分别沿着图1中的箭头A-A、B-B、以及C-C截取的、根据第二实施方式的半导体装置的类似示意性局部端视图。
在根据第二实施方式的半导体装置中，第一接触部分431和433形成在基底上方并且连接至第一布线(具体地，用作信号线的布线)。另一方面，栅电极层G2的延伸部27’穿透绝缘材料层61。连接至栅电极层G2的延伸部27’的第二接触部分452连接至形成在导电基板60上的第二布线(具体地，例如，用作反馈偏压电势电源线的布线，但并未示出)。更具体地，栅电极层G2的延伸部27’穿透绝缘材料层61。除这些点之外，根据第二实施方式的半导体装置的配置和结构与根据第一实施方式的半导体装置的配置和结构相似，并且由此省去其细节描述。
现参考用于描述制造根据第二实施方式的半导体装置的方法的图8A、图8B、图8C、图8D、图9A、图9B、及图9C、以及图10A和图10B，描述制造根据第二实施方式的半导体装置的方法。图8A、图8B、图8C、图8D、图9A、图9B、以及图9C是沿着图1中的箭头A-A截取的基底等的类似示意性局部端视图。图10A和图10B是基底等的类似示意性局部平面图。
[过程-200]
首先，与第一实施方式的[过程-100]类似，使用CVD方法首先在SOI基板的硅层62的顶表面上形成包括SiN的保护层63。由此，可以获得图8A中所示的结构。
[过程-210]
然后，与根据第一实施方式的[过程-110]类似，移除要形成栅电极层G1、G2、以及G3的硅层62的部分而成为沟槽形状。由此，可以获得图8B中所示的结构。随后，移除位于形成栅电极层G2的区域的底部的绝缘材料层61。具体地，将在形成栅电极层G2的区域中具有开口的抗蚀层(未示出)设置在保护层63上。然后，使用抗蚀层对位于开口642的底部的绝缘材料层61进行蚀刻，并且然后，移除抗蚀层。由此，可以获得图8C中所示的结构。形成栅电极层G2的延伸部27’的开口642的部分延伸通过绝缘材料层61，并且穿透绝缘材料层61。
[过程-220]
然后，与根据第一实施方式的[过程-120]类似，在硅层62中形成沟道结构部分37和绝缘部分38(与栅极绝缘膜对应)，以获得沟道形成区域层CH1和CH2。由此，可以获得图8D中所示的结构。此外，如上所述，可以一起形成绝缘膜51和52。
[过程-230]
随后，与第一实施例的[过程-130]类似，使用CVD方法在整个表面上形成由TiN制成的栅电极形成层27，然后，通过执行平坦化处理而移除位于沟道形成区域层CH1和CH2上方的栅电极形成层27。由TiN制成的栅电极形成层27填充开口641、642、以及643的内部。由此，可以获得栅电极层G1、G2、以及G3(见图9A)。
[过程-240]
然后，与第一实施例的[过程-140]类似，使用光刻技术和蚀刻技术移除不必要的硅层62。然后，使用光刻技术和蚀刻技术移除沟道形成区域层CH1和CH2上的保护层63，这使得可以获得由硅层62制成的源极/漏极区域41和42。如此，可以获得图9B中所示的结构。
[过程-250]
然后，在整个表面上形成层间绝缘层(未示出)，并且在位于源极/漏极区域41和42及栅电极层G1和G3的上方的层间绝缘层中形成开口。然后，在具有开口的层间绝缘层上形成导电层，并且使用光刻技术和蚀刻技术对导电层进行图案化。由此，可以获得第一接触部分431和433，可以获得连接至源极/漏极区域41和42的连接孔461和462(见图10A)，并且可以获得第一布线(未示出)。由此，可以获得形成在基底上方并且连接至第一布线的第一接触部分431和433。而且，第一布线形成在层间绝缘层上。
[过程-260]
然后，在一个实施例中，使用CMP方法从背面对导电基板60进行薄化。然后，使用已知方法，在导电基板60内，形成连接至栅电极层G2的延伸部27’并且穿透绝缘材料层61的第二接触部分452。此外，在导电基板60的背面处形成连接至第二接触部分452的第二布线(未示出)。由此，可以获得图9C、图7A、图7B、以及图7C中所示的结构。
在一些情况下，在[过程-210]中，在使用抗蚀层对位于开口642的底部的绝缘材料层61进行蚀刻之后(见图8C)，对暴露于开口642的底部的导电基板60的部分执行离子注入，并且可以使用导电基板60的离子注入部分作为第二接触部分。然后，在这种情况下，在[过程-260]，可以形成连接至导电基板60的第二布线(具体地，例如，用作反馈偏压电势电源线的布线，但并未示出)，这允许多个半导体装置共享第二布线。
此外，如图10B中所示，图10B是根据第二实施方式的半导体装置的变形的示意性局部平面图，在[过程-240]之后，使用CVD方法、光刻技术、以及蚀刻技术形成栅电极层。突出部分28可以设置在栅电极层G1的第二表面221的一部分处与栅电极层G3的第四表面243的一部分处。上述设置的突出部分28便于形成第一接触部分431和433(对准)。可替代地，当形成开口641和643时，通过在开口641和643中形成设置有突出部分28的区域，可以获得该突出部分。上述突出部分28可以应用于其他实施方式。
第三实施方式
第三实施方式是根据第二实施方式的变形。图11A、图11B、以及图11C是分别沿着图1中的箭头A-A、B-B、以及C-C截取的、根据第三实施方式的半导体装置的类似示意性局部端视图。
在根据第三实施方式的半导体装置中，栅电极层G2的延伸部27’在绝缘材料层61中延伸，但并不穿透绝缘材料层61。另一方面，第二接触部分452在导电基板60内延伸并且进一步延伸到绝缘材料层61内。因此，栅电极层G2的延伸部27’在绝缘材料层61中与第二接触部分452连接。
此外，栅电极层G1和G3的延伸部27”也延伸到绝缘材料层61中。然而，栅电极层G1和G3的延伸部27”并不穿透绝缘材料层61。
在与根据第一实施方式的[过程-110]类似的过程中，硅层62被蚀刻成沟槽形状，并且在其厚度方向(Z方向)上对绝缘材料层61进行局部蚀刻。然后，在与根据第二实施方式的[过程-260]类似的过程中，将放置在导电基板60与在绝缘材料层61内延伸的栅电极层G2的延伸部27’之间的绝缘材料层61的部分移除，并且在移除部分中形成第二接触部分452。由此，可以获得上述结构。
除上述点之外，根据第三实施方式的半导体装置的配置和结构与第二实施方式中描述的半导体装置的配置和结构相似，并且由此省去其细节描述。
第四实施方式
第四实施方式是第二和第三实施方式的变形。图12B是沿着图1中的箭头A-A截取的、根据第四实施方式的半导体装置的类似示意性局部端视图。
在根据第四实施方式的半导体装置中，将从结构的第二侧表面12至结构的第四侧表面14的方向定义为第一方向(X方向)。在这种情况下，连接至第二接触部分452的栅电极层G2沿着第一方向(X方向)的厚度t2，大于连接至第一接触部分431和433的栅电极层G1和G3沿着第一方向(X方向)的厚度t1。给出t2与t1之间的关系的实施例如下：
1.2≤t2/t1≤3
具体地，第四实施方式给出的实施例如下：
t2/t1＝2.0
上述给出的t2/t1关系产生所谓的微负载效应。由此，移除形成栅电极层G2的硅层62的区域及绝缘材料层61的区域。另一方面，移除形成栅电极层G1和G3的硅层62的区域及绝缘材料层61的区域的一部分(见图12A)。由此，栅电极层G2的延伸部27’穿透绝缘材料层61，而栅电极层G1和G3的延伸部27”延伸进绝缘材料层61中、但不穿透绝缘材料层61。(见图12B)。
除上述点之外，根据第四实施方式的半导体装置的配置和结构与第二实施方式和第三实施方式中描述的半导体装置的配置和结构相似，并且由此省去其细节描述。
图13是作为根据第四实施方式的半导体装置的变形、沿着图1中的箭头A-A截取的类似示意性局部端视图。该变形示出了这样的结构，即，N个栅电极层G1、G2、G3、G4、及G5与(N-1)个沟道形成区域层CH1、CH2、CH3、CH4(其中，N≥3，具体地，在该变形中，N＝5)交替并置在绝缘材料层61上。导电基板60与形成在导电基板60的表面上的绝缘材料层61构成基底。然后，连接至第二接触部分452的栅电极层G2和G4的厚度t2，大于分别连接至第一接触部分431、433、及435(未示出)的栅电极层G1、G3、及G5的厚度t1。栅电极层G2和G4共享第二接触部分452。
第五实施方式
第五实施方式是第一实施方式至第四实施方式的变形，并且沟道结构部分37’具有纳米线结构。在一个实施例中，通过下列方法可以获得具有该纳米线结构的沟道结构部分37’。而且，形成一个沟道形成区域层的沟道结构部分包括在第二方向(Y方向)上延伸的多个纳米线结构，并且这些纳米线结构的外围部分覆盖有绝缘部分(与栅极绝缘膜对应)。因此，在一个沟道形成区域层中，多个纳米线结构(具体地，3个纳米线结构)沿着第三方向(Z方向)并置。而且，下列描述中的附图是沿着图1中的箭头A-A截取的类似示意性局部端视图。
换言之，首先，使用外延生长方法，在SOI基板的硅层(第一硅层62A)上形成由SiGe制成的第一牺牲层65A。使用外延生长方法，在第一牺牲层65A上形成第二硅层62B。使用外延生长方法，在第二硅层62B上形成由SiGe制成的第二牺牲层65B。使用外延生长方法，在第二牺牲层65B上形成第三硅层62C。如此，可以获得包括第一硅层62A、第一牺牲层65A、第二硅层62B、第二牺牲层65B、以及第三硅层62C的堆叠结构(见图14A)。
然后，通过光刻技术和蚀刻技术呈沟槽形状移除要形成栅电极层的堆叠结构的部分(见图14B)。然后，在所需区域上形成掩模层71(见图14C)。然后，相对于第一硅层62A、第二硅层62B、以及第三硅层62C，使用具有蚀刻选择性的蚀刻剂移除由SiGe制成的第一牺牲层65A和第二牺牲层65B(图14D)。由堆叠结构的成为源极/漏极区域41和42的部分(未示出)支撑具有纳米线结构的沟道结构部分37′的两端。
然后，通过对沟道结构部分37’执行热辐射而形成与由SiON制成的栅极绝缘膜对应的绝缘部分38的一部分(见图15A)。热辐射使得具有纳米线结构的沟道结构部分的横截面形状为圆形。然后，使用ALD方法，在绝缘部分38的一部分上形成由HfO2制成的绝缘部分38的剩余部分(见图15B)。
然后，与第一实施方式的[过程-130]及后续过程类似的过程，以及与第二实施方式的[过程-230]及后续过程类似的过程，使得可以获得具有除沟道结构部分的结构之外的与第一实施方式至第四实施方式中描述的半导体装置类似的配置和结构的、根据第五实施方式的半导体装置。
尽管上述本公开基于优选实施方式，然而，半导体装置的配置与结构、形成半导体装置的材料、以及制造实施方式中描述的半导体装置的方法，仅是实施例并且可以进行适当地改造。此外，可以根据需要对制造根据实施方式的半导体装置的方法的过程顺序进行适当地改变。在实施方式中，使用n沟道半导体装置，但是，也可以使用p沟道半导体装置。在这种情况下，仅需要对形成半导体装置的材料进行适当地改变。在实施方式中，尽管描述了2个沟道形成区域层与3个栅电极层、或4个沟道形成区域层与5个栅电极层交替并置的结构，然而，结构并不局限于这种结构。可以采用具有(N-1)层(其中，N＝4、5、6、...)沟道形成区域层与N个栅电极层交替堆叠的结构。可以为每个半导体装置或可以为多个半导体装置中的每个半导体装置设置第二布线。换言之，可以由多个半导体装置共享第二布线。这种结构使得可以进一步增加散热面积，并且通过第二布线进一步提高热量的耗散。从而进一步减少自加热效应。
实施方式描述了第奇数个栅电极层(第一栅电极层)连接至第一接触部分和第一布线，并且第偶数个栅电极层(第二栅电极层)连接至第二接触部分和第二布线。另一方面，可以构造这样的配置，即，第奇数个栅电极层(第一栅电极层)连接至第二接触部分和第二布线，并且第偶数个栅电极层(第二栅电极层)连接至第一接触部分和第一布线。
还可以通过将SiGe层放置在上层、并且将Si层放置在下层、并且执行氧化的过程来获得SiGe层，以致使上方SiGe层成为SiO2并且下方Si层成为SiGe层。
应注意，本公开还可以包括下列配置。
[A01]<<半导体装置>>
一种半导体装置，包括：
结构，具有交替并置在基底的绝缘材料层上的N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)，其中，绝缘材料层形成在导电基板的表面上；
其中，结构具有底表面、与底表面相对的顶表面、第一侧表面、第二侧表面、与第一侧表面相对的第三侧表面、以及与第二侧表面相对的第四侧表面；
沟道形成区域层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；
栅电极层具有形成结构的底表面的底表面、形成结构的顶表面的顶表面、形成结构的第一侧表面的第一侧表面、第二侧表面、形成结构的第三侧表面的第三侧表面、以及与第二侧表面相对的第四侧表面；
第1个栅电极层的第二表面形成结构的第二侧表面；
第N个栅电极层的第四表面形成结构的第四侧表面；
第n(其中，n＝1、2、...、(N-1))个沟道形成区域层的第二表面与第n个栅电极层的第四表面接触；
第n个沟道形成区域层的第四表面与第(n+1)个栅电极层的第二表面接触；并且
第奇数个栅电极层与第偶数个栅电极层中的一层连接至第一接触部分并且另一层连接至第二接触部分。
[A02]根据[A01]的半导体装置，其中，沟道形成区域层包括具有纳米线结构或纳米片结构的沟道结构部分、和绝缘部分。
[A03]根据[A01]或[A02]的半导体装置，其中，沟道形成区域层的第一表面连接至沟道形成区域层共同的源极/漏极区域中的一个区域，并且
沟道形成区域层的第三表面连接至沟道形成区域层共同的源极/漏极区域中的另一区域。
[A04]根据[A01]至[A03]中任一项的半导体装置，其中，第一接触部分形成在基底上方并且连接至第一布线，
栅电极层具有延伸进绝缘材料层中的延伸部；并且
连接至栅电极层的延伸部的第二接触部分，连接至形成在导电基板上的第二布线。
[A05]根据[A04]的半导体装置，其中，栅电极层的延伸部穿透绝缘材料层。
[A06]根据[A04]或[A05]的半导体装置，其中，第一方向被视为从结构的第二侧表面至结构的第四侧表面的方向，连接至第二接触部分的栅电极层沿着第一方向的厚度，大于连接至第一接触部分的栅电极层沿着第一方向的厚度。
参考标号列表
G1,G2,G3 栅电极层
CH1,CH2 沟道形成区域层
11 结构的第一侧表面
12 结构的第二侧表面
13 结构的第三侧表面
14 结构的第四侧表面
15 结构的底表面
16 结构的顶表面
211,212 栅电极层的第一侧表面
221,222 栅电极层的第二侧表面
231,232 栅电极层的第三侧表面
241,242 栅电极层的第四侧表面
251,252 栅电极层的底表面
261,262 栅电极层的顶表面
27 栅电极形成层
27’ 栅电极层的延伸部
28 突出部分
311,312 沟道形成区域层的第一侧表面
321,322 沟道形成区域层的第二侧表面
331,332 沟道形成区域层的第三侧表面
341,342 沟道形成区域层的第四侧表面
351,352 沟道形成区域层的底表面
361,362 沟道形成区域层的顶表面
37,37’ 沟道结构部分
38 绝缘部分
41,42 源极/漏极区域
431,433 第一接触部分
442,452 第二接触部分
461,462 连接孔
51,52 绝缘膜
60 导电基板
61 绝缘材料层
62,62A,62B,62C 硅层
63 保护层
641,642,643 开口
65A,65B 牺牲层
71 掩模层。

Claims (6)

1.一种半导体装置，包括：
结构，具有交替并置在基底的绝缘材料层上的N个栅电极层和(N-1)个沟道形成区域层(其中，N≥3)，在所述基底中所述绝缘材料层形成在导电基板的表面上；
其中，所述结构具有底表面、与所述底表面相对的顶表面、第一侧表面、第二侧表面、与所述第一侧表面相对的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
所述沟道形成区域层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
所述栅电极层具有形成所述结构的所述底表面的底表面、形成所述结构的所述顶表面的顶表面、形成所述结构的所述第一侧表面的第一侧表面、第二侧表面、形成所述结构的所述第三侧表面的第三侧表面、以及与所述第二侧表面相对的第四侧表面；
第1个所述栅电极层的第二表面形成所述结构的所述第二侧表面；
第N个所述栅电极层的第四表面形成所述结构的所述第四侧表面；
第n(其中，n＝1、2、...、(N-1))个所述沟道形成区域层的第二表面与所述第n个栅电极层的所述第四表面接触；
第n个所述沟道形成区域层的第四表面与第(n+1)个所述栅电极层的第二表面接触；并且
第奇数个所述栅电极层与第偶数个所述栅电极层中之一连接至第一接触部分并且另一层连接至第二接触部分。
2.根据权利要求1所述的半导体装置，其中，所述沟道形成区域层包括具有纳米线结构或纳米片结构的沟道结构部分、和绝缘部分。
3.根据权利要求1所述的半导体装置，其中，所述沟道形成区域层的第一表面连接至所述沟道形成区域层共同的源极/漏极区域中之一，并且
所述沟道形成区域层的第三表面连接至所述沟道形成区域层共同的所述源极/漏极区域中的另一区域。
4.根据权利要求1所述的半导体装置，其中，所述第一接触部分形成在所述基底上方并且连接至第一布线，
所述栅电极层具有延伸进所述绝缘材料层中的延伸部；并且
连接至所述栅电极层的所述延伸部的所述第二接触部分连接至形成在所述导电基板上的第二布线。
5.根据权利要求4所述的半导体装置，其中，所述栅电极层的所述延伸部贯通所述绝缘材料层。
6.根据权利要求4所述的半导体装置，其中，第一方向被视为从所述结构的所述第二侧表面至所述结构的所述第四侧表面的方向，连接至所述第二接触部分的所述栅电极层沿着所述第一方向的厚度大于连接至所述第一接触部分的所述栅电极层沿着所述第一方向的厚度。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI788501B (zh) * 2018-02-02 2023-01-01 日商索尼半導體解決方案公司 半導體裝置
JPWO2023084851A1 (zh) 2021-11-12 2023-05-19

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040444A1 (en) * 2003-08-22 2005-02-24 International Business Machines Corporation Strained-channel fin field effect transistor (FET) with a uniform channel thickness and separate gates
US20050073005A1 (en) * 2003-10-07 2005-04-07 International Business Machines Corporation High-density split-gate finfet
CN1630099A (zh) * 2003-12-17 2005-06-22 三星电子株式会社 薄膜晶体管及其制造方法
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
US7102181B1 (en) * 2005-04-22 2006-09-05 International Business Machines Corporation Structure and method for dual-gate FET with SOI substrate
US20080277725A1 (en) * 2007-05-10 2008-11-13 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
CN105144389A (zh) * 2013-03-19 2015-12-09 Soitec公司 具有背栅的finFET

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006306172A (ja) 2005-04-26 2006-11-09 Tokai Rika Co Ltd 車両用操舵装置
JP2008306172A (ja) * 2007-05-10 2008-12-18 Toshiba Corp 半導体記憶装置とその製造方法
JP4575471B2 (ja) 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US9853166B2 (en) * 2014-07-25 2017-12-26 International Business Machines Corporation Perfectly symmetric gate-all-around FET on suspended nanowire
KR101653136B1 (ko) 2014-12-29 2016-09-01 포스코에너지 주식회사 NaNiCl 전지와 이를 이용한 모듈
US9502414B2 (en) * 2015-02-26 2016-11-22 Qualcomm Incorporated Adjacent device isolation
US9831323B2 (en) * 2016-03-11 2017-11-28 Samsung Electronics Co., Ltd. Structure and method to achieve compressively strained Si NS
US9799655B1 (en) * 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
US9947743B2 (en) * 2016-06-16 2018-04-17 International Business Machines Corporation Structures and methods for long-channel devices in nanosheet technology
TWI788501B (zh) * 2018-02-02 2023-01-01 日商索尼半導體解決方案公司 半導體裝置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050040444A1 (en) * 2003-08-22 2005-02-24 International Business Machines Corporation Strained-channel fin field effect transistor (FET) with a uniform channel thickness and separate gates
US20050073005A1 (en) * 2003-10-07 2005-04-07 International Business Machines Corporation High-density split-gate finfet
CN1630099A (zh) * 2003-12-17 2005-06-22 三星电子株式会社 薄膜晶体管及其制造方法
US7102181B1 (en) * 2005-04-22 2006-09-05 International Business Machines Corporation Structure and method for dual-gate FET with SOI substrate
US7087966B1 (en) * 2005-05-18 2006-08-08 International Business Machines Corporation Double-Gate FETs (field effect transistors)
US20060267111A1 (en) * 2005-05-18 2006-11-30 Anderson Brent A Double-gate FETs (Field Effect Transistors)
US20080277725A1 (en) * 2007-05-10 2008-11-13 Kabushiki Kaisha Toshiba Semiconductor memory device and manufacturing method thereof
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
CN103022124A (zh) * 2011-09-22 2013-04-03 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
CN105144389A (zh) * 2013-03-19 2015-12-09 Soitec公司 具有背栅的finFET

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