CN102122645A - 集成电路结构、其制造方法和使用方法 - Google Patents

集成电路结构、其制造方法和使用方法 Download PDF

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Abstract

一种集成电路的制造方法，所述集成电路包括至少一个三栅FinFET和一个双栅FinFET，所述方法包括：提供位于绝缘体上的半导体层；在所述半导体层上进行离子注入，进行阈值电压调节；在所述半导体层上形成绝缘层，并选择性地刻蚀所述绝缘层以形成绝缘帽盖层；刻蚀所述半导体层形成第一鳍体和第二鳍体，所述绝缘帽盖层保留位于所述第一鳍体上；形成栅极氧化层；形成多晶硅层，并将所述多晶硅层平坦化；刻蚀所述多晶硅层形成栅极；对所述多晶硅层进行离子注入形成源极和漏极。本发明还提供一种由所述制造方法形成的集成电路结构，及所述集成电路结构的使用方法。

Description

集成电路结构、其制造方法和使用方法
技术领域
本发明涉及半导体制造工艺，特别涉及一种集成电路结构、其制造方法和使用方法。
背景技术
目前，集成电路器件(MOSFET)的特征尺寸逐步缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展受到挑战。一般认为，CMOS技术仍有可能推进到20nm甚至10nm技术节点，但在45nm节点之后，传统的平面CMOS技术将很难进一步发展。因此近年来，集成电路新技术的研发活动在世界范围内都非常活跃。在所提出的各种新技术中，多栅MOS器件技术被认为是最有希望在45nm节点得到应用的技术。这是因为，与传统的单栅器件相比，多栅器件具有更强的短沟道抑制能力，更高的亚阈值振幅特性，更高的驱动能力以及能带来更高的电路密度。
目前，多栅MOS器件中的FinFET(鳍体场效应晶体管)器件因其自对准结构可由常规的硅平面CMOS工艺来实现，从而成为最有希望的多栅MOS器件。
专利号为ZL200410057442.6的中国专利提供了一种FinFET的制造方法，包括：提供衬底；在所述衬底上形成半导体鳍体结构；在所述鳍体结构中形成沟道；在所述沟道上形成栅介质；围绕所述半导体鳍体结构形成栅电极；形成源和漏区；最后形成介质和导电材料，以形成FinFET。
按照栅极的数目的不同，可以将FinFET划分为双栅FinFET和三栅FinFET。所述双栅FinFET具有两个栅极，分别位于所述鳍体的两侧，可以分别独立控制鳍体的沟道电流。在实际应用中，双栅FinFET常用于要求具有低漏电流的核心逻辑电路。
所述三栅FinFET具有三个栅极，鳍体的两侧面各有一个栅极，另外一个栅极在鳍体的顶部。因为鳍体的三个侧面都受到栅极的控制，所以具有更强的沟道控制能力，所以三栅FinFET可以提供更大的驱动电流。在实际应用中，所述大驱动电流的优势使三栅FinFET用在一些特殊电路上，例如输入输出(I/O)电路。
基于上述双栅FinFET和三栅FinFET在器件性能和应用环境的差别，现有技术中，双栅FinFET和三栅FinFET在制造工序和实际应用上属于独立的两个器件，因此形成在不同的衬底上，造成制造工序的复杂性，并增加了制造成本。
同时在实际应用，如低功耗电路中，通常需要在一个芯片形成具有不同阈值电压的晶体管。例如，某些特定电路需要低的阈值电压，以提供高的驱动电流和高的漏电流容限，而其他某些特定电路需要高的阈值电压，以提供低的驱动电流和低的漏电流容限。
所以需要一种制造技术，将所述双栅FinFET和三栅FinFET的制造工艺进行整合，形成在同一个衬底上，简化制造过程，降低制造成本。
发明内容
本发明解决的问题是提供一种集成电路结构及其制造方法和使用方法，简化制造过程，降低制造成本。
为解决上述问题，本发明提供了一种集成电路制造方法，包括：
提供绝缘体上的半导体衬底，所述衬底包括位于绝缘层上的半导体层，所述半导体层具有上表面，所述衬底包括第一电路区和第二电路区，第一电路区用于形成双栅FinFET，第二电路区用于形成三栅FinFET；
在位于第一电路区的部分半导体层的上表面形成绝缘盖帽层；
对所述半导体层进行刻蚀，在第一电路区上形成长方体形状的第一鳍体，在第二电路区上形成长方体形状的第二鳍体，所述绝缘帽盖层位于第一鳍体上，所述第一鳍体和第二鳍体均包括两端区域和中间区域；
在所述第一鳍体的两个相对侧的表面上形成栅极氧化层，同时在所述第二鳍体的两个相对侧和上侧的表面上形成栅极氧化层；
在所述第一鳍体两个相对侧的栅极氧化层上形成栅极，在所述第二鳍体两个相对侧和上侧的栅极氧化层上形成栅极；
对第一鳍体的未被栅极和绝缘帽盖层覆盖的两端进行离子注入，形成双栅FinFET的源极和漏极，对第二鳍体的未被栅极覆盖的两端进行离子注入，形成三栅FinFET的源极和漏极。
可选的，所述第一鳍体和第二鳍体的形成，还包括对所述第一鳍体和第二鳍体进行退火步骤，所述退火环境为H2，所述退火的温度范围为800～1000℃。
可选的，还包括在所述源极和漏极上形成抬高源极和抬高漏极步骤。
可选的，所述抬高源极和抬高漏极为SiGe层，所述SiGe层的形成方法为在含有SiH2Cl2、HCl、GeH4气体环境中进行外延生长，所述气体环境的温度范围为700～800℃。
可选的，还包括在所述SiGe层内进行离子注入，形成抬高源极和抬高漏极。
可选的，还包括在第一鳍体的两端、和第二鳍体的两端以及位于第二鳍体上侧面的栅极两侧形成侧壁。
可选的，还包括对所述半导体层进行离子注入，以调整阈值电压。
可选的，所述第一电路区为I/O电路区。
可选的，所述第二电路区为核心逻辑区。
本发明还提供一种所述集成电路制造方法中任一项所形成的集成电路结构。
本发明还提供一种所述集成电路结构的使用方法，包括：
在所述双栅FinFET的漏极和源极上，分别施加第一偏置电压和第二偏置电压；
在所述三栅FinFET的漏极和源极上，分别施加第三偏置电压和第四偏置电压；
所述双栅FinFET的两个栅极分别接受第一信号和第二信号；
所述三栅FinFET的栅极接受第三信号。
可选的，所述第三信号为动态信号。
与现有技术相比，上述技术方案具有以下优点：通过将双栅FinFET和三栅FinFET在一个绝缘硅衬底上形成，通过同一制造方法形成，简化制造过程，降低制造成本。
附图说明
图1a是本发明一个实施例的双栅FinFET的结构示意图；
图1b是本发明一个实施例的三栅FinFET的结构示意图；
图2是本发明一个实施例的集成电路结构的布局俯视图；
图3是本发明一个实施例的集成电路制造方法的流程示意图；
图4至图15b是本发明一个实施例的集成电路结构的工艺剖面图。
具体实施方式
本发明通过将双栅FinFET和三栅FinFET形成在同一绝缘体上的半导体衬底上，并通过一个制造方法形成，简化制造过程，降低制造成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图1a是本发明一个实施例的双栅FinFET101的结构示意图，包括：衬底110，位于所述衬底110上的绝缘层120。所述双栅FinFET101还包括，位于所述绝缘层120上的鳍体130，本实施例中，所述鳍体130的材料为硅，进一步地，所述鳍体130可以为硅化锗材料。所述鳍体包括相对的两侧面，分别为第一侧和第二侧，所述两侧的表面上将形成后续的栅极氧化层和栅极；所述鳍体还包括相对的两端，所述两端将用于形成后续的源极和漏极，所述相对两端的侧面不用于形成后续的栅极氧化层和栅极。
作为一个实施例，如图1a所示，以垂直于纸面并指向纸外为X轴正方向，形成坐标系XYZ。并以所述鳍体130为中心，形成有沿X轴的前后两侧(沿X轴正向为前)、沿Y轴的左右两侧(沿Y轴正向为右)、及沿Z轴的上顶和下底(沿Z轴正向为上)。依照所述坐标系，所述鳍体130包括沿Y轴方向的两侧，所述两侧用于形成后续的栅极氧化层和栅极；所述鳍体130还包括用于沿X轴方向的两端，所述两端用于形成后续的源极和漏极；所述鳍体还包括沿Z轴正向的顶面。
所述双栅FinFET101还包括位于所述鳍体130两侧的栅极，分别为栅极150和151。栅极150位于所述鳍体130的一侧，通过栅极氧化层131与鳍体130电性隔离。另一个栅极151位于所述鳍体130的相对的另一侧，通过栅极氧化层132与鳍体130电性隔离。
继续参考图1a，所述双栅FinFET101还包括源极140和漏极160，所述源极140和漏极160通过对鳍体130沿X轴的两端进行离子注入形成。所述源极140和漏极160之间的鳍体内形成有沟道(图中未标示)。
上述FinFET结构中包括有第一晶体管和第二晶体管。其中，所述栅极150、栅极氧化层131和鳍体130(包括源极140和漏极160)构成第一晶体管；栅极151、栅极氧化层132、鳍体130(包括源极140和漏极160)构成第二晶体管。
继续参考图1a，所述鳍体130的沿Z轴的顶面形成有绝缘盖帽层155，所述绝缘盖帽层155用于隔离所述栅极150和栅极151。所述绝缘盖帽层155可为氮化硅或氧化硅。栅极150和栅极151可以分别控制鳍体130内的沟道电流，并且可以通过控制沟道电流对如阈值电压和亚阈值幅度(sub-thresholdswing，SS)的设备参数进行调整，以适用于不同的应用。所述双栅可以动态调制FinFET的性能，例如，由集成电路发出的一个控制信号可以传输至其中一个栅极，用于调制所述双栅FinFET101的性能。基于以上特性，所述双栅FinFET101可以用于需要低漏电流的核心逻辑电路。
图1b是是本发明一个实施例的三栅FinFET102的结构示意图，包括：衬底110，位于所述衬底110上的绝缘层120，本实施例中，选取的绝缘层120材料为硅氧化层。所述三栅FinFET102还包括，位于所述绝缘层120上的鳍体130，本实施例中，所述鳍体130的材料为硅，进一步地，所述鳍体130可以为硅化锗材料。所述鳍体包括三侧，分别为第一侧、第二侧和第三侧，所述三侧的表面上将形成后续的栅极氧化层和栅极；所述鳍体还包括相对的两端，所述两端将用于形成后续的源极和漏极，所述相对两端的侧面不用于形成后续的栅极氧化层和栅极。
作为一个实施例，如图1b所示，以垂直于纸面并指向纸外为X轴正方向，依次可形成有坐标系XYZ。并以所述鳍体130为中心，形成有沿X轴的前后两侧(沿X轴正向为前)、沿Y轴的左右两侧(沿Y轴正向为右)、及沿Z轴的上顶和下底(沿Z轴正向为上)。依照所述坐标系，所述鳍体130包括沿Y轴方向的两侧，及沿Z轴正向的一侧，所述三侧用于形成后续的栅极氧化层和栅极；所述鳍体130还包括用于沿X轴方向的两端，所述两端用于形成后续的源极和漏极。
所述三栅FinFET102还包括分别位于鳍体130沿Y轴的两侧和沿Z轴的一侧的表面上形成的栅极氧化层131、132和133、及通过所述栅极氧化层131、132和133与鳍体130进行电性隔离的栅极150。
继续参考图1b，所述三栅FinFET102还包括源极140和漏极160，所述源极和漏极通过对位于所述鳍体的130两端进行离子注入形成。所述源极140和漏极160之间的鳍体内形成有沟道(图中未标示)。
三栅FinFET102虽仅具有一个栅极150，但所述栅极150覆盖鳍体130的三个侧面，相当于具有三个栅极。通过栅极150在鳍体130的所述三个侧面上施加偏置电压，以形成晶体管。因为鳍体130的三个侧面可以提供更大的有效沟道宽度，所以所述三栅FinFET102可以提供更大的驱动电流。所述大驱动电流的优势使三栅FinFET102适应用一些特定电路上，例如I/O电路。
图2是本发明实施方式中的双栅FinFET和三栅FinFET的结构布局俯视图。其中，201为双栅FinFET结构布局的俯视图，包括：鳍体230；栅极250和251，位于沿AA′方向的鳍体230的相对两侧，即所述第一侧和第二侧；位于所述栅极250和251之间的绝缘层255，通过绝缘层255对栅极250和251进行隔离；沿BB′方向的鳍体230两端的源极240和漏极260，
继续参考图2，202为三栅FinFET的结构布局的俯视图，包括：鳍体230；栅极250，位于沿AA′方向鳍体230两侧并同时覆盖鳍体230上侧，所述上侧为垂直于纸面并指向纸外的方向；沿CC′方向在鳍体230两端的源极240和漏极260。
图3是本发明实施方式中的集成电路方法流程示意图，包括：
执行步骤S101，提供绝缘体上的半导体衬底，所述衬底包括位于绝缘层上的半导体层，所述半导体层具有上表面，所述衬底包括第一电路区和第二电路区，第一电路区用于形成双栅FinFET，第二电路区用于形成三栅FinFET；
执行步骤S102，在位于第一电路区的部分半导体层的上表面形成绝缘盖帽层；
执行步骤S103，对所述半导体层进行刻蚀，在第一电路区上形成长方体形状的第一鳍体，在第二电路区上形成长方体形状的第二鳍体，所述绝缘帽盖层位于第一鳍体上，所述第一鳍体和第二鳍体均包括两端和中间区域；
执行步骤S104，在所述第一鳍体的两个相对侧的表面上形成栅极氧化层，同时在所述第二鳍体的两个相对侧和上侧的表面上形成栅极氧化层；
执行步骤S105，在所述第一鳍体两个相对侧的栅极氧化层上形成栅极，在所述第二鳍体两个相对侧和上侧的栅极氧化层上形成栅极；
执行步骤S106，对第一鳍体的未被栅极和绝缘帽盖层覆盖的两端进行离子注入，形成双栅FinFET的源极和漏极，对第二鳍体的未被栅极覆盖的两端进行离子注入，形成三栅FinFET的源极和漏极。
以上步骤顺序提供了依照本发明实施例的一种方法。本方法使用了步骤的结合，其他的替代例如增加步骤，移除一个或多个步骤，或者以不同顺序排列的一个或多个步骤不会背离权利要求所限定的范围。在本说明书下文中可以发现本方法和结构更详细和具体的描述。
图4至图15是本发明实施方式中的集成电路结构剖面图。
首先，提供如图4所示的绝缘体上的半导体衬底，包括：衬底410、位于衬底410上的绝缘体420、位于所述绝缘体层420上的半导体层430。其中，所述半导体层430为硅材料或硅化锗材料，所述半导体层430具有上表面。
作为一个实施例，所述绝缘层420为氮化硅层，所述半导体层430为硅材料。
继续参考图4，所述半导体衬底可划分为第一电路区和第二电路区，第一电路区用于形成双栅FinFET，第二电路区用于形成三栅FinFET。其中，所述第一电路区为I/O电路，所述第二电路区为核心逻辑区。
本发明还包括对所述半导体层430进行离子注入，进行阈值电压的调节。对于N型FinFET，可选择通过注入剂量为1～5×1012/cm2的硼，注入能量为1～30kev。对于P型FinFET可选择通过注入剂量为1～5×1012/cm2的砷或者是磷，注入能量为1～20Kev。本实施例中，通过离子注入所形成的沟道离子浓度为1～5×1018/cm3。
如图5所示，在所述半导体层430的上表面形成绝缘层510。所述绝缘层将用于形成后续的栅极间的隔离结构。作为一个实施例，所述绝缘层510为氮化硅层，所述绝缘层510通过沉积法形成，沉积温度为700～800℃。
如图6所示，选择性地刻蚀部分的绝缘层，剩余的绝缘层作为绝缘帽盖层610。
如图7所示，对所述半导体层430进行刻蚀，形成第一鳍体710和第二鳍体720。其中，所述绝缘帽盖层610保留位于所述第一鳍体710上。本实施例中，通过使用光掩膜板对所述半导体层430进行刻蚀而形成鳍体，形成之后所述第一鳍体710和第二鳍体720在H2环境中退火，所述退火温度为800～1000℃。
本实施例中，所述第一鳍体710和第二鳍体720作为FinFET的有源区，将用于形成源极、沟道和漏极。其中，所述第一鳍体710将用于形成双栅FinFET的源极、沟道和漏极；所述第二鳍体将用于形成三栅FinFET的源极、沟道和漏极。所述鳍体为长方体形状，分为两端和中间区域。图7所示为鳍体710的一个端面和720的一个端面。所述两端用于形成源极和漏极，所述源极和漏极之间为中间区域，用于形成沟道区。所述中间区域的尺寸由集成电路的性能参数，如阈值电压等参数决定。
如图8所示，在第一鳍体710的相对的两侧面形成栅极氧化层811和栅极氧化层812；在第二鳍体720的相对两侧面及上侧面均形成栅极氧化层，所述栅极氧化层分别为821、822、823。
具体地包括：
1蒸汽原位生成(situ stream-generated，ISSG)或者是快速热处理(RTO)，形成基础氧化层，所述形成的温度范围为700～900℃，所述基础氧化物的厚度为0.1～3nm；
2在氮气环境中进行去耦等离子氮处理(decoupled plasma nitridation，DPN)。
3进行后退火处理，形成栅极氧化层。
如图9所示，在所述第一鳍体710和第二鳍体720上沉积多晶硅层910，并覆盖所述第一鳍体710和第二鳍体720。所述沉积的温度为600～800℃。
如图10所示，通过化学机械抛光平坦化所述多晶硅层910，所述绝缘盖帽层610作为抛光阻挡层。化学机械抛光平坦化后，多晶硅层910具有上表面1020。位于第一鳍体710上的绝缘盖帽层610将所述多晶硅层910分为两个部分：1030和1031。另一方面，位于第二鳍体上的多晶硅层1040没有被隔离，覆盖了第二鳍体720的两个侧面及一个上侧面，并通过栅极氧化层821、822、823与鳍体720隔离。
继续参考图10，选择性地刻蚀多晶硅层，形成栅极。所述形成过程包括：在多晶硅表面1020上沉积一层硬掩膜层，并将所述硬掩膜层进行图案化，所述硬掩膜层为介质层，例如二氧化硅、氮化硅；然后，对所述多晶硅进行刻蚀，仅保留位于所述栅极氧化层811、812侧面上的多晶硅作为栅极，及位于所述栅极氧化层821、822、823上的多晶硅作为栅极。本实施例中，采用的刻蚀方法为传统的反应离子刻蚀(reactive ion etching，RIE)方法；最后，移除所述硬掩膜层。
如图11a所示，类似于图2，为本发明集成电路结构布局的俯视图。包括：虚线AA′，所述AA′横穿位于集成电路结构左边的双栅FinFET1101的两个栅极和右边的三栅FinFET1102的一个栅极(图中未标示)；还包括纵穿双栅FinFET1101的鳍体的BB′和纵穿三栅FinFET1102的鳍体的CC′。
如图11b所示，为图11a中的集成电路结构沿虚线AA′的剖面图。经过上述工艺形成的集成电路结构包括双栅FinFET1101和三栅FinFET1102。其中，双栅FinFET1101，包括：鳍体710；分别位于鳍体710第一侧的第一栅极1130、所述鳍体710第二侧的第二栅极1131，所述两个栅极通过绝缘盖帽层610进行隔离；三栅FinFET1102，包括：鳍体720，及位于鳍体720两相对侧，即第一侧和第二侧及所述鳍体720上侧的第三栅极1040。
图11c为图11a中的双栅FinFET1101沿虚线BB′的剖面图，包括：第一鳍体710，位于第一鳍体710上的绝缘盖帽层610；图11d为图11a中的三栅FinFET1102沿虚线CC′的剖面图，包括，第二鳍体720，位于第二鳍体720上的栅极氧化物823，及覆盖于栅极氧化物823上的第三栅极1140。
本发明方法还包括在第一鳍体的两端、和第二鳍体的两端以及位于第二鳍体上侧面的栅极两侧形成侧壁。如图12a所示，为图11a中的双栅FinFET1101沿虚线BB′的剖面图，所述侧壁1210分别位于绝缘层610的两侧面和鳍体710的两侧面。其中，绝缘层610位于鳍体710的上方。
图12b为图11a中的三栅FinFET1102沿虚线CC′的剖面图，侧壁1210分别位于栅极氧化层823和第三栅极1140的两侧面、鳍体720的两侧面。其中，第三栅极1140位于鳍体710的上方。
所述双栅FinFET和三栅FinFET的侧壁1210形成的方法为：首先通过高温氧化(HTO)形成第一氧化物层；然后进行栅极氮化形成氮化物层；接着通过高温氧化(HTO)形成第二氧化物层；最后通过反应离子刻蚀(RIE)形成侧壁1210。
如图13a，13b所示，在所述鳍体未被栅极覆盖的两端进行离子注入，以形成源极与漏极。包括：双栅FinFET1101的源极1310和漏极1320，三栅FinFET1102的源极1330和源极1340。对于N型的FinFET，所述形成源极或漏极所注入的N型离子可以为砷，所述砷离子剂量为1～5×1015/cm2，注入离子能量不小于为1.0Kev，注入的角度可以为1°到30°。
对于P型的FinFET，所述形成源极或漏极所注入的N型离子可以为硼，所述硼离子剂量为1～5×1015/cm2，注入离子能量不小于为1.0Kev，注入的角度可以为1°到30°。
所述离子注入的方法还包括在温度范围为1000～1100℃范围内进行尖峰退火。
上述集成电路结构形成后，为增加所述源极和漏极之间的有效长度，即增加沟道长度，本发明方法还包括在所述源极和漏极上形成抬高源极和抬高漏极。如图14a、图14b所示，形成抬高源极和抬高漏极。所述抬高的源极和漏极为SiGe层。包括：双栅FinFET1101的抬高源极1410和抬高漏极1420，三栅FinFET1102的抬高源极1430和抬高源极1440。所述形成方法为：在含有SiH2Cl2、HCl、GeH4气体环境中，在所述源极和漏极上进行外延生长，形成SiGe层。所述环境的温度范围为700～800℃，所述SiGe层的厚度为100～500nm，其中Ge所占的比例为10～30％，进一步的，还包括对所述SiGe层内进行离子注入，形成抬高源极和抬高漏极。本实施方式中，对所述SiGe层进行离子掺杂，所述掺杂的离子为硼，所述硼的浓度为1～5×1020cm-3。
如图15a、图15b所示，进行相关的后端工艺。包括：形成双栅FinFET的层间介质层1500、互连结构1510和1520，及三栅FinFET的层间介质层1500、互连结构1530和1540。本实施例中，所述互连结构为钨栓塞。用于将所述抬高源极1430和抬高漏极1440引出并连接至后续的互连结构。
本发明还提供一种所述集成电路的使用方法，包括：
在所述双栅FinFET的漏极和源极上，分别施加第一偏置电压和第二偏置电压；
在所述三栅FinFET的漏极和源极上，分别施加第三偏置电压和第四偏置电压；
所述双栅FinFET的两个栅极分别接受第一信号和第二信号；
所述三栅FinFET的栅极接受第三信号。
其中，所述第三信号为动态信号。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种集成电路制造方法，其特征在于，包括：
提供绝缘体上的半导体衬底，所述衬底包括位于绝缘层上的半导体层，所述半导体层具有上表面，所述衬底包括第一电路区和第二电路区，第一电路区用于形成双栅FinFET，第二电路区用于形成三栅FinFET；
在位于第一电路区的部分半导体层的上表面形成绝缘盖帽层；
对所述半导体层进行刻蚀，在第一电路区上形成长方体形状的第一鳍体，在第二电路区上形成长方体形状的第二鳍体，所述绝缘帽盖层位于第一鳍体上，所述第一鳍体和第二鳍体均包括两端区域和中间区域；
在所述第一鳍体的两个相对侧的表面上形成栅极氧化层，同时在所述第二鳍体的两个相对侧和上侧的表面上形成栅极氧化层；
在所述第一鳍体两个相对侧的栅极氧化层上形成栅极，在所述第二鳍体两个相对侧和上侧的栅极氧化层上形成栅极；
对第一鳍体的未被栅极和绝缘帽盖层覆盖的两端进行离子注入，形成双栅FinFET的源极和漏极，对第二鳍体的未被栅极覆盖的两端进行离子注入，形成三栅FinFET的源极和漏极。
2.根据权利要求1所述的集成电路制造方法，其特征在于，还包括对所述第一鳍体和第二鳍体进行退火步骤，所述退火环境为H2，所述退火的温度范围为800～1000℃。
3.根据权利要求1所述的集成电路制造方法，还包括在所述源极和漏极上形成抬高源极和抬高漏极步骤。
4.根据权利要求3所述的集成电路制造方法，其特征在于，所述抬高源极和抬高漏极为SiGe层，所述SiGe层的形成方法为在含有SiH2Cl2、HCl、GeH4气体环境中进行外延生长，所述气体环境的温度范围为700～800℃。
5.根据权利要求4所述的集成电路制造方法，还包括在所述SiGe层内进行离子注入，形成抬高源极和抬高漏极。
6.根据权利要求1所述的集成电路制造方法，还包括在第一鳍体的两端、和第二鳍体的两端以及位于第二鳍体上侧面的栅极两侧形成侧壁。
7.根据权利要求1所述的集成电路制造方法，还包括对所述半导体层进行离子注入，以调整阈值电压。
8.根据权利要求1所述的集成电路制造方法，其特征在于，所述第一电路区为I/O电路区。
9.根据权利要求1所述的集成电路制造方法，其特征在于，所述第二电路区为核心逻辑区。
10.一种如权利要求1至9中任一项所形成的集成电路结构。
11.一种如权利要求1至9中任一项所形成的集成电路结构的使用方法，包括：在所述双栅FinFET的漏极和源极上，分别施加第一偏置电压和第二偏置电压；
在所述三栅FinFET的漏极和源极上，分别施加第三偏置电压和第四偏置电压；
所述双栅FinFET的两个栅极分别接受第一信号和第二信号；
所述三栅FinFET的栅极接受第三信号。
12.根据权利要求11所述的使用方法，其特征在于，所述第三信号为动态信号。
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