CN105826266A - 半导体结构的形成方法、静态随机存储器单元 - Google Patents

半导体结构的形成方法、静态随机存储器单元 Download PDF

Info

Publication number
CN105826266A
CN105826266A CN201510006068.5A CN201510006068A CN105826266A CN 105826266 A CN105826266 A CN 105826266A CN 201510006068 A CN201510006068 A CN 201510006068A CN 105826266 A CN105826266 A CN 105826266A
Authority
CN
China
Prior art keywords
fin
grid
grid structure
pseudo
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510006068.5A
Other languages
English (en)
Inventor
居建华
俞少峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510006068.5A priority Critical patent/CN105826266A/zh
Priority to US14/986,979 priority patent/US9607995B2/en
Publication of CN105826266A publication Critical patent/CN105826266A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/326—Application of electric currents or fields, e.g. for electroforming
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体结构的形成方法和一种静态随机存储器单元，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一鳍部和第二鳍部，第一鳍部和第二鳍部顶部具有掩膜层；在半导体衬底上形成隔离材料层，覆盖第一鳍部、第二鳍部以及掩膜层的侧壁；去除位于第一鳍部顶部的掩膜层；回刻蚀所述隔离材料层，形成隔离层；在所述隔离层表面形成横跨第一鳍部的第一栅极结构，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。上述方法形成半导体结构便于调整鳍式场效应晶体管的阈值电压。

Description

半导体结构的形成方法、静态随机存储器单元
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法、一种静态随机存储器单元。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(FinFET)作为一种多栅器件得到了广泛的关注。
在制作鳍式晶体管的过程中，需要对鳍式场效应晶体管的阈值电压进行调整，以符合实际电路工作时的需要。现有技术中，可以通过对鳍式场效应晶体管的沟道区域进行离子掺杂，改变鳍式场效应晶体管的阈值电压。但是，由于鳍式场效应晶体管的鳍部宽度较小，通常需要较高的掺杂浓度才能够获得需要的阈值电压，但是，鳍部内进行较高浓度的掺杂会影响鳍式场效应晶体管的沟道区域内的载流子迁移率，并且在相同掺杂浓度的情况下，由于沟道中杂质浓度的涨落，不同鳍式场效应晶体管之间的阈值电压不匹配问题会加重。
另一种调整阈值电压的方法是采用功函数层形成金属栅极，通过调整金属栅极的功函数来调整鳍式场效应晶体管的阈值电压，但是由于N型鳍式场效应晶体管与P型鳍式场效应晶体管所要求的功函数不同，从而需要对N型鳍式场效应晶体管与P型鳍式场效应晶体管分别采用不同的功函数层，对于同样的N型或P型鳍式场效应晶体管，若要得到不同阈值电压的鳍式场效应晶体管，则要采用不同功函数的金属栅极工艺，导致制作工艺非常复杂，而且难以控制。
如何采用简便的方法调整鳍式场效应晶体管的阈值电压是目前亟待解决的问题。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法、一种静态随机存储器单元，提供一种简单的调整鳍式场效应晶体管阈值电压的方法以及提高静态随机存储器的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有若干分立的第一鳍部和若干分立的第二鳍部，所述第一鳍部和第二鳍部顶部具有掩膜层；在半导体衬底上形成隔离材料层，所述隔离材料层的表面与掩膜层表面齐平，且覆盖第一鳍部、第二鳍部以及掩膜层的侧壁；去除位于第一鳍部顶部的掩膜层；回刻蚀所述隔离材料层，形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部；在所述隔离层表面形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。
可选的，所述掩膜层的厚度为
可选的，所述掩膜层的材料为氮化硅。
可选的，去除位于第一鳍部顶部的掩膜层的方法包括：在所述隔离材料层和部分掩膜层表面形成具有开口的图形化掩膜层，所述开口暴露出第一鳍部顶部的掩膜层表面；以所述图形化掩膜层为掩膜，去除所述第一开口顶部的掩膜层，暴露出第一鳍部的顶部。
可选的，采用湿法刻蚀工艺去除所述第一鳍部顶部的掩膜层。
可选的，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
可选的，形成所述第一栅极结构和第二栅极结构的方法包括：在所述隔离层表面形成横跨第一鳍部的第一伪栅结构，所述第一伪栅结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和第二伪栅结构的顶部与掩膜层顶部齐平；在所述隔离层表面形成第一介质层，所述第一介质层的表面与第一伪栅结构、第二伪栅结构齐平，且覆盖所述第一伪栅结构和第二伪栅结构的侧壁；去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第二凹槽；在所述第一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。
可选的，所述第一伪栅结构包括第一伪栅介质层和位于所述第一伪栅介质层表面的第一伪栅，所述第二伪栅结构包括第二伪栅介质层和位于所述第二伪栅介质层表面的第二伪栅。
可选的，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一栅极，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二栅极。
可选的，还包括：在形成所述第一介质层之前，在所述第一伪栅结构两侧的第一鳍部内形成第一源漏极，在第二伪栅结构两侧的第二鳍部内形成第二源漏极。
可选的，还包括：在所述第一栅极结构和第二栅极结构上形成第一金属接触，在第一源漏极和第二源漏极上形成第二金属接触。
可选的，形成所述第一金属接触和第二金属接触的方法包括：在所述第一介质层、第一栅极结构和第二栅极结构表面形成第二介质层；刻蚀第二介质层，在所述第一栅极结构、第二栅极结构表面形成第一通孔；刻蚀第二介质层和第一介质层，在所述第一源漏极、第二源漏极表面形成第二通孔；在所述第一通孔和第二通孔内填充金属材料，形成位于第一通孔内的第一金属接触和位于第二通孔内的第二金属接触。
可选的，通过第一金属接触对覆盖第二鳍部一侧侧壁的第二栅极结构施加背偏压，调整覆盖所述第二鳍部另一侧侧壁的第二栅极结构与所述第二鳍部构成的鳍式场效应晶体管的阈值电压。
本发明的技术方案还提供一种静态随机存储器单元，包括：传输晶体管，所述传输晶体管包括鳍部、覆盖部分鳍部顶部的掩膜层、位于鳍部两侧覆盖部分鳍部侧壁以及掩膜层侧壁的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面齐平。
可选的，还包括：上拉晶体管和下拉晶体管，所述传输晶体管的背栅极与上拉晶体管的源极电连接。
可选的，所述上拉晶体管的栅极与下拉晶体管的栅极电连接。
可选的，所述上拉晶体管和下拉晶体管为鳍式场效应晶体管。
可选的，通过金属接触同时连接传输晶体管的背栅极与上拉晶体管的源极。
可选的，所述掩膜层的材料为氮化硅。
可选的，所述掩膜层的厚度为
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的半导体结构的形成方法中，在半导体衬底上形成若干分立的第一鳍部和第二鳍部，所述第一鳍部和第二鳍部顶部具有掩膜层；然后，去除第一鳍部顶部的掩膜层，在在半导体衬底上形成隔离层，在半导体衬底上形成隔离；然后形成横跨第一鳍部的第一栅极结构、覆盖第二鳍部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构、第二栅极结构的顶部和掩膜层的顶部齐平。由于，所述第一鳍部顶部的掩膜层被去除，而所述第一栅极结构和第二栅极结构的顶部表面与第二鳍部顶部的掩膜层齐平，所以所述第一栅极结构的顶部高于第一鳍部的底部，所述第一栅极结构覆盖第一鳍部的侧壁和顶部，而第二栅极结构，位于第二鳍部的两侧，覆盖第二鳍部侧壁和掩膜层侧壁。本发明的技术方案可以同时形成两种结构的鳍式场效应晶体管，可以通过对覆盖第二鳍部一侧侧壁的第二栅极结构施加背偏压，从而调整覆盖第二鳍部另一侧侧壁的第二栅极结构与所述第二鳍部构成的鳍式场效应晶体管的阈值电压。从而可以简单，准确的对鳍式场效应晶体管的阈值电压进行调整，并且所述半导体结构的形成过程，步骤简单。
进一步，所述掩膜层的厚度为，由于所述第一栅极结构和第二栅极结构顶部与掩膜层的表面齐平，所述掩膜层的厚度限定了第一鳍部顶部的第一栅极结构的高度。所述掩膜层的厚度为，使得所述掩膜层能够对第一鳍部顶部起到足够的保护作用，同时，使得所述第一鳍部顶部表面的第一栅极结构具有足够的厚度，避免在进行平坦化使第一栅极结构的表面与掩膜层表面齐平的过程中，暴露出所述第一栅极结构下方的第一鳍部顶部。
本发明的技术方案的静态随机存储器单元中，包括传输晶体管，所述传输晶体管包括鳍部、覆盖部分鳍部顶部的掩膜层、位于鳍部两侧覆盖部分鳍部侧壁以及掩膜层侧壁的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面齐平。所述栅极与鳍部之间构成鳍式场效应晶体管，而所述背栅用于调整所述鳍式场效应晶体管的阈值电压，可以对所述背栅施加电压，提高所述传输晶体管的阈值电压，降低传输晶体管的饱和电流，从而提高所述静态随机存储器单元的读出抗干扰能力。
进一步的，所述静态随机存储器单元还包括上拉晶体管和下拉晶体管，所述传输晶体管的背栅极与上拉晶体管的源极电连接。通过所述上拉晶体管的源极给传输晶体管的背栅极反馈背偏压，从而不用额外对所述背栅极施加背偏压，不需要对静态随机存储器单元的结构进行改变。
附图说明
图1至图19是本发明的实施例的半导体形成过程的结构示意图；
图20至图23是本发明的实施例的静态随机存储器单元的结构和电路示意图。
具体实施方式
如背景技术中所述，现有的鳍式场效应晶体管的阈值电压调整较为复杂，很难对鳍式场效应晶体管的阈值电压做出准确的调整。
本发明的实施例中，提供一种半导体结构的形成方法，所述半导体结构能够同时在半导体衬底上形成横跨第一鳍部的第一栅极结构，和位于第二鳍部两侧且覆盖第二鳍部侧壁的第二栅极结构。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底100上形成若干分立的第一鳍部101，若干分立的第二鳍部102，所述第一鳍部101和第二鳍部102顶部具有掩膜层103。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为单晶硅衬底。
形成所述第一鳍部101和第二鳍部102的方法包括：在半导体衬底100表面形成掩膜层103，所述掩膜层103覆盖部分半导体衬底100表面；以所述掩膜层103为掩膜，刻蚀所述半导体衬底100，形成第一鳍部101和第二鳍部102。所述掩膜层103的材料为氮化硅，所述掩膜层103的厚度为。
本实施例中，以形成四个第一鳍部101和两个第二鳍部102作为示例，在本发明的其他实施例中，可以更加实际需要形成1个以上的第一鳍部101和1个以上的第二鳍部102，并且，所述第一鳍部101和第二鳍部102的具体位置也可以根据实际电路进行调整。
请参考图2，在半导体衬底100上形成隔离材料层200，所述隔离材料层200的表面与掩膜层103表面齐平，且覆盖第一鳍部101、第二鳍部102以及掩膜层103的侧壁。
所述隔离材料层200的材料为氧化硅、氮氧化硅或多孔氧化硅层绝缘介质材料。形成所述隔离材料层200的方法包括，在所述半导体衬底100上沉积隔离材料，使所述隔离材料覆盖第一鳍部101、第二鳍部102和掩膜层103；然后以所述掩膜层103为停止层，对所述隔离材料进行平坦化，形成隔离材料层200，使所述隔离材料层200的表面与所述掩膜层103的表面齐平。
可以采用化学气相沉积工艺、可流动性化学气相沉积工艺、物理沉积工艺等方法在半导体衬底上形成所述隔离材料。所述隔离材料层200后续用于形成隔离层，作为相邻鳍部之间的隔离结构。
本实施例中，所述隔离材料层200的表面与所述掩膜层103的表面齐平，便于后续在所述隔离材料层200表面形成图形化掩膜层。
请参考图3，在所述隔离材料层200和部分掩膜层103表面形成具有开口的图形化掩膜层201，所述开口暴露出第一鳍部101顶部的掩膜层103表面。
所述图形化掩膜层201的材料可以是光刻胶、无定形碳等掩膜材料。本实施例中，所述图形化掩膜层201的材料为光刻胶，形成所述图形化掩膜层201的方法包括：采用旋涂工艺，在所述掩膜层103和隔离材料层200表面形成光刻胶层；对所述光刻胶层进行曝光显影，形成具有开口的图形化掩膜层201。
所述开口暴露出第一鳍部101顶部的掩膜层103表面。本实施例中，所述开口还暴露出所述第一鳍部101顶部的掩膜层103两侧的部分隔离材料层表面，从而可以提高所述开口的宽度，降低对光刻胶层进行曝光显影形成图形化掩膜层201的难度。
请参考图4，去除位于第一鳍部101顶部的掩膜层103。
具体的，本实施例，以所述图形化掩膜层201(请参考图3)为掩膜，采用湿法刻蚀工艺去除所述开口下方的第一鳍部101顶部的掩膜层103。
本实施例中，所述掩膜层103的材料为氮化硅，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液，所述湿法刻蚀工艺对掩膜层103具有较高的刻蚀选择性，而不会刻蚀隔离材料层200，所以，虽然图形化掩膜层201的开口暴露出部分掩膜层103两侧的隔离材料层200，但是，在去除所述掩膜层103的过程中，不会对所述隔离材料层进行刻蚀。
去除所述第一鳍部101顶部的掩膜层103之后，暴露出第一鳍部101的顶部，使得后续在第一鳍部101上形成的第一栅极结构能够覆盖第一鳍部101的顶部。
去除所述掩膜层103之后，去除所述图形化掩膜层201。
请参考图5，回刻蚀所述隔离材料层200(请参考图4)，形成隔离层202，所述隔离层202的表面低于第一鳍部101和第二鳍部102的顶部。
可以采用干法刻蚀工艺或湿法刻蚀工艺回刻蚀所述隔离材料层200，使所述隔离材料层200的厚度下降，形成隔离层202，所述隔离层202的表面低于第一鳍部101和第二鳍部102的顶部，从而暴露出第一鳍部101的顶部和部分侧壁，暴露出第二鳍部102的部分侧壁。
所述隔离层202作为相邻第一鳍部101、第二鳍部102之间的隔离结构，也作为后续形成的第一栅极结构和第二栅极结构与半导体衬底100之间的隔离结构。
请参考图6，形成覆盖所述隔离层202、第一鳍部101、第二鳍部102以及掩膜层103的伪栅介质材料层301和覆盖所述伪栅介质材料层301表面的伪栅材料层302。
所述伪栅介质材料层301的材料为氧化硅或氮氧化硅，所述伪栅材料层302的材料为多晶硅。
可以采用原子层沉积工艺、化学气相沉积工艺形成所述伪栅介质材料层301，采用化学气相沉积工艺形成所述伪栅材料层302。
后续刻蚀所述伪栅材料层302和伪栅介质材料层301，形成第一伪栅结构和第二伪栅结构。
在本发明的其他实施例中，也可以仅形成覆盖所述隔离层202、第一鳍部101、第二鳍部102以及掩膜层103的伪栅材料层302。
请参考图7，以所述掩膜层103作为停止层，对所述伪栅材料层302和伪栅介质材料层301进行平坦化。
采用化学机械研磨工艺，对所述伪栅材料层302和伪栅介质材料层301进行平坦化，暴露出第二鳍部102顶部的掩膜层103的表面。
请参考图8，刻蚀所述伪栅材料层302和伪栅介质材料层301，形成横跨第一鳍部的第一伪栅结构，所述第一伪栅结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和第二伪栅结构的顶部与掩膜层103顶部齐平。
所述第一伪栅结构包括第一伪栅介质层311和位于所述第一伪栅介质层311表面的第一伪栅312，所述第二伪栅结构包括第二伪栅介质层321和位于所述第二伪栅介质层321表面的第二伪栅322。
形成所述第一伪栅结构和第二伪栅结构的方法包括：在所述伪栅材料层302和掩膜层103表面形成掩膜堆叠层，所述掩膜堆叠层包括：氮化硅层402和氧化硅层403。本实施例中，在形成所述掩膜堆叠层之前，对所述伪栅材料层302和掩膜层103表面形成热氧化层401，所述热氧化层401可以提高后续形成的氮化硅层402与伪栅材料层302之间的界面质量。形成所述掩膜堆叠层之后，对所述掩膜堆叠层进行图形化，然后以所述掩膜堆叠层为掩膜，刻蚀所述伪栅材料层和伪栅介质材料层，形成所述第一伪栅结构和第二伪栅结构。本实施例中，同时还刻蚀所述掩膜层103，使得所述掩膜层103覆盖部分第二鳍部102顶部。
请参考图9，为形成所述第一伪栅结构和第二伪栅结构之后的俯视示意图。
请参考图10，为沿图8中割线AA’方向的剖面示意图，其中省略了所述掩膜堆叠结构及热氧化层401。
由于所述第一伪栅结构横跨所述第一鳍部101，覆盖第一鳍部101的部分侧壁及顶部，所述沿AA’割线的剖面示意图中，第一鳍部101顶部被第一伪栅结构覆盖。
请参考图11，为沿图8中割线BB’方向的剖面示意图，其中省略了所述掩膜堆叠结构及热氧化层401。
由于第二鳍部102顶部具有掩膜层103，所以沿图8割线AA’的剖面示意图中，所述第二鳍部102的部分顶部被掩膜层103覆盖。
请参考图12和图13，在所述第一伪栅结构两侧的第一鳍部101内形成第一源漏极401，在所述第二伪栅结构两侧的第二鳍部102内形成第二源漏极402，并且，在隔离层200表面形成第一介质层500，所述第一介质层500的表面与第一伪栅结构、第二伪栅结构齐平，且覆盖所述第一伪栅结构和第二伪栅结构的侧壁。图12为在图10基础上形成第一源漏极401和第一介质层500的剖面示意图，图13为在图11基础上形成第二源漏极402和第一介质层500的剖面示意图。
本实施例中，在形成所述第一源漏极401和第二源漏极402之前，分别在第一伪栅结构侧壁表面形成第一侧墙313，在所述第二伪栅结构和掩膜层103侧壁表面形成第二侧墙323，然后对所述第一鳍部101和第二鳍部102进行离子注入，形成所述第一源漏极401和第二源漏极402。在本发明的其他实施例中，也可以在所述第一伪栅结构两侧的第一鳍部101和第二伪栅结构两侧的第二鳍部102内形成凹槽之后，在所述凹槽内填充应力材料，形成所述第一源漏极401和第二源漏极402，所述第一源漏极401和第二源漏极402可以提高形成的鳍式场效应晶体管的载流子迁移率。
在形成所述第一源漏极401和第二源漏极402之后，在所述隔离层200表面形成第一介质层500，所述第一介质层500的材料为氧化硅、碳氧化硅或多孔氧化硅等绝缘介质材料。
请参考图14和图15，去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第二凹槽；在所述第一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。
可以采用湿法刻蚀工艺或干法刻蚀工艺去除所述第一伪栅结构和第二伪栅结构，在第一介质层500内分别形成第一凹槽和第二凹槽，所述第一凹槽暴露出部分第一鳍部101的表面，第二凹槽暴露出第二凹槽102以及掩膜层103的表面。其中，第一栅极结构包括第一栅介质层511和位于第一栅介质层511表面的第一栅极512。
请参考图16，为形成所述第一栅极结构、第二栅极结构之后沿垂直第一鳍部101和第二鳍部102长度方向的剖面示意图。
所述第一栅极结构包括第一栅介质层511和第一栅极512，所述第二栅极结构包括第二栅介质层521和第二栅极522。
所述第一栅极结构横跨第一鳍部101，覆盖第一鳍部101的部分侧壁和顶部，本实施例中，所述第一栅极结构可以同时横跨多个第一鳍部101，也可以单独横跨一个第一鳍部101。
由于所述第二鳍部102顶部被掩膜层103覆盖，所以，所述第二栅极结构仅覆盖第二鳍部102的侧壁，所以，第二鳍部102两侧的第二栅极结构为不连续的结构。所述第二鳍部102一侧的第二栅极结构可以作为鳍式场效应晶体管的栅极结构，而与该栅极结构相对的位于第二鳍部102另一侧的第二栅极结构则作为该鳍式场效应晶体管的背栅结构，通过对所述背栅结构施加电压，可以调整所述鳍式场效应晶体管的阈值电压。
本实施例中，所述第一栅极结构和第二栅极结构的形成方法包括：在所述第一凹槽和第二凹槽的内壁表面、第一介质层500表面依次形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层，所述栅极材料层填充满所述第一凹槽和第二凹槽；以所述掩膜层103为掩膜，所述栅极材料层和栅介质材料层进行平坦化，形成位于第一凹槽内的第一栅极结构和位于第二凹槽内的第二栅极结构。所述掩膜层103的厚度，限定了第一鳍部101顶部的第一栅极结构的高度。本实施例中，所述掩膜层103的厚度为，使得所述第一鳍部101顶部表面的第一栅极512具有足够的厚度。所述栅介质材料层包括SiO2层、位于SiO2层表面的高k介质层，所述栅极材料层包括位于高k介质层表面的介质保护覆盖层、位于介质保护覆盖层表面的功函数层和位于功函数层表面的金属电极层。
请参考图17，在所述第一介质层500、第一栅极512、掩膜层103和第二栅极522表面形成第二介质层600，在所述第二介质层600内形成位于第一栅极512和第二栅极522表面的第一金属接触513。
所述第二介质层600的材料为氧化硅、碳氧化硅或多孔氧化硅等绝缘介质材料。可以采用化学气相沉积工艺形成所述第二介质层600。
形成所述第一金属接触513的方法包括：刻蚀所述第二介质层600，在所述第一栅极512和第二栅极522表面形成第一通孔，然后在所述第一通孔内填充金属材料，形成位于第一通孔内的第一金属接触513，所述第一金属接触513用于连接所述第一栅极512和第二栅极522。
本实施例中，由于所述第二鳍部102顶部具有掩膜层103，所以，第二鳍部102两侧的第二栅极522之间不连续，需要在第二鳍部102两侧的第二栅极522表面分别形成第一金属接触513，后续可以通过所述第一金属栅极513对第二鳍部102两侧的第二栅极522分别施加电压。所述第二鳍部102一侧的第二栅极结构可以作为鳍式场效应晶体管的栅极结构，而与该栅极结构相对的位于第二鳍部102另一侧的第二栅极结构则作为该鳍式场效应晶体管的背栅结构，可以通过第一金属接触513对所述背栅结构施加背偏压，从而调整所述第二鳍部102所在的鳍式场效应晶体管的阈值电压。不需要通过对第二鳍部102进行阈值电压调整注入，从而可以避免离子注入对第二鳍部102内的载流子迁移率造成不量的影响，也不需要在第二栅极结构内形成不同的功函数层，以调整所述第二鳍部102所形成的鳍式场效应晶体管的阈值电压，所以，本实施例的方法，对第二鳍部102所在的鳍式场效应晶体管的阈值电压进行调整，方法简单。并且，通过在背栅结构上施加不同的背偏压，可以使所述鳍式场效应晶体管具有不同的阈值电压。
请参考图18和图19，在第一源漏极401表面和第二源漏极402表面形成第二金属接触523。所述图18和图19，分别为沿第一鳍部101和第二鳍部102长度方向的剖面示意图。
具体的，形成所述第二金属接触523的方法包括：刻蚀所述第二介质层600和第一介质层500，在第一源漏极401和第二源漏极402表面形成第二通孔；在所述第二通孔内填充金属材料，形成第二金属接触523。
本实施例中，分别形成所述第一金属接触513和第二金属接触523，在本发明的其他实施例中，也可以先形成所述第一通孔和第二通孔之后，同时在所述第一通孔和第二通孔内填充金属材料，同时形成所述第一金属接触513和第二金属接触523。
本发明的实施例中，去除第一鳍部顶部的掩膜层，而保留第二鳍部顶部的掩膜层，后续形成横跨第一鳍部的第一栅极结构和覆盖第二鳍部部分侧壁的第二栅极结构，并且，所述第一栅极结构和第二栅极结构的表面与掩膜层的表面齐平。所以，第一栅极结构横跨第一鳍部，覆盖第一鳍部的侧壁及顶部，而第二栅极结构仅覆盖第二鳍部的侧壁，第二鳍部两侧的第二栅极结构被掩膜层隔离，位于第二鳍部一侧的第二栅极结构可以作为鳍式场效应晶体管的栅极结构，而位于第二鳍部另一侧的第二栅极结构作为鳍式场效应晶体管的背栅极，对所述背栅极施加电压，可以调整第二鳍部所在的鳍式场效应晶体管的阈值电压，从而便于调节鳍式场效应晶体管的阈值电压。
本发明的实施例中，还提供一种静态随机存储器单元结构。
请参考图20和21，分别为一种静态随机存储器单元结构的示意图和电路示意图。
其中所述静态随机存储器单元包括：传输晶体管10、下拉晶体管20、上拉晶体管30，以及连接上述晶体管的栅极的若干第一金属接触50、连接上述晶体管的源漏极的若干第二金属接触40。所述静态随机存储器单元还包括另一部分与该传输晶体管10、下拉晶体管20、上拉晶体管40呈中心对称分布的三个晶体管。
传输晶体管10、下拉晶体管20、上拉晶体管30均为结构相同的鳍式场效应晶体管。对于高密度的鳍式场效应晶体管构成的静态随机存储器，读取噪声容限是一个重要的性能参数。读取噪声容限越大，静态随机存储器的抗干扰性越强。表征静态随机存储器的读取噪声容限的参数β＝下拉晶体管饱和电流/传输晶体管饱和电流，越大，静态随机存储器的抗干扰性越大。由于鳍式场效应晶体管的鳍部尺寸很小，很难随意改变鳍部的尺寸，所以，所述传输晶体管10、下拉晶体管20、上拉晶体管30的饱和电流接近，所以这种情况下β＝1。可以通过对传输晶体管10的沟道区域进行阈值调整注入，提高传输晶体管10的阈值电压，从而降低传输晶体管10的饱和电流，从而提高所述β值，但是由于离子注入的过程很难准确控制，不同晶体管中的注入浓度会有起伏，导致静态随机存储器个单元的不对称性和不匹配问题，对静态随机存储器的性能造成不良影响。
请参考图22，为另一静态随机存储器单元的结构示意图。
所述静态随机存储器单元中，包括传输晶体管11，所述传输晶体管11包括鳍部15、覆盖部分鳍部15顶部的掩膜层14、位于鳍部15两侧覆盖部分鳍部15侧壁以及掩膜层14侧壁的背栅极12和栅极13，所述背栅极12和栅极13的表面与掩膜层14表面齐平。所述背栅极12与栅极13之间通过鳍部15和掩膜层14隔离，所述栅极12作为传输晶体管11的栅极，而所述背栅极12则用于调节所述传输晶体管11的阈值电压。
本实施例中，所述静态随机存储器单元还包括：上拉晶体管31和下拉晶体管21，所述上拉晶体管31和下拉晶体管21为鳍式场效应晶体管；所述上拉晶体管31的栅极与下拉晶体管的栅极21电连接。本实施例中，所述上拉晶体管31的栅极与下拉晶体管的栅极21的栅极为连续结构。
所述传输晶体管11的背栅极12与上拉晶体管31的源极32电连接。从而所述上拉晶体管31的源极32能够给传输晶体管11的背栅极12提供反馈的背偏压。在所述传输晶体管11开启状态时，当所述上拉晶体管31的源极32处在低电平时，所述低电平一般为0V，所述传输晶体管13的背栅极12上的背偏压为0V，所述传输晶体管13为一个阈值电压固定的单栅极晶体管，晶体管的工作电流为Ipg1；当所述上拉晶体管31的源极32端的处在高电平时，所述高电平一般大于0V,小于1V，能够给传输晶体管11的背栅极12提供大于0的背偏压，从而与上拉晶体管31的源极32处在低电平时相比，所述传输晶体管11的阈值电压提高，此时所述传输晶体管11的工作电流为Ipg2，从而使得Ipg2<Ipg1。由于静态随机存储器工作时上拉晶体管31的源极32的电平在0和1之间变化，因此传输晶体管11的工作电流在Ipg1～Ipg2之间变化。而下拉晶体管21是常规的多栅极晶体管工作电流为Ipd，下拉晶体管21的沟道面积大于传输晶体管的沟道面积，由于晶体管的沟道面积越大，工作电流越大，显然Ipd>Ipg1>Ipg2。因此，静态随机存储器的β比值在Idp/Ipg1和Idp/Ipg2之间，但始终大于1，因而与现有技术相比，提高了静态随机存储器读出抗干扰能力。上述工作电流即为晶体管工作时的饱和电流。
本实施例中，通过下拉晶体管的源极32给传输晶体管11的背栅极12反馈背偏压，提高所述传输晶体管11的阈值电压，从而，减小所述传输晶体管11的饱和电流，使得静态随机存储器单元的β值提高，从而提高静态随机存储器单元的读取抗干扰能力，提高静态随机存储器的稳定性。并且，不需要改变所述静态随机存储器的结构和面积。
本实施例中，所述静态随机存储器单元还包括连接所述传输晶体管11、上拉晶体管31和下拉晶体管21的栅极的第三金属接触51，连接所述传输晶体管11、上拉晶体管31和下拉晶体管21的源极和漏极的第四金属接触52。
本实施例中，连接所述背栅极12的第三金属接触51与连接上拉晶体管的源极32的第四金属接触52电接触，从而实现传输晶体管11的背栅极12电连接，通过所述上拉晶体管的源极32向传输晶体管11的背栅极12反馈背偏压。
本实施例中，所述掩膜层14的材料为氮化硅，所述掩膜层的厚度为
本实施例中，所述下拉晶体管21与所述传输晶体管11的鳍部为同一鳍部，使得所述传输晶体管11的漏极与下拉晶体管21的源极连接，而所述下拉晶体管21的源极通过第四金属接触52与上拉晶体管31的源极32电连接。
所述静态随机存储器单元中还包括与所述传输晶体管11、下拉晶体管21和上拉晶体管31以及第三金属接触51、第四金属接触52中心对称的结构。
请参考图23，为上述静态随机存储器单元的电路结构示意图。
所述静态随机存储器单元中的下拉晶体管31的源极向传输晶体管11的背栅极反馈背偏压，从而降低传输晶体管11的饱和电流，提高静态随机存储器单元β值，从而提高静态随机存储器单元的稳定性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有若干分立的第一鳍部和若干分立的第二鳍部，所述第一鳍部和第二鳍部顶部具有掩膜层；
在半导体衬底上形成隔离材料层，所述隔离材料层的表面与掩膜层表面齐平，且覆盖第一鳍部、第二鳍部以及掩膜层的侧壁；
去除位于第一鳍部顶部的掩膜层；
回刻蚀所述隔离材料层，形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部；
在所述隔离层表面形成横跨第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成位于第二鳍部两侧且覆盖第二鳍部侧壁和掩膜层侧壁的第二栅极结构，所述第一栅极结构和第二栅极结构的顶部与掩膜层顶部齐平。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，去除位于第一鳍部顶部的掩膜层的方法包括：在所述隔离材料层和部分掩膜层表面形成具有开口的图形化掩膜层，所述开口暴露出第一鳍部顶部的掩膜层表面；以所述图形化掩膜层为掩膜，去除所述第一开口顶部的掩膜层，暴露出第一鳍部的顶部。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第一鳍部顶部的掩膜层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一栅极结构和第二栅极结构的方法包括：在所述隔离层表面形成横跨第一鳍部的第一伪栅结构，所述第一伪栅结构覆盖第一鳍部的侧壁和顶部，在所述隔离层表面形成覆盖第二鳍部侧壁和掩膜层侧壁的第二伪栅结构，所述第一伪栅结构和第二伪栅结构的顶部与掩膜层顶部齐平；在所述隔离层表面形成第一介质层，所述第一介质层的表面与第一伪栅结构、第二伪栅结构齐平，且覆盖所述第一伪栅结构和第二伪栅结构的侧壁；去除所述第一伪栅结构和第二伪栅结构，形成第一凹槽和第二凹槽；在所述第一凹槽内形成第一栅极结构，在第二凹槽内形成第二栅极结构。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一伪栅结构包括第一伪栅介质层和位于所述第一伪栅介质层表面的第一伪栅，所述第二伪栅结构包括第二伪栅介质层和位于所述第二伪栅介质层表面的第二伪栅。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一栅极，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二栅极。
10.根据权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层之前，在所述第一伪栅结构两侧的第一鳍部内形成第一源漏极，在第二伪栅结构两侧的第二鳍部内形成第二源漏极。
11.根据权利要求7所述的半导体结构的形成方法，其特征在于，还包括：在所述第一栅极结构和第二栅极结构上形成第一金属接触，在第一源漏极和第二源漏极上形成第二金属接触。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一金属接触和第二金属接触的方法包括：在所述第一介质层、第一栅极结构和第二栅极结构表面形成第二介质层；刻蚀第二介质层，在所述第一栅极结构、第二栅极结构表面形成第一通孔；刻蚀第二介质层和第一介质层，在所述第一源漏极、第二源漏极表面形成第二通孔；在所述第一通孔和第二通孔内填充金属材料，形成位于第一通孔内的第一金属接触和位于第二通孔内的第二金属接触。
13.根据权利要求11所述的半导体结构的形成方法，其特征在于，通过第一金属接触对覆盖第二鳍部一侧侧壁的第二栅极结构施加背偏压，调整覆盖所述第二鳍部另一侧侧壁的第二栅极结构与所述第二鳍部构成的鳍式场效应晶体管的阈值电压。
14.一种静态随机存储器单元，其特征在于，包括：
传输晶体管，所述传输晶体管包括鳍部、覆盖部分鳍部顶部的掩膜层、位于鳍部两侧覆盖部分鳍部侧壁以及掩膜层侧壁的背栅极和栅极，所述背栅极和栅极的表面与掩膜层表面齐平。
15.根据权利要求14所述的静态随机存储器单元，其特征在于，还包括：上拉晶体管和下拉晶体管，所述传输晶体管的背栅极与上拉晶体管的源极电连接。
16.根据权利要求15所述的静态随机存储器单元，其特征在于，所述上拉晶体管的栅极与下拉晶体管的栅极电连接。
17.根据权利要求15所述的静态随机存储器单元，其特征在于，所述上拉晶体管和下拉晶体管为鳍式场效应晶体管。
18.根据权利要求15所述的静态随机存储器单元，其特征在于，通过金属接触同时连接传输晶体管的背栅极与上拉晶体管的源极。
19.根据权利要求14所述的静态随机存储器单元，其特征在于，所述掩膜层的材料为氮化硅。
20.根据权利要求14所述的静态随机存储器单元，其特征在于，所述掩膜层的厚度为
CN201510006068.5A 2015-01-06 2015-01-06 半导体结构的形成方法、静态随机存储器单元 Pending CN105826266A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201510006068.5A CN105826266A (zh) 2015-01-06 2015-01-06 半导体结构的形成方法、静态随机存储器单元
US14/986,979 US9607995B2 (en) 2015-01-06 2016-01-04 Semiconductor structure and fabrication method thereof, and static random access memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510006068.5A CN105826266A (zh) 2015-01-06 2015-01-06 半导体结构的形成方法、静态随机存储器单元

Publications (1)

Publication Number Publication Date
CN105826266A true CN105826266A (zh) 2016-08-03

Family

ID=56286898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510006068.5A Pending CN105826266A (zh) 2015-01-06 2015-01-06 半导体结构的形成方法、静态随机存储器单元

Country Status (2)

Country Link
US (1) US9607995B2 (zh)
CN (1) CN105826266A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486156A (zh) * 2016-09-21 2017-03-08 宁波大学 一种基于FinFET器件的存储单元
CN107919327A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122762A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110120415A (zh) * 2018-02-07 2019-08-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110402459A (zh) * 2017-03-09 2019-11-01 堺显示器制品株式会社 缺陷修正方法、缺陷修正装置、及显示面板
CN110556378A (zh) * 2018-06-04 2019-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN112490193A (zh) * 2019-09-12 2021-03-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112581988A (zh) * 2020-12-15 2021-03-30 中国科学院上海微系统与信息技术研究所 静态随机存储器单元以及存储器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871037B2 (en) * 2014-02-26 2018-01-16 Taiwan Semiconductor Manufacturing Company Limited Structures and methods for fabricating semiconductor devices using fin structures
US9859210B2 (en) * 2015-06-19 2018-01-02 Qualcomm Incorporated Integrated circuits having reduced dimensions between components
US20170140992A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9799660B1 (en) * 2016-05-11 2017-10-24 Globalfoundries Inc. Stable and reliable FinFET SRAM with improved beta ratio
CN111785721B (zh) * 2017-06-27 2023-06-06 联华电子股份有限公司 静态随机存取存储器单元阵列
CN115125620B (zh) * 2021-03-26 2023-07-28 清华大学 碲化铁的制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108351A1 (en) * 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
CN101770805A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 在sram设计中使用双栅极晶体管提升读/写边界
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
CN102956462A (zh) * 2011-08-10 2013-03-06 新加坡商格罗方德半导体私人有限公司 双栅极式闪存
CN103050524A (zh) * 2011-10-11 2013-04-17 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103400858A (zh) * 2013-08-02 2013-11-20 清华大学 绝缘体上三维半导体器件及其形成方法
CN103839810A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管芯片及其制造方法
CN103871888A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104022082A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090108351A1 (en) * 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
CN101770805A (zh) * 2008-12-29 2010-07-07 台湾积体电路制造股份有限公司 在sram设计中使用双栅极晶体管提升读/写边界
CN102122645A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 集成电路结构、其制造方法和使用方法
CN102956462A (zh) * 2011-08-10 2013-03-06 新加坡商格罗方德半导体私人有限公司 双栅极式闪存
CN103050524A (zh) * 2011-10-11 2013-04-17 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103839810A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管芯片及其制造方法
CN103871888A (zh) * 2012-12-18 2014-06-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104022082A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 静态存储单元及其形成方法
CN103400858A (zh) * 2013-08-02 2013-11-20 清华大学 绝缘体上三维半导体器件及其形成方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106486156A (zh) * 2016-09-21 2017-03-08 宁波大学 一种基于FinFET器件的存储单元
CN106486156B (zh) * 2016-09-21 2019-02-05 宁波大学 一种基于FinFET器件的存储单元
CN107919327A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122762A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110402459A (zh) * 2017-03-09 2019-11-01 堺显示器制品株式会社 缺陷修正方法、缺陷修正装置、及显示面板
CN110120415A (zh) * 2018-02-07 2019-08-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110556378A (zh) * 2018-06-04 2019-12-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110556378B (zh) * 2018-06-04 2021-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN112490193A (zh) * 2019-09-12 2021-03-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112581988A (zh) * 2020-12-15 2021-03-30 中国科学院上海微系统与信息技术研究所 静态随机存储器单元以及存储器

Also Published As

Publication number Publication date
US20160197085A1 (en) 2016-07-07
US9607995B2 (en) 2017-03-28

Similar Documents

Publication Publication Date Title
CN105826266A (zh) 半导体结构的形成方法、静态随机存储器单元
US7256459B2 (en) Floating body-type DRAM cell with increased capacitance
CN100459161C (zh) 多栅晶体管及其制造方法
US8889497B2 (en) Semiconductor devices and methods of manufacture thereof
CN105097701A (zh) 静态存储单元的形成方法
CN104103516B (zh) 浅沟槽隔离结构及其形成方法
CN104979198A (zh) 鳍式场效应晶体管的形成方法
TWI578524B (zh) 藉由執行三重塗覆程序形成用於半導體裝置之通道區的方法
CN104599970A (zh) 形成FinFET器件的机制
CN104124174A (zh) 半导体结构及其形成方法
US20130228864A1 (en) Fin field effect transistor and fabrication method
US20140097402A1 (en) Semiconductor structure and method for forming the same
Bao et al. Multiple-Vt solutions in nanosheet technology for high performance and low power applications
CN103426765A (zh) 半导体器件的形成方法、鳍式场效应管的形成方法
CN104795332A (zh) 鳍式场效应晶体管的形成方法
KR20130129867A (ko) 대안적인 채널 물질들로 핀펫 디바이스들을 형성하는 방법
CN104752513B (zh) 一种制备基于65nm工艺的冗余掺杂抗辐照MOS场效应管的方法
CN111834461A (zh) 晶体管结构
CN104752211A (zh) 鳍式场效应晶体管及其形成方法
KR20080061989A (ko) 반도체 소자 및 그의 제조 방법
CN104347410B (zh) 鳍式场效应晶体管及其形成方法
CN104064464A (zh) 晶体管及其形成方法
CN110120345B (zh) 半导体器件及其形成方法
WO2005074035A1 (ja) 電界効果型トランジスタおよびその製造方法
CN109285778B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160803