CN110556378A - 半导体结构及其形成方法 - Google Patents

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Abstract

公开了一种半导体结构及其形成方法，所述方法包括：提供半导体衬底；通过刻蚀半导体衬底上第二介质层露出所述第一介质层，然后在其上形成阻挡层和第三介质层；通过刻蚀源/漏区上方形成多个露出源/漏区的第一凹槽；刻蚀所述第一凹槽相邻区域形成露出所述金属栅极结构的第二凹槽，分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。本发明实施例通过增加阻挡层限制形成金属栅极结构上导电结构(M0G)的第二凹槽的深度，可以使得源极/漏极与栅极结构上导电结构之间的侧壁结构的厚度可控，避免了源极/漏极与栅极结构上导电结构形成短路，由此可以改善半导体结构的电学性能和良率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。
静态存储器(Static Random Access Memory，SRAM)的存储单元可由四个(4T结构)或六个晶体管(6T结构)形成，4T结构或6T结构的存储单元均包括：下拉晶体管和传输晶体管。其中，下拉晶体管用于存储数据，传输晶体管用于读写数据。
为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多采用鳍式场效应管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍片结构三个表面的3D架构，可以大幅改善电路控制。FinFET晶体管在存储器中的应用可以提高存储器的数据存储稳定性和集成度。
然而，现有的存储器中的晶体管，在形成金属层(M0G)的凹槽进行光刻时深度不好把控，通过刻蚀容易使得漏极/源极与连接到栅极的导电结构之间介质层的厚度过于小，进而使得漏极/源极与栅极容易发生短路，影响半导体结构的性能和良率。
发明内容
有鉴于此，本发明提供了一种半导体结构及其形成方法，可以避免源极/漏极与栅极上导电结构之间短路，由此优化半导体结构的电学性能，提高生产良率。
第一方面，提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有多个鳍片结构、横跨鳍片结构的金属栅极结构、覆盖所述金属栅极结构的第一介质层以及覆盖所述第一介质层和所述鳍片结构的第二介质层；
刻蚀预定厚度的所述第二介质层露出所述第一介质层；
形成阻挡层覆盖被露出的第一介质层以外的区域；
形成第三介质层覆盖所述第一介质层和所述阻挡层；
刻蚀源/漏区上方的第三介质层、阻挡层和第二介质层以形成多个露出源/漏区的第一凹槽；
刻蚀所述第一凹槽相邻区域的所述第三介质层直至阻挡层和至少部分第一介质层以形成露出所述金属栅极结构的第二凹槽，所述第二凹槽通过所述第三介质层形成的侧壁与所述第一凹槽相互隔离；
分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。
优选地，所述预定厚度被设置为使得刻蚀后的第二介质层的顶部低于所述金属栅极结构的顶部。
优选地，所述阻挡层的厚度被设置为使得阻挡层的顶部与所述第一介质层的顶部对齐。
优选地，所述阻挡层的材料的刻蚀率小于所述第一介质层、第二介质层和第三介质层的材料的刻蚀率。
优选地，所述第二介质层和第三介质层的材料为用于形成浅沟槽隔离结构的氧化物；
所述阻挡层的材料包括SiON，SiCO，TiO2中的一种或多种。
优选地，所述源/漏区包括形成于鳍片结构上部的外延结构。
优选地，所述金属栅极结构为高K值金属栅极堆叠结构(HKMG)。
优选地，所述半导体结构为静态随机存储器(SRAM)，所述第一导电结构用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构用于形成连接金属栅极结构的导线。
第二方面，提供一种半导体结构，包括：
鳍片结构；
金属栅极结构，横跨所述鳍片结构；
第一导电结构，覆盖所述鳍片结构上方的源/漏区；
第二导电结构，与至少一个所述第一导电结构相邻，与所述金属栅极结构连接；
阻挡层，位于所述第一导电结构和侧墙结构下方；
第一介质层，覆盖部分所述金属栅极结构；
第二介质层，位于阻挡层下方，用于隔离不同的第一导电结构；以及
第三介质层，位于所述阻挡层上方，形成用于隔离所述第一导电结构和所述第二导电结构的所述侧墙结构。
优选地，所述第二介质层的顶部低于所述金属栅极结构的顶部。
优选地，所述阻挡层的顶部与所述第一介质层的顶部对齐。
优选地，所述阻挡层的材料的刻蚀率小于所述第一介质层、第二介质层和第三介质层的材料的刻蚀率。
优选地，所述第二介质层和第三介质层的材料为用于形成浅沟槽隔离结构的氧化物；
所述阻挡层的材料包括SiON，SiCO，TiO2中的一种或多种。
优选地，所述源/漏区包括形成于鳍片结构上部的外延结构。
优选地，所述金属栅极结构为高K值金属栅极堆叠结构(HKMG)。
优选地，所述半导体结构为静态随机存储器(SRAM)，所述第一导电结构用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构用于形成连接金属栅极结构的导线。
本发明实施例通过增加阻挡层限制形成金属栅极结构上导电结构(M0G)的第二凹槽的深度，可以使得源极/漏极与栅极结构上导电结构之间的侧壁结构的厚度可控，避免了源极/漏极与栅极结构上导电结构形成短路，由此可以改善半导体结构的电学性能和良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是静态随机存储器的平面结构示意图；
图2是静态随机存储器的电路结构示意图；
图3是在形成了金属栅极结构后的半导体结构的剖面示意图；
图4-图6是现有技术中沉积栅极上金属层的凹槽的形成过程各步骤对应的结构示意图；
图7是本发明实施例的半导体结构的形成方法的流程图；
图8-图12是本发明实施例的沉积栅极上金属层的凹槽的形成过程各步骤对应的结构示意图；
图13是本发明实施例的半导体结构的结构示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。
在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
图1为静态随机存储器的平面结构示意图。一个静态随机存储器单元包括多个鳍式场效应晶体管(FinFET)。其中，所述多个鳍式场效应晶体管包括上拉(PU，Pull Up)晶体管、下拉(PD，Pull Down)晶体管以及通道(PG，Passing Gate)晶体管，其中，通常上拉晶体管为PMOS晶体管，下拉晶体管和通道晶体管为NMOS晶体管。所述多个鳍式场效应晶体管分别包括半导体衬底100、鳍片结构101、金属栅极结构200、源区210、漏区220和第二导电结构230。图2是图1所示结构的静态随机存储器相对应的电路结构示意图。如图2所示，一个静态随机存储器单元可以由6个鳍式场效应晶体管形成。其中，对于位于电路两侧的通道晶体管，其栅极需要通过导线引出到字线(Word Line，WL)。对应地，在平面结构中，通过设置与金属栅极结构200电连接的第二导电结构230(也可称为栅极上金属层)来将栅极引出到字线。
图3是现有技术在制造图1所示的静态随机存储器的过程中形成了金属栅极结构后的半导体结构的剖面示意图。如图3所示，半导体结构包括半导体衬底100、鳍片结构101、金属栅极结构200、源区210、漏区220、第一介质层300和第二介质层400。所述半导体衬底100上形成有多个鳍片结构101。所述鳍片结构101的形成工艺包括：在所述半导体衬底100的部分表面形成掩膜层，所述掩膜层覆盖需要形成鳍片结构101的对应区域位置；以所述掩膜层为掩膜，刻蚀所述半导体衬底100，形成所述鳍片结构101。
所述掩膜层的形成包括：在所述半导体衬底100的表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层；以图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体衬底100的表面为止，形成掩膜层。所述图形化层为图形化的光刻胶层，也可以为氮化钛或氮化钽，所述图形化层采用涂布工艺和光刻工艺形成。刻蚀所述半导体衬底100的工艺为各向异性的干法刻蚀工艺。在本实施例中，所述半导体衬底100可以为硅衬底、锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底等。
所述金属栅极结构200横跨所述鳍片结构101，覆盖所述鳍片结构101的侧壁和顶部。所述金属栅极结构200包括栅介质层201以及位于栅介质层201上的栅极202。优选地，栅介质层201可以为栅氧层与高K介质层形成的叠层结构。所述栅氧层用于降低高K介质层与鳍片结构101之间的界面态密度。所述高K介质层能够减小晶体管的漏电流和杂质扩散，提高半导体器件的集成度。所述栅极202和栅介质层201之间还可以设置功函数层203。应理解，金属栅极结构200可以采用任何现有的适用于鳍式场效应晶体管的制造工艺和结构。
在本实施例中，在所述金属栅极结构200两侧的鳍片结构101的侧壁和顶部形成源区210和漏区220。所述源区210和漏区220的截面结构示意图如图3所示，在A-A方向上，所述源区210和漏区220为多边形结构，位于鳍片结构101的顶部；在B-B方向上所述源区210和漏区220部分位于同一个鳍片结构101的侧壁上，部分位于鳍片结构101的顶部，且所述源区210和漏区220分设于金属栅极结构200的两侧。在本实施例中，A-A方向所示的源区210和漏区220属于不同晶体管(即位于不同的鳍片结构101上的源区210和漏区220)，而B-B方向所示的源区210和漏区220属于同一个晶体管。应理解，源区210和漏区220可以采用任何现有的适用于鳍式场效应晶体管的制造工艺和结构，例如，可以采用在鳍片结构101的源/漏区位置通过外延生长锗硅层，并进行掺杂来形成源区210和漏区220。在本申请中，源/漏区是指源区或漏区。
在所述金属栅极结构200、源区210和漏区220的表面还设置有第一介质层300和第二介质层400，第一介质层300覆盖所述金属栅极结构200、源区210和漏区220。第二介质层400覆盖在所述第一阶层300的外侧。所述第二介质层400后期用于隔离不同的第一导电结构。在本实施例中，所述第二介质层400的材料为用于形成浅沟槽隔离结构(ShallowTrench Isolation,STI)的氧化物，例如氧化硅。
第二介质层400的形成步骤包括：在所述第一介质层300和半导体衬底100的表面形成介质膜；平坦化所述介质膜，从而形成第二介质层400。所述第二介质层400的形成工艺可以采用流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)、等离子体增强化学气相沉积工艺(PECVD)、高深宽比化学气相沉积工艺(HARP)或物理气相沉积工艺等。
图4-图6是现有技术中沉积栅极上金属层的凹槽的形成过程各步骤对应的结构示意图。
参照图4和图5，现有技术在形成如图3所示的半导体结构后，在第二介质层400表面形成图形化的金属层410(M0C)(参见图4)。金属层410遮挡后续要形成第二凹槽以及隔离第一凹槽和第二凹槽的侧壁的区域。以金属层410为掩膜刻蚀源/漏区上方的第二介质层400，金属层410的两侧形成与源/漏区对应的第一凹槽211(参见图5)。第一凹槽211用于后续填充金属层以形成第一导电结构(M0，图中未示出)。最后去除作为掩膜的金属层410。所述刻蚀工艺可以采用各向同性的干法刻蚀工艺或各向异性的干法刻蚀工艺。
然后参照图6，刻蚀两个相邻的第一凹槽211之间的区域(也即，第一凹槽211的相邻区域)的所述第二介质层400和至少部分第一介质层300以形成露出所述金属栅极结构200的第二凹槽213。
后续，在第一凹槽211和第二凹槽213中分配形成第一导电结构和第二导电结构，第一导电结构可以作为源/漏极(M0)，第二导电结构可以作为栅极上金属层(M0G)。根据图6中A-A方向的剖面图可以看出，第一导电结构和第二导电结构之间，仅通过第一凹槽211和第二凹槽213之间的侧壁隔离。
在刻蚀时，如果版图中栅极上金属层(填充在第二凹槽213中)和源极或漏极金属层(填充在第一凹槽211中)的间隔过小，则会使得所述刻蚀深度的精确度要求极高，非常容易使得金属栅极结构200与源/漏区的侧壁厚度过小，造成短路，影响产品的电学性能和良率。特别是在14nm工艺下制造的单元尺寸(例如面积为0.6941um2)较小的静态随机存储器时，由于现有的工艺要求鳍片结构101之间的距离保持一致，则设计者无法通过调节鳍片结构101之间的距离来使得侧壁厚度可以获得较好的控制。因此，现有技术在刻蚀时，第二凹槽213的刻蚀深度无法精确把控，容易使得栅极上金属层(第二导电结构)和源极或漏极金属层(第一导电结构)的间隔过小，造成短路。
图7是本发明实施例的半导体结构的形成方法的流程图。所述方法基于图3所示的形成有金属栅极结构的半导体结构进一步形成源/漏极导电结构和栅极上导电结构。如图7所示，所述方法包括：
步骤S100、提供半导体衬底。
提供半导体衬底100，如图3所示，所述半导体衬底100上形成有多个鳍片结构101、横跨鳍片结构101的金属栅极结构200、覆盖所述金属栅极结构200的第一介质层300以及覆盖所述第一介质层300和所述鳍片结构101的第二介质层400。
所述鳍片结构101的形成工艺包括：在所述半导体衬底100的部分表面形成掩膜层，所述掩膜层覆盖需要形成鳍片结构101的对应区域位置；以所述掩膜层为掩膜，刻蚀所述半导体衬底100，形成所述鳍片结构101。
所述金属栅极结构200横跨所述鳍片结构101，覆盖所述鳍片结构101的侧壁和顶部。所述金属栅极结构200为高K值金属栅极堆叠结构(HKMG)。应理解，金属栅极结构200可以采用任何现有的适用于鳍式场效应晶体管的制造工艺和结构。
在本实施例中，在所述金属栅极结构200两侧的鳍片结构101的侧壁和顶部形成源区210和漏区220。所述源区210和漏区220的截面结构示意图如图3所示，所述源/漏区包括形成于鳍片结构101上部的外延结构。在本实施例中，A-A方向所示的源区210和漏区220属于不同晶体管(即位于不同的鳍片结构101上的源区210和漏区220)，而B-B方向所示的源区210和漏区220属于同一个晶体管。应理解，源区210和漏区220可以采用任何现有的适用于鳍式场效应晶体管的制造工艺和结构。
在所述金属栅极结构200、源区210和漏区220的表面还设置有第一介质层300和第二介质层400，第一介质层300覆盖所述金属栅极结构200、源区210和漏区220。第二介质层400覆盖在所述第一阶层300的外侧。所述第二介质层400后期用于隔离不同的源极和漏极。所述第二介质层400采用用于形成浅沟槽隔离结构的氧化物形成。
第二介质层400的形成步骤包括：在所述第一介质层300和半导体衬底100的表面形成介质膜；平坦化所述介质膜，形成第二介质层400。所述平坦化可以采用化学机械抛光(CMP)。在本实施例中，所述第二介质层400的形成工艺可以采用流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)、等离子体增强化学气相沉积工艺(PECVD)、高深宽比化学气相沉积工艺(HARP)或物理气相沉积工艺等。
步骤S200、刻蚀预定厚度的所述第二介质层露出所述第一介质层。
参照图8，对第二介质层400进行预定厚度的刻蚀以使得刻蚀后可以露出第一介质层300的顶部和部分侧壁。所述预定厚度被设置为使得刻蚀后的第二介质层400的顶部低于所述金属栅极结构200的顶部。所述刻蚀工艺可以采用各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。
步骤S300、形成阻挡层覆盖被露出的第一介质层以外的区域。
参照图9所示，在图8所示结构的第二介质层400的顶部形成阻挡层500，覆盖被露出的第一介质层300顶部以外的区域。所述阻挡层500的顶部与第一介质层300的顶部平齐。所述阻挡层500的材料可以包括SiON，SiCO，TiO2中的一种或多种。所述阻挡层500作为后续在第二介质层400内形成栅极上金属层时的刻蚀停止层。所述阻挡层500的材料的刻蚀率小于所述第一介质层300、第二介质层400和第三介质层600的材料的刻蚀率。由此，可以在去除上方第三阶层600和部分第一介质层300的刻蚀工序中保护下方的介质层，从而控制第二凹槽213的深度。第二凹槽213的深度受控，则可以形成较为稳定的侧墙结构。
所述阻挡层500可以采用涂布工艺(例如旋涂工艺或喷涂工艺)或化学气相沉积工艺形成于第二介质层400和第一介质层300的表面，然后平坦化所述阻挡层500直至阻挡层500的顶部与第一介质层300的顶部平齐。所述平坦化工艺可以采用化学机械抛光工艺(CMP)。
步骤S400、形成第三介质层覆盖所述第一介质层和所述阻挡层。
参照图10，在阻挡层500的顶部和第一介质层300的顶部上方形成第三介质层600，所述第三介质层600覆盖所述第一介质层300和阻挡层500。所述第三介质层600可以通过流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)、等离子体增强化学气相沉积工艺(PECVD)、高深宽比化学气相沉积工艺(HARP)或物理气相沉积工艺形成。所述第三介质层600的材料可以采用形成浅沟槽隔离结构的氧化物，例如氧化硅等。
步骤S500、刻蚀源/漏区上方的第三介质层、阻挡层和第二介质层以形成多个露出源/漏区的第一凹槽。
参照图11，刻蚀源/漏区上方的第三介质层600、阻挡层500和第二介质层400以形成多个露出源/漏区的第一凹槽211。所述刻蚀过程包括：在第三介质层600的部分表面形成作为掩膜的金属层610，所述金属层610覆盖所述金属栅极结构200，以所述金属层610为掩膜，刻蚀所述第三介质层600、阻挡层500和第二介质层400，形成第一凹槽211，然后去除硬金属层610。
步骤S600、刻蚀所述第一凹槽相邻区域的所述第三介质层直至阻挡层和至少部分第一介质层以形成露出所述金属栅极结构的第二凹槽。
参照图12，刻蚀所述第一凹槽211相邻区域的所述第三介质层600直至阻挡层500和至少部分第一介质层300以形成露出所述金属栅极结构200的第二凹槽213。所述刻蚀深度被设置为与所述阻挡层500的底层平齐。
如图12所示，刻蚀完成后，在A-A方向的剖面上，形成了和第一凹槽211并列的第二凹槽213。在B-B方向的剖面上，第二凹槽213中未被阻挡层500覆盖的区域的第一介质层300被刻蚀，露出其覆盖的金属栅极结构200。而阻挡层500下方的第二介质层400未被刻蚀。由此，在刻蚀时，由于阻挡层500的刻蚀率较低，可以准确地控制刻蚀深度，避免刻蚀后金属栅极结构200与源/漏区的侧壁以及第二介质层400的厚度变小，造成短路。在所述第二凹槽213中形成第二导电结构。所述第二导电结构用于形成连接金属栅极结构200的导线。
在本实施例中，可以采用各向异性的干法刻蚀形成第二凹槽213，刻蚀气体可以采用HBr、Cl2、He和O2，不含有氟基气体。实施所述干法刻蚀之前，需要先形成掩膜层，作为示例，掩膜层可以为自下而上层叠的缓冲层和应力材料层，其中，缓冲层可以为氧化物层或氮氧化硅层，应力材料层可以为具有拉应力的氮化硅层；接下来，对第二凹槽213进行预处理，以确保第二凹槽213的侧壁及底部具有清洁的表面。所述预处理包括下述步骤：首先，执行湿法清洗，以去除残留于第二凹槽的侧壁及底部的刻蚀残留物和杂质；然后，实施烘焙处理。
步骤S700、分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。
分别在所述第一凹槽211和第二凹槽213内形成第一导电结构和第二导电结构。第一导电结构用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构用于形成连接金属栅极结构的导线。所述第一导电结构和第二导电结构可以采用任何现有的适用于鳍式场效应晶体管的制造工艺和结构。
本发明实施例的半导体结构通过增加阻挡层限制形成金属栅极结构上导电结构(M0G)的第二凹槽的深度，可以使得源极/漏极与栅极结构上导电结构之间的侧壁结构的厚度可控，避免了源极/漏极与栅极结构上导电结构形成短路，由此可以改善半导体结构的电学性能和良率。
图13是本发明实施例的半导体结构的结构示意图。如图13所示，本实施例的半导体结构包括鳍片结构101、金属栅极结构200、第一导电结构700、第二导电结构800、阻挡层500、第一介质层300、第二介质层400和第三介质层600。其中，鳍片结构101形成在半导体衬底100上。金属栅极结构200横跨鳍片结构101，覆盖鳍片结构101的顶部和侧边。第一导电结构700覆盖鳍片结构101上方的源区210或漏区220，用于构成源极或漏极。第二导电结构800设置为与至少一个第一导电结构700相邻，并电连接到金属栅极结构200。阻挡层500位于所述第一导电结构700和侧墙结构900的下方。第一介质层300覆盖部分所述金属栅极结构200。第二介质层400位于阻挡层500下方，用于隔离不同的第一导电结构700。第三介质层600位于所述阻挡层500上方，形成用于隔离所述第一导电结构700和所述第二导电结构800的所述侧墙结构。在本实施例中，第二介质层400的顶部低于所述金属栅极结构200的顶部，可以使得在形成容纳第二导电结构800的凹槽过程中，阻挡层500不会阻挡对于第一介质层300的刻蚀，从而方便露出金属栅极结构200。
优选地，阻挡层500的顶部与所述第一介质层的顶部对齐。
优选地，阻挡层500的材料的刻蚀率小于所述第一介质层300、第二介质层400和第三介质层500的材料的刻蚀率。由此，阻挡层500在刻蚀形成容纳第二导电结构800的凹槽的过程中，可以充当刻蚀停止层，防止在刻蚀过程中刻蚀下方的第二介质层400，从而增强了侧墙结构的稳定性。进一步地，第二介质层400和第三介质层500的材料为用于形成浅沟槽隔离结构的氧化物。所述阻挡层500的材料包括SiON，SiCO，TiO2中的一种或多种，这些采用具有比形成浅沟槽隔离结构的氧化物更低的刻蚀率。
在本实施例中，所述源/漏区包括形成于鳍片结构上部的外延结构。所述金属栅极结构为高K值金属栅极堆叠结构(HKMG)。
本实施例的半导体结构为静态随机存储器(SRAM)，所述第一导电结构700用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构800用于形成连接金属栅极结构的导线。
由此，本实施例的半导体结构通过增加阻挡层限制形成金属栅极结构上导电结构(M0G)的第二凹槽的深度，可以使得源极/漏极与栅极结构上导电结构之间的侧壁结构的厚度可控，避免了源极/漏极与栅极结构上导电结构形成短路，由此可以改善电学性能和良率。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有多个鳍片结构、横跨鳍片结构的金属栅极结构、覆盖所述金属栅极结构的第一介质层以及覆盖所述第一介质层和所述鳍片结构的第二介质层；
刻蚀预定厚度的所述第二介质层露出所述第一介质层；
形成阻挡层覆盖被露出的第一介质层以外的区域；
形成第三介质层覆盖所述第一介质层和所述阻挡层；
刻蚀源/漏区上方的第三介质层、阻挡层和第二介质层以形成多个露出源/漏区的第一凹槽；
刻蚀所述第一凹槽相邻区域的所述第三介质层直至阻挡层和至少部分第一介质层以形成露出所述金属栅极结构的第二凹槽，所述第二凹槽通过所述第三介质层形成的侧壁与所述第一凹槽相互隔离；
分别在所述第一凹槽和第二凹槽中形成第一导电结构和第二导电结构。
2.根据权利要求1所述的方法，其特征在于，所述预定厚度被设置为使得刻蚀后的第二介质层的顶部低于所述金属栅极结构的顶部。
3.根据权利要求1所述的方法，其特征在于，所述阻挡层的厚度被设置为使得阻挡层的顶部与所述第一介质层的顶部对齐。
4.根据权利要求1所述的方法，其特征在于，所述阻挡层的材料的刻蚀率小于所述第一介质层、第二介质层和第三介质层的材料的刻蚀率。
5.根据权利要求4所述的方法，其特征在于，所述第二介质层和第三介质层的材料为用于形成浅沟槽隔离结构的氧化物；
所述阻挡层的材料包括SiON，SiCO，TiO2中的一种或多种。
6.根据权利要求1所述的方法，其特征在于，所述源/漏区包括形成于鳍片结构上部的外延结构。
7.根据权利要求1所述的方法，其特征在于，所述金属栅极结构为高K值金属栅极堆叠结构(HKMG)。
8.根据权利要求1所述的方法，其特征在于，所述半导体结构为静态随机存储器(SRAM)，所述第一导电结构用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构用于形成连接金属栅极结构的导线。
9.一种半导体结构，其特征在于，包括：
鳍片结构；
金属栅极结构，横跨所述鳍片结构；
第一导电结构，覆盖所述鳍片结构上方的源/漏区；
第二导电结构，与至少一个所述第一导电结构相邻，与所述金属栅极结构连接；
阻挡层，位于所述第一导电结构和侧墙结构下方；
第一介质层，覆盖部分所述金属栅极结构；
第二介质层，位于阻挡层下方，用于隔离不同的第一导电结构；以及
第三介质层，位于所述阻挡层上方，形成用于隔离所述第一导电结构和所述第二导电结构的所述侧墙结构。
10.根据权利要求9所述的半导体结构，其特征在于，所述第二介质层的顶部低于所述金属栅极结构的顶部。
11.根据权利要求9所述的半导体结构，其特征在于，所述阻挡层的顶部与所述第一介质层的顶部对齐。
12.根据权利要求9所述的半导体结构，其特征在于，所述阻挡层的材料的刻蚀率小于所述第一介质层、第二介质层和第三介质层的材料的刻蚀率。
13.根据权利要求12所述的半导体结构，其特征在于，所述第二介质层和第三介质层的材料为用于形成浅沟槽隔离结构的氧化物；
所述阻挡层的材料包括SiON，SiCO，TiO2中的一种或多种。
14.根据权利要求9所述的半导体结构，其特征在于，所述源/漏区包括形成于鳍片结构上部的外延结构。
15.根据权利要求9所述的半导体结构，其特征在于，所述金属栅极结构为高K值金属栅极堆叠结构(HKMG)。
16.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构为静态随机存储器(SRAM)，所述第一导电结构用于形成鳍式场效应晶体管的源极或漏极，所述第二导电结构用于形成连接金属栅极结构的导线。
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