KR102641187B1 - 3d 메모리 어레이 콘택 구조물 - Google Patents

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한-종 치아
셍-첸 왕
펭-쳉 양
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유-밍 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 어레이 디바이스는 반도체 기판 위에 트랜지스터의 스택을 포함하며, 스택의 제1 트랜지스터는 스택의 제2 트랜지스터 위에 배치된다. 제1 트랜지스터는 제1 워드 라인을 따르는 제1 메모리 막 및 소스 라인 및 비트 라인을 따르는 제1 채널 영역을 포함하며, 제1 메모리 막은 제1 채널 영역과 제1 워드 라인 사이에 배치된다. 제2 트랜지스터는 제2 워드 라인을 따르는 제2 메모리 막 및 소스 라인 및 비트 라인을 따르는 제2 채널 영역을 포함하며, 제2 메모리 막은 제2 채널 영역과 제2 워드 라인 사이에 배치된다. 메모리 어레이 디바이스는 제1 워드 라인에 전기적으로 연결되는 제1 비아 및 제2 워드 라인에 전기적으로 연결되는 제2 비아를 포함하며, 제2 계단형 비아 및 제1 계단형 비아는 상이한 폭을 갖는다.

Description

3D 메모리 어레이 콘택 구조물{3D MEMORY ARRAY CONTACT STRUCTURES}
[우선권 주장 및 교차 참조]
본 출원은 2020년 6월 25일자로 출원된 미국 가출원 번호 제63/044,092호의 이익을 주장하는데, 이 가출원은 참조에 의해 본원에 통합된다.
반도체 메모리는, 예로서, 무선국(radio), 텔레비전, 셀폰(cell phone), 및 개인용 컴퓨팅 디바이스를 비롯한, 전자적 애플리케이션을 위한 집적 회로에서 사용된다. 반도체 메모리는 두 가지 주요한 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 불휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(random access memory; RAM)를 포함하는데, 이것은 두 개의 하위 카테고리, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나누어질 수 있다. SRAM 및 DRAM 둘 모두는, 그들이 전력을 공급받지 않을 때 그들이 저장하는 정보를 상실할 것이기 때문에 휘발성이다.
다른 한편으로는, 불휘발성 메모리는 그 상에 저장되는 데이터를 계속 유지할 수 있다. 불휘발성 반도체 메모리의 하나의 타입은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM, 또는 FRAM)이다. FeRAM의 이점은 그것의 빠른 기록/판독 속도 및 작은 사이즈를 포함한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a, 도 1b, 및 도 1c는 몇몇 실시형태에 따른 메모리 어레이의 사시도, 회로도, 및 탑다운 뷰(top down view)를 예시한다.
도 2, 도 3a, 도 3b, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 도 13, 도 14, 도 15, 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20, 도 21, 도 22, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 및 도 27c는 몇몇 실시형태에 따른 메모리 어레이를 제조하는 다양한 뷰를 예시한다.
도 28a 및 도 28b는 몇몇 실시형태에 따른 메모리 어레이 및 인접한 계단형 콘택 구조물(staircase contact structure)의 사시도 및 계단형 콘택 구조물의 탑다운 뷰를 예시한다.
도 29, 도 30, 및 도 31은 몇몇 실시형태에 따른 계단형 콘택 구조물을 제조하는 다양한 도면을 예시한다.
도 32a, 도 32b, 도 32c, 및 도 32d는 몇몇 실시형태에 따른 메모리 어레이의 워드 라인, 소스 라인, 및 비트 라인에 대한 그리고 재배선 구조물 내의 전도성 비아에 대한 전도성 라인의 형성의 다양한 뷰를 예시한다.
도 33, 도 34, 및 도 35는 몇몇 실시형태에 따른 메모리 어레이의 다양한 뷰를 예시한다.
도 36은 몇몇 다른 실시형태에 따른 계단형 콘택 구조물을 예시한다.
도 37은 몇몇 다른 실시형태에 따른 계단형 콘택 구조물을 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다양한 실시형태는 복수의 수직으로 적층된 메모리 셀을 갖는 3D 적층식 메모리 어레이를 제공한다. 각각의 메모리 셀은, 게이트 전극으로서 역할을 하는 워드 라인 영역, 제1 소스/드레인 전극으로서 역할을 하는 비트 라인 영역, 및 제2 소스/드레인 전극으로서 역할을 하는 소스 라인 영역을 갖는 박막 트랜지스터(thin film transistor; TFT)를 포함한다. 각각의 TFT는 (예를 들면, 게이트 유전체로서의) 절연성 메모리 막(insulating memory film) 및 산화물 반도체(oxide semiconductor; OS) 채널 영역을 더 포함한다.
몇몇 실시형태에서, 콘택 계단형 구조물은 유전체 층에 의해 분리되는 전도성 층의 스택으로부터 형성된다. 계단형 구조물은 메모리 어레이에 대한 워드 라인을 제공하며, 전도성 비아는 하방으로 연장되도록 그리고 전도성 층의 각각에 전기적으로 연결되도록 형성된다. 전도성 비아는 폭이 변할 수도 있다. 예를 들면, 전도성 비아는 비아가 메모리 어레이의 트랜지스터 영역으로부터 더 멀리 이격됨에 따라 폭이 증가될 수도 있다. 상부(upper) 층 및 하부(lower) 층 사이의 단차 높이의 큰 차이로 인한 개구 및 상부 층 워드 라인 단락의 과에칭(over etching)을 방지하기 위해, 에칭 로딩 효과(etching loading effect)(예를 들면, 더 깊은 에칭 깊이를 위해 더 넓은 계단형 비아 임계 치수(wider staircase via critical dimension)가 사용되고 얕은 에칭 깊이를 위해 좁은 계단형 비아 임계 치수(narrow staircase via critical dimension)가 사용됨)가 사용된다. 신뢰할 수 있는 워드 라인 콘택 연결성을 갖는 3D 적층식 메모리 어레이 디바이스를 생산하기 위해, 재료 절약(예를 들면, 마스크 재료), 제조의 더 낮은 비용, 및 용이한 프로세스 플로우가 달성될 수도 있다.
도 1a, 도 1b, 및 도 1c는 몇몇 실시형태에 따른 메모리 어레이의 예를 예시한다. 도 1a는 메모리 어레이(200)의 일부의 한 예를 삼차원 뷰에서 예시하고; 도 1b는 메모리 어레이(200)의 회로도를 예시하고; 그리고 도 1c는 몇몇 실시형태에 따른 메모리 어레이(200)의 탑다운 뷰를 예시한다. 메모리 어레이(200)는, 행과 열의 그리드로 배열될 수도 있는 복수의 메모리 셀(202)을 포함한다. 메모리 셀(202)은 또한 수직으로 적층되어 삼차원 메모리 어레이를 제공하고, 그에 의해, 디바이스 밀도를 증가시킬 수도 있다. 메모리 어레이(200)는 반도체 다이의 라인 백엔드(back end of line; BEOL)에서 배치될 수도 있다. 예를 들면, 메모리 어레이는 반도체 기판 상에 형성되는 상기의 하나 이상의 능동 디바이스(예를 들면, 트랜지스터)와 같은 반도체 다이의 인터커넥트 층(interconnect layer)에 배치될 수도 있다.
몇몇 실시형태에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이, 또는 등등과 같은 플래시 메모리 어레이이다. 각각의 메모리 셀(202)은 게이트 유전체로서 절연성 메모리 막(memory film)(90)을 갖는 박막 트랜지스터(TFT)(204)를 포함할 수도 있다. 몇몇 실시형태에서, 각각의 TFT(204)의 게이트는 각각의 워드 라인(예를 들면, 전도성 라인(72))에 전기적으로 커플링되고, 각각의 TFT(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들면, 전도성 라인(106))에 전기적으로 커플링되고, 각각의 TFT(204)의 제2 소스/드레인 영역은, 제2 소스/드레인 영역을 접지(ground)에 전기적으로 커플링하는 각각의 소스 라인(예를 들면, 전도성 라인(108))에 전기적으로 커플링된다. 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 비트 라인(bit line; BL)(116A) 및 공통 소스 라인(source line; SL)(116B)을 공유할 수도 있고, 한편, 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 워드 라인(word line; WL)(116C)을 공유할 수도 있다.
메모리 어레이(200)는 전도성 라인(72) 중 인접한 것들 사이에 배치되는 유전체 층(52)을 갖는 복수의 수직으로 적층된 전도성 라인(72)(예를 들면, 워드 라인)을 포함한다. 전도성 라인(72)은 기저의(underlying) 기판의 주 표면에 평행한 방향으로 연장된다(도 1a 및 도 1b에서 명시적으로 예시되지 않음). 전도성 라인(72)은, 하부 전도성 라인(72)이 상부 전도성 라인(72)의 엔드포인트보다 더 길고 그것을 지나 횡방향으로(laterally) 연장되도록 계단형 구성을 가질 수도 있다. 예를 들면, 도 1a에서, 전도성 라인(72)의 다수의 적층된 층이 예시되어 있는데, 최상부(topmost) 전도성 라인(72)이 가장 짧고 최저부(bottommost) 전도성 라인(72)이 가장 길다. 전도성 라인(72)의 각각의 길이는 기저의 기판을 향하는 방향으로 증가할 수도 있다. 이러한 방식으로, 전도성 라인(72)의 각각의 부분이 메모리 어레이(200) 위에서부터 액세스 가능할 수도 있고, 전도성 라인(72)의 각각의 노출된 부분에 전도성 콘택이 만들어질 수도 있다.
메모리 어레이(200)는 복수의 전도성 라인(106)(예를 들면, 공통 비트 라인(116A)) 및 전도성 라인(108)(예를 들면, 공통 소스 라인(116B))을 더 포함한다. 전도성 라인(106 및 108) 각각은 전도성 라인(72)에 수직 한 방향으로 연장될 수도 있다. 유전체 재료(98)는 전도성 라인(106)과 전도성 라인(108) 중 인접한 것들 사이에 배치되어 그들을 분리한다. 몇몇 실시형태에서, 유전체 재료(98)의 적어도 일부는, 감소된 유량으로 도입되는 수소 포함 프리커서를 사용하여 형성되는 저 수소 재료(low-hydrogen material)이다. 예를 들면, 산화물 반도체(OS) 층(92)(하기에서 설명됨)과 물리적으로 접촉하는 유전체 재료(98)(예를 들면, 유전체 재료(98A))의 적어도 일부는, 3 원자 퍼센트(at%) 미만과 같은 상대적으로 낮은 수소 농도를 가질 수도 있다. (예를 들면, 상기의 범위에 있는) 낮은 수소 농도는 OS 층(92) 안으로의 수소 확산을 감소시킬 수도 있고, 그에 의해, 결함을 감소시키고 디바이스 안정성을 향상시킬 수도 있다. 예를 들면, 유전체 재료(98)와의 수소 확산을 감소시키는 것에 의해, 한 실시형태에 따르면, TFT(204)의 임계 전압(Vth) 곡선은 양의 바이어스 방향으로 시프트하여, TFT(204)의 안정성을 향상시킬 수도 있다. 예를 들면, 유전체 재료(98)를 퇴적하기 위해 사용되는 수소 포함 프리커서(들)의 유량을 감소시키는 것에 의해, 유전체 재료(98)에서 상대적으로 낮은 수소 농도가 달성될 수 있다. 예를 들면, 유전체 재료(98)가 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 또는 등등을 포함하는 실시형태에서, 유전체 재료(98)는 유전체 재료(98) 및 OS 층(92) 안으로의 Ho 또는 H+ 확산을 억제하기 위해 상대적으로 낮은 SiH4 프리커서 유량을 갖는 프로세스에 의해 퇴적될 수도 있다.
교차하는 전도성 라인(72)과 함께 전도성 라인(106 및 108)의 쌍은 각각의 메모리 셀(202)의 경계를 정의하고, 유전체 재료(102)는 전도성 라인(106 및 108)의 인접한 쌍 사이에 배치되어 그들을 분리한다. 몇몇 실시형태에서, 전도성 라인(108)은 접지에 전기적으로 커플링된다. 비록 도 1a가 전도성 라인(108)에 대한 전도성 라인(106)의 특정한 배치를 예시하지만, 전도성 라인(106 및 108)의 배치는 다른 실시형태에서 뒤집힐(flipped) 수도 있다는 것이 인식되어야 한다.
상기에서 논의되는 바와 같이, 메모리 어레이(200)는 산화물 반도체(OS) 층(92)을 또한 포함할 수도 있다. OS 층(92)은 메모리 셀(202)의 TFT(204)에 대한 채널 영역을 제공할 수도 있다. 예를 들면, 대응하는 전도성 라인(72)을 통해 적절한 전압(예를 들면, 대응하는 TFT(204)의 각각의 임계 전압(Vth)보다 더 높음)이 인가되는 경우, 전도성 라인(72)과 교차하는 OS 층(92)의 영역은, 전도성 라인(106)으로부터 전도성 라인(108)으로(예를 들면, 화살표(206)가 가리키는 방향으로) 전류가 흐르는 것을 허용할 수도 있다. OS 층(92)은, 비행 시간 이차 이온 질량 분광분석법(Time-of-Flight Secondary Ion Mass Spectrometry; ToF-SIMS) 분석에 의해 측정되는 바와 같이 예컨대 입방 센티미터당 약 1020 내지 약 1022 원자 범위 내의 상대적으로 낮은 수소 농도를 가질 수도 있다. 결과적으로, TFT(204)의 안정성은 더 높은 농도의 수소를 갖는 OS 층을 갖는 TFT와 비교하여 향상될 수도 있다.
메모리 막(90)은 전도성 라인(72)과 OS 층(92) 사이에 배치되고, 메모리 막(90)은 TFT(204)에 대한 게이트 유전체를 제공할 수도 있다. 몇몇 실시형태에서, 메모리 막(90)은 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 실리콘 도핑된 하프늄 산화물, 또는 등등과 같은 강유전체 재료를 포함한다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(FERAM) 어레이로서 또한 지칭될 수도 있다. 대안적으로, 메모리 막(90)은 두 개의 SiOx 층(예를 들면, ONO 구조물), 상이한 강유전체 재료, 상이한 타입의 메모리 층(예를 들면, 비트를 저장할 수 있음), 또는 등등 사이에서 SiNx의 층을 포함하는 다층 구조물(multilayer structure)일 수도 있다.
메모리 막(90)이 강유전체 재료를 포함하는 실시형태에서, 메모리 막(90)은 두 개의 상이한 방향 중 하나로 분극될 수도 있고, 분극 방향은 메모리 막(90) 양단에 적절한 전압 차이를 인가하여 적절한 전기장을 생성하는 것에 의해 변경될 수도 있다. 분극은 상대적으로 국소화될 수도 있고(예를 들면, 메모리 셀(202)의 각각의 경계 내에 일반적으로 포함됨), 메모리 막(90)의 연속적인 영역이 복수의 메모리 셀(202)에 걸쳐 연장될 수도 있다. 메모리 막(90)의 특정한 영역의 분극 방향에 따라, 대응하는 TFT(204)의 임계 전압이 변하고, 디지털 값(예를 들면, 0 또는 1)이 저장될 수 있다. 예를 들면, 메모리 막(90)의 영역이 제1 전기적 분극 방향을 갖는 경우, 대응하는 TFT(204)는 상대적으로 낮은 임계 전압을 가질 수도 있고, 메모리 막(90)의 영역이 제2 전기적 분극 방향을 갖는 경우, 대응하는 TFT(204)는 상대적으로 높은 임계 전압을 가질 수도 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트로서 지칭될 수도 있다. 더 큰 임계 전압 시프트는, 대응하는 메모리 셀(202)에 저장되는 디지털 값을 판독하는 것을 더 쉽게(예를 들면, 에러 발생 가능성이 더 적음) 만든다.
그러한 실시형태에서 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 메모리 막(90)의 부분 양단에 인가된다. 기록 전압은, 예를 들면, 대응하는 전도성 라인(72)(예를 들면, 워드 라인) 및 대응하는 전도성 라인(106/108)(예를 들면, 비트 라인/소스 라인)에 적절한 전압을 인가하는 것에 의해 인가될 수 있다. 메모리 막(90)의 부분 양단에 기록 전압을 인가하는 것에 의해, 메모리 막(90) 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 TFT(204)의 대응하는 임계 전압은 낮은 임계 전압으로부터 높은 임계 전압으로 또는 그 반대로 또한 스위칭될 수 있고 디지털 값은 메모리 셀(202)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개개의 메모리 셀(202)이 기록 동작을 위해 선택될 수도 있다.
그러한 실시형태에서 메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 임계 전압과 높은 임계 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들면, 워드 라인)에 인가된다. 메모리 막(90)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(202)의 TFT(204)는 턴 온될 수도 있거나 또는 턴 온되지 않을 수도 있다. 결과적으로, 전도성 라인(106)은 전도성 라인(108)(예를 들면, 접지에 커플링되는 소스 라인)을 통해 방전될 수도 있거나 또는 방전되지 않을 수도 있고, 메모리 셀(202)에 저장되는 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(106 및 108)과 교차하기 때문에, 개개의 메모리 셀(202)이 판독 동작을 위해 선택될 수도 있다.
도 1a는 또한, 이후의 도면에서 사용되는 메모리 어레이(200)의 참조 단면을 예시한다. 단면 B-B'는 전도성 라인(72)의 길이 방향 축(longitudinal axis)을 따르며, 예를 들면, TFT(204)의 전류 흐름의 방향에 평행한 방향에 있다. 단면 C-C'는 단면 B-B'에 수직이고 전도성 라인(72)의 길이 방향 축에 평행하다. 단면 C-C'는 전도성 라인(106)을 통해 연장된다. 단면 D-D'는 단면 C-C'에 평행하고 유전체 재료(102)를 통해 연장된다. 후속하는 도면은 명확화를 위해 이들 참조 단면을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물(silicon oxide) 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 비화물 인화물(gallium arsenide phosphide), 알루미늄 인듐 비화물(aluminum indium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 갈륨 인듐 비화물(gallium indium arsenide), 갈륨 인듐 인화물(gallium indium phosphide), 및/또는 갈륨 인듐 비화물 인화물(gallium indium arsenide phosphide)을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 2는 또한, 기판(50) 위에 형성될 수도 있는 회로를 예시한다. 회로는 기판(50)의 상단(top) 표면에서 능동 디바이스(예를 들면, 트랜지스터)를 포함한다. 트랜지스터는 기판(50)의 상단 표면 위에서 게이트 유전체 층(203)을 그리고 게이트 유전체 층(203) 위에서 게이트 전극(205)을 포함할 수도 있다. 소스/드레인 영역(207)은 게이트 유전체 층(203) 및 게이트 전극(205)의 양측(opposite sides) 상의 기판(50)에 배치된다. 게이트 스페이서(208)는 게이트 유전체 층(203)의 측벽을 따라 형성되고 소스/드레인 영역(207)을 적절한 횡방향 거리만큼 게이트 전극(205)으로부터 분리한다. 몇몇 실시형태에서, 트랜지스터는 평면형 전계 효과 트랜지스터(FET), 핀 전계 효과 트랜지스터(fin field effect transistor; finFET), 나노 전계 효과 트랜지스터(nano-field effect transistor; nanoFET), 또는 등등일 수도 있다.
제1 ILD(210)가 소스/드레인 영역(207), 게이트 유전체 층(203), 및 게이트 전극(205)을 둘러싸고 그들을 분리하며, 제2 ILD(212)가 제1 ILD(210) 위에 있다. 소스/드레인 콘택(214)은 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되고 소스/드레인 영역(207)에 전기적으로 커플링되고 게이트 콘택(216)은 제2 ILD(212)를 통해 연장되고 게이트 전극(205)에 전기적으로 커플링된다. 하나 이상의 적층된 유전체 층(224) 및 하나 이상의 유전체 층(224)에 형성되는 전도성 피쳐(222)를 포함하는 인터커넥트 구조물(220)은 제2 ILD(212), 소스/드레인 콘택(214), 및 게이트 콘택(216) 위에 있다. 도 2가 두 개의 적층된 유전체 층(224)을 예시하지만, 인터커넥트 구조물(220)은 그 안에 배치되는 전도성 피쳐(222)를 갖는 임의의 수의 유전체 층(224)을 포함할 수도 있다는 것이 인식되어야 한다. 인터커넥트 구조물(220)은 기능성 회로를 형성하기 위해 게이트 콘택(216) 및 소스/드레인 콘택(214)에 전기적으로 연결될 수도 있다. 몇몇 실시형태에서, 인터커넥트 구조물(220)에 의해 형성되는 기능성 회로는 논리 회로, 메모리 회로, 감지 증폭기, 컨트롤러, 입력/출력 회로, 이미지 센서 회로, 등등, 또는 이들의 조합을 포함할 수도 있다. 비록 도 2가 기판(50) 위에 형성되는 트랜지스터를 논의하지만, 다른 능동 디바이스(예를 들면, 다이오드 또는 등등) 및/또는 수동 디바이스(예를 들면, 커패시터, 저항기, 또는 등등)도 또한 기능성 회로의 일부로서 형성될 수도 있다.
도 3a 및 도 3b에서, 다층 스택(58)이 도 2의 인터커넥트 구조물(220) 위에 형성된다. 기판(50), 트랜지스터, ILD, 및 인터커넥트 구조물(220)은 단순성과 명확성의 목적을 위해 후속하는 도면에서 생략될 수도 있다. 다층 스택(58)이 인터커넥트 구조물(220)의 유전체 층(224)과 접촉하는 것으로서 예시되어 있지만, 임의의 수의 중간 층이 기판(50)과 다층 스택(58) 사이에 배치될 수도 있다. 예를 들면, 절연성 층(예를 들면, 저유전율(low-k) 유전체 층)에서 전도성 피쳐를 포함하는 하나 이상의 추가적인 인터커넥트 층이 기판(50)과 다층 스택(58) 사이에 배치될 수도 있다. 몇몇 실시형태에서, 전도성 피쳐는 기판(50) 및/또는 메모리 어레이(200) 상의 능동 디바이스에 대한 전력, 접지, 및/또는 신호 라인을 제공하도록 패턴화될 수도 있다(도 1a 및 도 1b 참조).
다층 스택(58)은 전도성 층(54A-C)(일괄적으로 전도성 층(54)으로서 지칭됨) 및 유전체 층(52A-D)(일괄적으로 유전체 층(52)으로서 지칭됨)의 교대하는 층을 포함한다. 전도성 층(54)은 전도성 라인(54)(예를 들면, 워드 라인)을 정의하기 위해 후속하는 단계에서 패턴화될 수도 있다. 전도성 층(54)은, 구리, 티타늄, 티타늄 질화물(titanium nitride), 탄탈룸, 탄탈룸 질화물(tantalum nitride), 텅스텐, 루테늄, 알루미늄, 이들의 조합, 또는 등등과 같은 전도성 재료를 포함할 수도 있고, 유전체 층(52)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 이들의 조합, 또는 등등과 같은 절연성 재료를 포함할 수도 있다. 전도성 층(54) 및 유전체 층(52) 각각은, 예를 들면, 화학적 기상 퇴적(chemical vapor deposition; CVD), 원자 층 퇴적(atomic layer deposition ALD), 물리적 기상 퇴적(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 또는 등등을 사용하여 형성될 수도 있다. 비록 도 3a 및 도 3b가 특정한 수의 전도성 층(54) 및 유전체 층(52)을 예시하지만, 다른 실시형태는 상이한 수의 전도성 층(54) 및 유전체 층(52)을 포함할 수도 있다. 더구나, 다층 스택(58)은 임의의 수의 적절한 타입의 재료 층을 포함할 수도 있고, 재료 층의 수 및 순서화는 다층 스택(58)에 형성되기로 예정된 원하는 디바이스에 기초할 수도 있다.
도 4 내지 도 12b는, 몇몇 실시형태에 따른, 메모리 어레이(200)의 계단형 구조물(68)을 제조함에 있어서의 중간 스테이지의 도면이다. 도 4 내지 도 11 및 도 12b는 도 1에서 예시되는 참조 단면 B-B'를 따라 예시된다. 도 12a는 삼차원 뷰에서 예시된다.
도 4에서, 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 상기에서 논의되는 바와 같이, 다층 스택(58)은 전도성 층(54)(54A, 54B 및 54C로 라벨링됨) 및 유전체 층(52)(52A, 52B, 52C, 및 52D로 라벨링됨)의 교대하는 층을 포함할 수도 있다. 포토레지스트(56)는 스핀 온(spin-on) 기술을 사용하는 것에 의해 형성될 수 있다.
도 5에서, 포토레지스트(56)는, 다층 스택(58)의 나머지 부분을 마스킹하는 동안, 영역(60)에서 다층 스택(58)을 노출시키도록 패턴화된다. 예를 들면, 다층 스택(58)의 최상부 층(예를 들면, 유전체 층(52D))이 영역(60)에서 노출될 수도 있다. 포토레지스트(56)는 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수도 있다.
도 6에서, 영역(60)에서의 다층 스택(58)의 노출된 부분은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은, 예컨대 습식(wet) 또는 건식(dry) 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 중성 빔 에칭, 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성(anisotropic)일 수도 있다. 에칭은 영역(60)에서 유전체 층(52D) 및 전도성 층(54C)의 부분을 제거하여 개구(61)를 정의할 수도 있다. 유전체 층(52D) 및 전도성 층(54C)이 상이한 재료 조성을 가지기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수도 있다. 몇몇 실시형태에서, 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고, 유전체 층(52C)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 역할을 한다. 결과적으로, 유전체 층(52D) 및 전도성 층(54C)의 부분은 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 원하는 깊이까지 연장될 수도 있다. 대안적으로, 개구(61)가 원하는 깊이에 도달한 이후 개구(61)의 에칭을 정지하기 위해 타이밍이 조절된 에칭 프로세스(timed etch process)가 사용될 수도 있다. 결과적으로 나타나는 구조물에서, 유전체 층(52C)은 영역(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 영역(60 및 62) 내의 다층 스택(58)의 부분이 노출될 수도 있다. 예를 들면, 유전체 층(52C)의 상단 표면은 영역(60)에서 노출될 수도 있고, 유전체 층(52D)의 상단 표면은 영역(62)에서 노출될 수도 있다.
도 8에서, 영역(60 및 62)에서의 유전체 층(52D), 전도성 층(54C), 유전체 층(52C), 및 전도성 층(54B)의 부분은 포토레지스트(56)를 마스크로서 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 개구(61)를 다층 스택(58) 안으로 추가로 연장할 수도 있다. 유전체 층(52D/52C) 및 전도성 층(54C/54B)이 상이한 재료 조성을 가지기 때문에, 이들 층의 노출된 부분을 제거하기 위해 사용되는 에천트는 상이할 수도 있다. 몇몇 실시형태에서, 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 유전체 층(52C)은 전도성 층(54C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 전도성 층(54B)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 유전체 층(52B)은 전도성 층(54B)을 에칭하는 동안 에칭 정지 층으로서 역할을 한다. 결과적으로, 유전체 층(52D/52C) 및 전도성 층(54B/54C)의 부분은 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 원하는 깊이까지 연장될 수도 있다. 게다가, 에칭 프로세스 동안, 전도성 층(54) 및 유전체 층(52)의 에칭되지 않은 부분은 기저의 층에 대한 마스크로서 역할을 하고, 결과로서 유전체 층(52D) 및 전도성 층(54C)의 이전 패턴(도 7 참조)이 기저의 유전체 층(52C) 및 전도성 층(54B)으로 전사될 수도 있다. 결과적으로 나타나는 구조물에서, 유전체 층(52B)은 영역(60)에서 노출되고 유전체 층(52C)은 영역(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분을 노출시키도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로서, 포토레지스트(56)의 폭이 감소되고, 영역(60, 62, 64)에서의 다층 스택(58)의 부분이 노출될 수도 있다. 예를 들면, 유전체 층(52B)의 상단 표면은 영역(60)에서 노출될 수도 있고; 유전체 층(52C)의 상단 표면은 영역(62)에서 노출될 수도 있고; 유전체 층(52D)의 상단 표면은 영역(64)에서 노출될 수도 있다.
도 10에서, 영역(60, 62, 및 64)에서의 유전체 층(52D, 52C, 및 52B)의 부분은 마스크로서 포토레지스트(56)를 사용하는 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭은 개구(61)를 다층 스택(58) 안으로 추가로 연장할 수도 있다. 몇몇 실시형태에서, 전도성 층(54C)은 유전체 층(52D)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 전도성 층(54B)은 유전체 층(52C)을 에칭하는 동안 에칭 정지 층으로서 역할을 하고; 그리고 전도성 층(54A)은 유전체 층(52B)을 에칭하는 에칭 정지 층으로서 역할을 한다. 결과적으로, 유전체 층(52D, 52C, 및 52B)의 부분은 다층 스택(58)의 나머지 층을 제거하지 않고도 선택적으로 제거될 수도 있고, 개구(61)는 원하는 깊이로 연장될 수도 있다. 게다가, 에칭 프로세스 동안, 전도성 층(54)의 각각은 기저의 층에 대한 마스크로서 역할을 하고, 결과적으로, 전도성 층(54C/54B)의 이전 패턴(도 9 참조)이 기저의 유전체 층(52C/52B)으로 전사될 수도 있다. 결과적으로 나타나는 구조물에서, 전도성 층(54A)은 영역(60)에서 노출되고; 전도성 층(54B)은 영역(62)에서 노출되고; 그리고 전도성 층(54C)은 영역(64)에서 노출된다.
도 11에서, 포토레지스트(56)는, 예컨대, 허용 가능한 애싱(ashing) 또는 습식 스트립(wet strip) 프로세스에 의해 제거될 수도 있다. 따라서, 계단형 구조물(68)이 형성된다. 계단형 구조물(68)은 전도성 층(54) 및 유전체 층(52)의 교대하는 층의 스택을 포함한다. 하부 전도성 층(54)은 더 넓고 상부 전도성 층(54)을 지나 횡방향으로 연장되며, 전도성 층(54)의 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들면, 전도성 라인(54A)은 전도성 라인(54B)보다 더 길 수도 있고; 전도성 라인(54B)은 전도성 라인(54C)보다 더 길 수도 있고; 그리고 전도성 라인(54C)은 전도성 라인(54D)보다 더 길 수도 있다. 결과적으로, 후속하는 프로세싱 단계에서 계단형 콘택 구조물(68) 위에서부터 전도성 층(54)의 각각으로 전도성 콘택이 제조될 수 있다.
도 12a에서, 금속간 유전체(inter-metal dielectric; IMD)(70)가 다층 스택(58) 위에 퇴적된다. IMD(70)는 유전체 재료로 형성될 수도 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다. 유전체 재료는 포스포 실리케이트 유리(phospho-silicate glass; PSG), 보로 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 또는 등등을 포함할 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수도 있다. IMD(70)는 전도성 층(54)의 측벽뿐만 아니라 유전체 층(52)의 측벽을 따라 연장된다. 게다가, IMD(70)는 유전체 층(52)의 각각의 상단 표면과 접촉할 수도 있다.
도 12a에서 추가로 예시되는 바와 같이, 그 다음, 다층 스택(58) 위의 잉여 유전체 재료를 제거하기 위해 IMD(70)에 대해 제거 프로세스가 적용된다. 몇몇 실시형태에서, 화학적 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스가 활용될 수도 있다. 몇몇 실시형태에 따르면, 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 다층 스택(58) 및 IMD(70)의 상단 표면이 수평이 되도록 다층 스택(58)을 노출시킨다. 다른 실시형태에서, 평탄화 프로세스는 다층 스택(58)의 최상부 층(예를 들면, 유전체 층(52D)) 위의 원하는 높이까지 IMD(70)를 평탄화한다.
도 12b는, 몇몇 실시형태에 따른, 계단형 구조물(68)의 사시도이다. 특히, 도 12b는 네 개의 유전체 층(52) 및 다섯 개의 전도성 라인(54)을 포함하는 다층 스택(58)으로부터 형성된 계단형 콘택 구조물(68)을 예시한다. 또한, 도 12b는 몇몇 실시형태에 따른 부호(note)를 예시한다. 계단형 구조물(68)의 실시형태가 특정한 수의 전도성 라인(54) 및 유전체 층(52)을 포함하는 것으로 예시되었지만, 계단형 콘택 구조물(68)은 임의의 다른 적절한 재료 층을 가지도록 형성될 수도 있고 임의의 수의 전도성 라인(54) 및 유전체 층(52)을 구비할 수도 있다는 것이 이해된다.
도 13 내지 도 17b는, 몇몇 실시형태에 따른, 도 3a의 다층 스택(58)을 사용하는 메모리 어레이(200)의 제조에서의 중간 스테이지의 도면이다. 도 13 내지 도 17b에서, 다층 스택(58)이 형성되고 트렌치가 다층 스택(58)에 형성되고, 그에 의해, 전도성 라인(72)을 정의한다. 전도성 라인(72)은 메모리 어레이(200)에서의 워드 라인에 대응할 수도 있고, 전도성 라인(72)은 또한, 메모리 어레이(200)의 결과적으로 나타나는 TFT에 대한 게이트 전극을 제공할 수도 있다. 도 17a는 삼차원 뷰에서 예시된다. 도 13 내지 도 16 및 도 17b는 도 1a에서 예시되는 참조 단면 C-C'를 따라 예시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다층 스택(58) 위에 퇴적된다. 하드 마스크(80)는, 예를 들면, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다. 포토레지스트(82)는, 예를 들면, 스핀 온 기술을 사용하는 것에 의해 형성될 수 있다.
도 14에서, 포토레지스트(82)는 트렌치(86)를 형성하도록 패턴화된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 예를 들면, 포토레지스트(82)는 패턴화를 위해 광에 노광된다. 노광 프로세스 이후, 네거티브 레지스트가 사용되는지 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하기 위해 포토레지스트(82)는 현상될 수도 있고, 그에 의해, 트렌치(86)의 패턴화를 정의할 수도 있다.
도 15에서, 포토레지스트(82)의 패턴은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 허용 가능한 에칭 프로세스를 사용하여 하드 마스크(80)로 전사된다. 에칭은 이방성일 수도 있다. 따라서, 트렌치(86)는 하드 마스크(80)를 통해 연장되면서 형성된다. 포토레지스트(82)는, 예를 들면, 애싱 프로세스에 의해 제거될 수도 있다.
도 16에서, 하드 마스크(80)의 패턴은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 하나 이상의 허용 가능한 에칭 프로세스를 사용하여 다층 스택(58)으로 전사된다. 에칭 프로세스는 이방성일 수도 있다. 따라서, 다층 스택(58)을 통해 연장되는 트렌치(86), 및 전도성 라인(72)(예를 들면, 워드 라인)이 전도성 층(54)으로부터 형성된다. 전도성 층(54)을 통해 트렌치(86)를 에칭하는 것에 의해, 인접한 전도성 라인(72)은 서로로부터 분리될 수 있다.
후속하여, 도 17a 및 도 17b에서, 하드 마스크(80)는, 그 다음, 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합, 또는 등등과 같은 허용 가능한 프로세스에 의해 제거될 수도 있다. 다층 스택(58)의 계단 형상(예를 들면, 도 12a 참조)에 기인하여, 전도성 라인(72)은 기판(50)을 향하는 방향으로 증가하는 다양한 길이를 가질 수도 있다. 예를 들면, 전도성 라인(72A)은 전도성 라인(72B)보다 더 길 수도 있고; 전도성 라인(72B)은 전도성 라인(72C)보다 더 길 수도 있다.
도 18a 내지 도 23c는 트렌치(86)에서 TFT(204)(도 1a 참조)에 대한 채널 영역을 형성하고 패턴화하는 것을 예시한다. 도 18a, 도 19a 및 도 23a는 삼차원 뷰에서 예시된다. 도 18b, 도 19b, 도 20, 도 21, 도 22a, 도 22b, 및 도 23b에서, 단면도는 도 1a의 라인 C-C'를 따라 제공된다. 도 23c는 TFT 구조물의 대응하는 탑다운 뷰를 예시한다.
도 18a 및 도 18b에서, 메모리 막(90)은 트렌치(86)에 등각적으로(conformally) 퇴적된다. 도 18a에서, 메모리 막(90)은 시각적 명확화를 위해 트렌치(86)의 저부에서 그리고 다층 스택(58)의 상단 표면 위에서 생략되었다. 메모리 막(90)은, 메모리 막(90) 양단에 적절한 전압 차이를 인가하는 것에 의해 두 개의 상이한 분극 방향 사이를 스위칭할 수도 있는 재료와 같은, 비트를 저장할 수 있는 재료를 구비할 수도 있다. 예를 들면, 메모리 막(90)의 분극은 전압 차이를 인가하는 것으로부터 유래하는 전기장에 기인하여 변할 수도 있다.
예를 들면, 메모리 막(90)은 하프늄(Hf) 기반의 유전체 재료, 또는 등등과 같은 고유전율(high-k) 유전체 재료일 수도 있다. 몇몇 실시형태에서, 메모리 막(90)은, 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물, 또는 등등과 같은 강유전체 재료를 포함한다. 다른 실시형태에서, 메모리 막(90)은 두 개의 SiOx 층 사이에서 SiNx의 층을 포함하는 다층 구조물(예를 들면, ONO 구조물)일 수도 있다. 여전히 다른 실시형태에서, 메모리 막(90)은 상이한 강유전체 재료 또는 상이한 타입의 메모리 재료를 포함할 수도 있다. 메모리 막(90)은, 트렌치(86)의 측벽 및 저부 표면을 따라 연장되도록, CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다. 메모리 막(90)이 퇴적된 이후, 원하는 결정 상(crystalline phase)을 달성하기 위해, 막 품질을 향상시키기 위해, 그리고, 메모리 막(90)에 대한 막 관련 결함/불순물을 감소시키기 위해, (예를 들면, 약 300 ℃ 내지 약 600 ℃의 온도 범위에서) 어닐링 단계가 수행될 수도 있다. 몇몇 실시형태에서, 어닐링 단계는 또한, BEOL 열 예산(thermal budget)을 충족하기 위해 그리고 고온 어닐링 프로세스로부터 다른 피쳐를 초래할 수도 있는 결함을 감소시키기 위해, 400 ℃ 미만일 수도 있다.
도 19a 및 도 19b에서, OS 층(92)은 메모리 막(90) 위의 트렌치(86)에서 등각적으로 퇴적된다. 도 19a에서, OS 층(92) 및 메모리 막(90)은 시각적 명확화를 위해 트렌치(86)의 저부에서 그리고 다층 스택(58)의 상단 표면 위에서 생략되었다. OS 층(92)은 TFT(예를 들면, TFT(204), 도 1a 참조)에 대한 채널 영역을 제공하기에 적절한 재료를 포함한다. 몇몇 실시형태에서, OS 층(92)은 InxGayZnzMO와 같은 인듐 포함 재료를 포함하는데, 여기서 M은 Ti, Al, Ag, Si, Sn, 또는 등등일 수도 있다. X, Y, 및 Z 각각은 0과 1 사이의 임의의 값일 수도 있다. 다른 실시형태에서, 상이한 반도체 재료가 OS 층(92)에 대해 사용될 수도 있다. OS 층(92)은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다. OS 층(92)은 메모리 막(90) 위의 트렌치(86)의 측벽 및 저부 표면을 따라 연장될 수도 있다. OS 층(92)이 퇴적된 이후, OS 층(92)의 전하 캐리어를 활성화하기 위해, 산소 관련 분위기에서 (예를 들면, 약 300 ℃와 약 450 ℃ 사이의 온도 범위에서) 어닐링 단계가 수행될 수도 있다.
도 20에서, 유전체 재료(98A)는 트렌치(86)의 측벽 및 저부 표면 상에서 그리고 OS 층(92) 위에서 퇴적된다. 유전체 재료(98A)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, 이들은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다.
도 21에서, 트렌치(86) 내의 유전체 재료(98A)의 저부 부분은, 예를 들면, 포토리소그래피 및 에칭의 조합을 사용하여 제거된다. 에칭은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다.
후속하여, 도 21에 의해 또한 예시되는 바와 같이, 유전체 재료(98A)는 트렌치(86) 내의 OS 층(92)의 저부 부분을 관통하여 에칭하기 위한 에칭 마스크로서 사용될 수도 있다. 에칭은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. OS 층(92)을 에칭하는 것은 트렌치(86)의 저부 표면 상에서 메모리 막(90)의 부분을 노출시킬 수도 있다. 따라서, 트렌치(86)의 양 측벽 상의 OS 층(92)의 부분은 서로 분리될 수도 있는데, 이것은 메모리 어레이(200)(도 1a 참조)의 메모리 셀(202) 사이의 분리를 향상시킨다.
도 22에서, 추가적인 유전체 재료(98B)가 트렌치(86)의 나머지 부분을 충전하기 위해 퇴적될 수도 있다. 유전체 재료(98B)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, 이들은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다. 몇몇 실시형태에서, 유전체 재료(98B)는 동일한 재료 조성을 가질 수도 있고 유전체 재료(98A)와 동일한 프로세스를 사용하여 형성될 수도 있다. 대안적으로, 유전체 재료(98B)는 상이한 재료 조성을 가질 수도 있고 및/또는 유전체 재료(98A)와는 상이한 프로세스에 의해 형성될 수도 있다.
후속하는 도면은 예시의 용이함을 위해 도 22의 실시형태(예를 들면, 여기서 유전체 재료(98B) 및 유전체 재료(98A)는 동일한 재료 조성을 가짐)에 기초한 추가적인 프로세싱을 예시한다. 유전체 재료(98B) 및 유전체 재료(98A)는 이후 본원에서 일괄적으로 유전체 재료(98)로서 지칭될 수도 있다. 유전체 재료(98B) 및 유전체 재료(98A)가 상이한 재료 조성을 갖는 실시형태에 유사한 프로세싱이 적용될 수도 있다는 것이 이해되어야 한다.
도 23a 내지 도 23c에서, 그 다음, 다층 스택(58) 위의 잉여 재료를 제거하기 위해, 유전체 재료(98), OS 층(92), 및 메모리 막(90)에 대해 제거 프로세스가 적용된다. 몇몇 실시형태에서, 화학적 기계적 연마(CMP), 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스가 활용될 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후 다층 스택(58)의 상단 표면이 수평이 되도록 다층 스택(58)을 노출시킨다. 도 23c는 도 23a에서 예시되는 구조물의 대응하는 탑다운 뷰를 예시한다.
도 24a 내지 도 27c는 메모리 어레이(200)에서 전도성 라인(106 및 108)(예를 들면, 소스 라인 및 비트 라인)을 제조하는 중간 단계를 예시한다. 전도성 라인(106 및 108)은, 메모리 어레이(200)의 개개의 셀이 판독 및 기록 동작을 위해 선택될 수도 있도록 전도성 라인(54)에 수직인 방향을 따라 연장될 수도 있다. 도 24a 내지 도 27c에서, "a"로 끝나는 도면은 3D 뷰를 예시하고; "b"로 끝나는 도면은 탑다운 뷰를 예시하고, "c"로 끝나는 도면은 도 1a의 라인 C-C'에 평행한 대응하는 단면도를 예시한다.
도 24a, 도 24b, 및 도 24c에서, 트렌치(100)는 OS 층(92) 및 유전체 재료(98)(유전체 재료(98A 및 유전체 재료(98B) 포함함))를 통해 패턴화된다. 도 24c는 도 24b의 라인 C-C'의 단면도를 예시한다. 트렌치(100)를 패턴화하는 것은, 예를 들면, 포토리소그래피 및 에칭의 조합을 통해 수행될 수도 있다. 트렌치(100)는 메모리 막(90)의 대향하는 측벽 사이에 배치될 수도 있고, 트렌치(100)는 메모리 어레이(200)(도 1a 참조)에서의 메모리 셀의 인접한 스택을 물리적으로 분리할 수도 있다.
도 25a, 도 25b, 및 도 25c에서, 유전체 재료(102)가 트렌치(100) 내에 퇴적되어 트렌치(100)를 충전한다. 도 25c는 도 25b의 라인 C-C'의 단면도를 예시한다. 유전체 재료(102)는, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등을 포함할 수도 있는데, 이들은 CVD, PVD, ALD, PECVD, 또는 등등에 의해 퇴적될 수도 있다. 유전체 재료(102)는 OS 층(92) 위의 트렌치(100)의 측벽 및 저부 표면을 따라 연장될 수도 있다. 퇴적 이후, 유전체 재료(102)의 잉여 부분을 제거하기 위해 평탄화 프로세스(예를 들면, CMP, 에칭백, 또는 등등)가 수행될 수도 있다. 결과적으로 나타나는 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 및 유전체 재료(102)의 상단 표면은 (예를 들면, 프로세스 편차 내에서) 실질적으로 수평일 수도 있다. 몇몇 실시형태에서, 유전체 재료(98 및 102)의 재료는, 그들이 서로에 대해 선택적으로 에칭될 수도 있도록 선택될 수도 있다. 예를 들면, 몇몇 실시형태에서, 유전체 재료(98)는 산화물이고 유전체 재료(102)는 질화물이다. 몇몇 실시형태에서, 유전체 재료(98)는 질화물이고 유전체 재료(102)는 산화물이다. 다른 재료도 또한 가능하다.
도 26a, 도 26b, 및 도 26c에서, 트렌치(104)는 전도성 라인(106 및 108)을 위해 패턴화된다. 도 26c는 도 26b의 라인 C-C'의 단면도를 예시한다. 트렌치(104)는, 예를 들면, 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(98)(유전체 재료(98A 및 유전체 재료(98B) 포함함))를 패턴화하는 것에 의해 형성된다.
예를 들면, 포토레지스트(120)는 다층 스택(58), 유전체 재료(98), 유전체 재료(102), OS 층(92), 및 메모리 막(90) 위에 퇴적될 수도 있다. 포토레지스트(120)는, 예를 들면, 스핀 온 기술을 사용하는 것에 의해 형성될 수 있다. 포토레지스트(120)는 개구(122)를 정의하도록 패턴화된다. 개구(122)의 각각은 유전체 재료(102)의 대응하는 영역과 중첩할 수도 있고, 개구(122)의 각각은 또한 유전체 재료(98)의 두 개의 별개의 영역을 부분적으로 노출시킬 수도 있다. 예를 들면, 각각의 개구(122)는 유전체 재료(102)의 영역을 노출시킬 수도 있고; 유전체 재료(98)의 제1 영역을 부분적으로 노출시킬 수도 있고; 그리고 개구(122)에 의해 노출되는 유전체 재료(102)의 영역에 의해 유전체 재료(98)의 제1 영역으로부터 분리되는 유전체 재료(98)의 제2 영역을 부분적으로 노출시킬 수도 있다. 이러한 방식으로, 개구(122)의 각각은 유전체 재료(102)에 의해 분리되는 전도성 라인(106) 및 인접한 전도성 라인(108)의 패턴을 정의할 수도 있다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 예를 들면, 포토레지스트(120)는 패턴화를 위해 광에 노광된다. 노광 프로세스 이후, 네거티브 레지스트가 사용되는지 또는 포지티브 레지스트가 사용되는지의 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하기 위해 포토레지스트(120)는 현상될 수도 있고, 그에 의해, 개구(122)의 패턴화를 정의할 수도 있다.
후속하여, 개구(122)에 의해 노출되는 유전체 재료(98)의 부분은, 예를 들면, 에칭에 의해 제거될 수도 있다. 에칭은, 예컨대 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 등등, 또는 이들의 조합에 의한 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성일 수도 있다. 에칭 프로세스는, 유전체 재료(102)를 유의미하게 에칭하지 않으면서, 유전체 재료(98)를 에칭하는 에천트를 사용할 수도 있다. 결과적으로, 비록 개구(122)가 유전체 재료(102)를 노출시키더라도, 유전체 재료(102)는 유의미하게 제거되지 않을 수도 있다. 트렌치(104)의 패턴은 전도성 라인(106 및 108)에 대응할 수도 있다(도 27a, 도 27b, 및 도 27c 참조). 예를 들면, 유전체 재료(98)의 일부는 트렌치(104)의 각각의 쌍 사이에서 남아 있을 수도 있고, 유전체 재료(102)는 트렌치(104)의 인접한 쌍 사이에 배치될 수도 있다. 트렌치(104)가 패턴화된 이후, 포토레지스트(120)는, 예를 들면, 애싱에 의해 제거될 수도 있다.
도 27a, 도 27b, 및 도 27c에서, 트렌치(104)는 전도성 라인(106 및 108)을 형성하기 위해 전도성 재료로 충전된다. 도 27c는 도 27b의 라인 C-C'의 단면도를 예시한다. 전도성 라인(106 및 108) 각각은, 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합, 또는 등등과 같은 전도성 재료를 포함할 수도 있는데, 이들 각각은, 예를 들면, CVD, ALD, PVD, PECVD, 또는 등등을 사용하여 형성될 수도 있다. 전도성 라인(106 및 108)이 퇴적된 이후, 전도성 재료의 잉여 부분을 제거하기 위해 평탄화(예를 들면, CMP, 에칭백, 또는 등등)가 수행될 수도 있고, 그에 의해, 전도성 라인(106 및 108)을 형성할 수도 있다. 결과적으로 나타나는 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 전도성 라인(106), 및 전도성 라인(108)의 상단 표면은 (예를 들면, 프로세스 편차 내에서) 실질적으로 수평일 수도 있다. 전도성 라인(106)은 메모리 어레이에서의 비트 라인에 대응할 수도 있고 전도성 라인(108)은 메모리 어레이(200)에서의 소스 라인에 대응할 수도 있다. 비록 도 27c가 전도성 라인(106)만을 도시하는 단면도를 예시하지만, 전도성 라인(108)의 단면도는 유사할 수도 있다.
따라서, 적층된 TFT(204)는 메모리 어레이(200)에 형성될 수도 있다. 각각의 TFT(204)는 게이트 전극(예를 들면, 대응하는 전도성 라인(54)의 일부), 게이트 유전체(예를 들면, 대응하는 메모리 막(90)의 일부), 채널 영역(예를 들면, 대응하는 OS 층(92)의 일부), 및 소스 및 드레인 전극(예를 들면, 대응하는 전도성 라인(106 및 108)의 일부)를 포함한다. 유전체 재료(102)는 동일한 열에서 그리고 동일한 수직 레벨에서 인접한 TFT(204)를 분리시킨다. TFT(204)는 수직으로 적층된 행 및 열의 어레이에 배치될 수도 있다.
도 28a 및 도 28b에서, 계단형 비아(110)는 전도성 라인(54)(예를 들면, 워드 라인 WL)으로 제조되고, 소스/비트 라인 콘택(112 및 114)은 전도성 라인(106 및 108)(예를 들면, 소스 라인(SL) 및 비트 라인(BL))으로 제조된다. 도 28a는, 몇몇 실시형태에 따른, 메모리 어레이(200) 및 메모리 어레이(200)에 인접한 두 개의 계단형 콘택 구조물(68)의 사시도를 예시한다. 몇몇 실시형태에서, 계단형 콘택 구조물(68)은 메모리 어레이(200)의 트랜지스터 스택 영역(1201)의 양측 상에 형성된다. 도 28b는 도 28a의 계단형 콘택 구조물(68)의 탑다운 뷰를 예시한다.
예시된 실시형태에서, 다층 스택(58)은 일곱 개의 유전체 층(52)에 의해 분리되는 여섯 개의 전도성 라인(54)을 포함하는데, 이들은 상기에서 설명되는 단계를 반복하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 다층 스택(58)의 계단 형상은, 계단형 비아(110)가 착지할 표면을 전도성 라인(54)의 각각 상에서 제공할 수도 있다.
도 28a의 사시도에 의해 또한 예시되는 바와 같이, 소스/비트 라인 콘택(112 및 114)은 또한, 각각, 전도성 라인(106) 및 전도성 라인(108)으로 제조될 수도 있다. 소스/비트 라인 콘택(112 및 114)은 계단형 비아(110)를 형성하기에 적절한 재료 및 기술 중 임의의 것을 사용하여 형성될 수도 있다.
예시된 실시형태에서, IMD(70)는 도 28a에서의 계단형 비아(110)와 비교하여 리세싱된 것으로 도시되지만; 그러나, 계단형 비아(110) 및 IMD(70)의 레벨은 동일 평면 상에 있을 수도 있다. 다른 실시형태에서, IMD(70)는 메모리 어레이(200)와 동일 평면 상에 형성될 수도 있고, 옵션 사항의(optional) 유전체 층(120)(도 29 참조)이 IMD(70) 및 메모리 어레이(200) 위에 형성될 수도 있다. 그러한 실시형태에서, 계단형 비아(110)에 대한 개구는 옵션 사항의 유전체 층 및 IMD(70)를 통해 형성되고, 소스/비트 라인 콘택(112 및 114)에 대한 개구는 옵션 사항의 유전체 층을 통해 형성된다.
몇몇 실시형태에 따르면, 계단형 비아(110)의 높이가 최상부 전도성 라인(54)으로부터 최저부(bottommost) 전도성 라인(54)으로 증가함에 따라 계단형 비아(110)의 사이즈는 증가한다. 예를 들면, 계단형 비아(110)의 최상단 표면에서의 계단형 비아(110)의 직경은, 트랜지스터 스택 영역(120)으로부터의 거리가 증가함에 따라 증가할 수도 있다. 그러한 만큼, 트랜지스터 스택 영역(1201)에 가장 가까운 계단형 비아(110)의 직경은 트랜지스터 스택 영역(1201)으로부터 가장 먼 계단형 비아(110)의 직경보다 더 작다. 도 28a 및 도 28b에서, 트랜지스터 스택 영역(1201)에 가장 가까운 계단형 비아(110)는 제1 높이(H1)를 가질 수도 있고, 트랜지스터 스택 영역(1201)으로부터 가장 먼 계단형 비아(110)는 제n 높이(H(n))를 가질 수도 있다. 제n 높이(H(n))는 제1 높이(H1)보다 더 높다. 더구나, 트랜지스터 스택 영역(1201)에 가장 가까운 계단형 비아(110)는 제1 직경(W(0))을 가질 수도 있고, 트랜지스터 스택 영역(1201)로부터 가장 먼 계단형 비아(110)는 제n 직경(W(n))을 가질 수도 있다. 제n 직경(W(n))은 제1 직경(W(0))보다 더 크다.
더구나, 소스/비트 라인 콘택(112 및 114)은 계단형 비아(110)를 위해 사용되는 임의의 적절한 사이즈(예를 들면, 높이 및 직경)로 형성될 수도 있다. 소스/비트 라인 콘택(112 및 114)이 동일한 사이즈(예를 들면, 제1 높이(H1) 및 제1 폭(W(0)))인 것으로 예시되지만, 소스/비트 라인 콘택(112 및 114)의 사이즈는 또한 상이할 수도 있다. 도 28b는 계단형 콘택 구조물(68)의 계단형 비아(110)를 통과하는 절단 라인 E-E'를 추가로 예시한다.
도 29 내지 도 31은, 몇몇 실시형태에 따른, 계단형 비아(110)의 형성에서의 중간 단계를 예시한다. 도 29 내지 도 31은 도 28b의 라인 E-E'를 따르는 계단형 콘택 구조물(68)의 단면도를 예시한다.
특히, 도 29는 몇몇 실시형태에 따른 계단형 비아(110)의 원하는 위치에서 IMD(70)를 통과하는 개구(2901)를 형성하는 것을 예시한다. 몇몇 실시형태에서, 계단형 구조물(68)의 형상은 계단형 비아(110)가 착지할 표면을 전도성 라인(54)의 각각 상에서 제공할 수도 있다. 계단형 비아(110)를 형성하는 것은, 예를 들면, 포토리소그래피 및 에칭의 조합을 사용하여 전도성 라인(54)의 일부를 노출시키기 위해 IMD(70) 및 유전체 층(52)에서 개구를 패턴화하는 것을 포함할 수도 있다. 몇몇 실시형태에서, 개구(2901)는 실질적으로 수직인 측벽을 가지도록 패턴화될 수도 있다. 그러한 실시형태에서, 개구(2901)의 폭은 개구의 상단으로부터 개구의 저부까지 일관될 수도 있다. 다른 실시형태에서, 개구(2901)는 기울어진 측벽을 가지도록 패턴화될 수도 있다. 그러한 실시형태에서, 개구(2901)의 폭은 개구의 저부에서의 폭보다 개구의 상단에서 더 클 수도 있다.
일단 개구(2901)가 형성되면, 전도성 라인(54)의 연장부(Ext1 내지 Ext(n))가 노출된다. 연장부(Ext1 내지 Ext(n))는, 유전체 층(52) 중 위에 놓이는 것 및/또는 전도성 라인(54) 중 위에 놓이는 것을 넘어서 연장되는 전도성 라인(54) 중 각각의 전도성 라인(54)의 부분을 지칭할 수도 있다. 몇몇 실시형태에서, 연장부(Ext1 내지 Ext(n))는 동일한 길이를 갖는다. 다른 실시형태에서, 연장부(Ext1 내지 Ext(n))는 상이한 길이를 가질 수도 있다. 도 29는 또한, 예시된 실시형태에서 연장부(Ext1 내지 Ext(n))의 중심과 정렬될 수도 있는 개구(2901)의 중심 라인(CL1 내지 CL(n))을 예시한다. 몇몇 실시형태에 따르면, 개구(2901)는 상이한 폭(예를 들면, W(0) 내지 W(n) 및 H1 내지 H(n))을 가질 수도 있고, 개구(2901)의 각각은 전도성 라인(54)의 관련된 연장부(예를 들면, Ext1 내지 Ext(n)) 위에서 중심을 둔다.
이제 도 30으로 돌아가면, 이 도면은 몇몇 실시형태에 따른 개구(2901)의 에칭 로딩 효과를 예시한다. 몇몇 실시형태에 따르면, 제1 개구는 트랜지스터 스택 영역(1201)으로부터 제1 거리(D1)에 위치할 수도 있고, 나머지 개구는 제1 개구로부터 제2 거리(D2)까지의 라인을 따르는 위치에 형성될 수도 있다. 몇몇 실시형태에서, 개구(2901)는 규칙적인 피치(P1)에서 라인을 따르는 위치에 형성된다. 다른 실시형태에서, 개구(2901)는 제1 거리(D1)와 제2 거리(D2) 사이의 라인을 따르는 임의의 적절한 위치에 형성될 수도 있다.
특히, 도 30은, 몇몇 실시형태에 따른, 개구(2901)를 패턴화하기 위해 사용되는 에칭 프로세스의 결과로서 개구(2901)의 원하는 폭과 원하는 깊이 사이의 상관 관계를 예시한다. 예를 들면, 제2 거리(D2)가 증가함에 따라, 개구(2901)의 폭(예를 들면, W(0) 내지 W(n))은 증가하고, 개구(2901)의 에칭 깊이(예를 들면, H1 내지 H(n))도 또한 증가하는데, 여기서 n은 양의 정수이다. 몇몇 실시형태에 따르면, 개구(2901)의 폭(예를 들면, W(0) 내지 W(n))은 약 10 nm와 약 500 nm 사이에 있을 수도 있다. 몇몇 실시형태에서, 개구(2901)의 높이(예를 들면, H1 내지 H(n))는 약 50 nm와 약 5,000 nm 사이에 있을 수도 있다. 그러나, 임의의 적절한 폭 및 높이가 개구(2901)에 대해 사용될 수도 있다. 에칭 로딩 효과의 결과로서, 개구(2901)의 각각이 연장되는 깊이차로 인하여 단일의 패턴화 단계를 사용하여 상이한 폭의 개구(2901)가 패턴화될 수 있다.
도 31로 계속하면, 이 도면은, 몇몇 실시형태에 따른, 개구(2901)에서 계단형 비아(110)를 형성하는 것을 예시한다. 계단형 비아(110)를 형성하는 것은, 라이너(도시되지 않음), 예컨대 확산 배리어 층, 접착제 층, 또는 등등을 형성하는 것을 포함할 수도 있고, 개구 내에 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. IMD(120)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 나머지 라이너 및 전도성 재료는 개구(2901)에서 계단형 비아(110)를 형성한다. 몇몇 실시형태에서, IMD(120)는 생략될 수도 있고 평탄화 프로세스는 계단형 비아(110) 및 IMD(70)의 상단 표면을 수평이 되게 한다.
더구나, 도 31은, 몇몇 실시형태에 따른, 계단형 비아(110)의 중심 라인(CL1 내지 CL(n))이 전도성 라인(54)의 연장부 위에 중심을 둘 수도 있다는 것을 예시한다. 여전히 또한, 몇몇 실시형태에 따르면, 제1 계단형 비아(110)는 트랜지스터 스택 영역(1201)으로부터 제1 거리(D1)에 위치된다. 몇몇 실시형태에 따르면, 계단형 비아(110)의 폭(예를 들면, W(0) 내지 W(n))은 제1 계단형 비아(110)로부터 제2 거리(D2)가 증가함에 따라 증가할 수도 있다. 임의의 적절한 거리가 제1 거리(D1) 및 제2 거리(D2)에 대해 사용될 수도 있다. 예시된 실시형태에서, 계단형 비아(110)는 IMD(120)와 함께 평탄화된다. 그러한 만큼, 몇몇 실시형태에 따라, 계단형 비아(110)의 상단은 IMD(120)의 동일 평면 표면에서 노출된다.
도 32a, 도 32b, 도 32c, 및 도 32d에서, 소스/비트 라인 콘택(112 및 114) 및 계단형 비아(110) 각각에 대한 공통 비트 라인(116A), 공통 소스 라인(116B), 및 공통 워드 라인(116C)의 형성을 예시한다. 도 32a는, 메모리 어레이를 기저의/위에 놓이는 회로부(circuitry)(예를 들면, 제어 회로부) 및/또는 반도체 다이에 대한 신호, 전력 및 접지 라인에 연결하는, 공통 비트 라인(116A), 공통 소스 라인(116B), 및 공통 워드 라인(116C)에 전기적으로 각각 연결될 수도 있는 계단형 비아(110) 및 소스/비트 라인 콘택(112 및 114)을 예시한다. 예를 들면, 공통 비트 라인(116A), 공통 소스 라인(116B), 및 공통 워드 라인(116C)은 하나 이상의 유전체 층(3201)(도 28c 및 도 28d에서 도시됨)을 통해 라우팅될 수도 있고, 공통 워드 라인(116C)을 도 28c에 의해 예시되는 바와 같이 기판(50) 상의 능동 디바이스 및 인터커넥트 구조물(220)의 기저의 회로부에 전기적으로 연결하기 위해 IMD(70)를 통해 연장되는 전도성 비아(118)에 연결될 수도 있다. 공통 비트 라인(116A) 및 공통 소스 라인(116B)을 인터커넥트 구조물(220)의 기저의 회로부에 전기적으로 연결하기 위해, 다른 전도성 비아(118)가 IMD(70)를 통해 형성될 수도 있다. 대안적인 실시형태에서, 메모리 어레이로의 그리고 메모리 어레이로부터의 라우팅 및/또는 전력 라인은, 인터커넥트 구조물(220)에 추가하여 또는 그 대신에 메모리 어레이(200) 위에 형성되는 인터커넥트 구조물에 의해 제공될 수도 있다. 따라서, 메모리 어레이(200)가 완성될 수도 있다.
도 2 내지 도 32c의 실시형태가 전도성 라인(106 및 108)에 대한 특정한 패턴을 예시하지만, 다른 구성도 또한 가능하다. 예를 들면, 이들 실시형태에서, 전도성 라인(106 및 108)은 엇갈려 배치된 패턴(staggered pattern)을 갖는다. 몇몇 실시형태에서, 어레이의 동일한 행에 있는 전도성 라인(106 및 108)은 모두 서로 정렬된다.
도 33은 탑다운 뷰를 예시하고, 도 34는 도 33의 라인 C-C'을 따르는 단면도를 예시한다. 도 35는 도 33의 라인 D-D'을 따르는 단면도를 예시한다. 도 33, 도 34, 및 도 35에서, 유사한 참조 번호는 도 2 내지 도 32c의 엘리먼트와 유사한 프로세스에 의해 형성되는 유사한 엘리먼트를 나타낸다.
이제 도 36을 참조하면, 이 도면은 다른 실시형태에 따른 계단형 콘택 구조물(68)을 예시한다. 도 36은, 계단형 비아(110)의 각각이 연장부를 따라 중심을 두는 대신 전도성 라인(54)의 연장부(Ext1 내지 Ext(n))를 따라 제3 거리(D3)만큼 이격된다는 점을 제외하면 도 31과 유사하다. 그러한 만큼, 계단형 비아 대 워드 라인 거리(예를 들면, 제3 거리(D3))는 도 36의 예시된 실시형태에서 계단형 비아(110)의 각각에 대해 동일하다. 균일한 계단형 비아 대 워드 라인 거리를 갖는 것은, 계단형 콘택 구조물(68)의 제조를 위한 그리고 메모리 어레이 디바이스(200)의 동작을 위한 신뢰 가능한 콘택 연결을 제공한다. 일단 예시된 실시형태에 따라 계단형 콘택 구조물(68)이 형성되면, 메모리 어레이 디바이스(200)는 도 32a 내지 도 35와 관련하여 논의되는 바와 같이 추가로 프로세싱될 수도 있다.
도 37로 계속하면, 이 도면은 여전히 다른 실시형태에 따른 계단형 콘택 구조물(68)을 예시한다. 도 37은, 계단형 비아(110)의 폭(예를 들면, W(0) 내지 W(n))이 제1 폭(W(0))에 비례한다는 점을 제외하면 도 31과 유사한데, 여기서 n은 양의 정수이고 여기서 W(n))은 약 10 nm와 약 500 nm 사이에 있다. 예를 들면, 계단형 비아 비율(W(n)/W(0))은 약 1:1과 약 50:1 사이에 있을 수도 있다. 그러나, 임의의 적절한 비율이 활용될 수도 있다. 몇몇 실시형태에서, 제n 폭(W(n))은 제2 거리(D2)가 제1 계단형 비아(110)로부터 증가함에 따라 증가한다. 몇몇 실시형태에 따르면, 제n 폭(W(n)) = [W(0) + W(0)/n]인데, 여기서 n은 양의 정수이고, W(n)는 약 10 nm와 500 nm 사이의 폭이다. 그러나, 임의의 적절한 폭이 활용될 수도 있다. 그러한 실시형태에서, 개구(2901)(도 30에서 도시됨)는 원하는 폭을 가지고 그리고 계단형 비아(110)의 원하는 위치에 형성된다. 일단 예시된 실시형태에 따라 계단형 콘택 구조물(68)이 형성되면, 메모리 어레이 디바이스(200)는 도 32a 내지 도 35와 관련하여 논의되는 바와 같이 추가로 프로세싱될 수도 있다.
다양한 실시형태는 복수의 수직으로 적층된 메모리 셀을 갖는 3D 적층식 메모리 어레이를 제공한다. 메모리 셀 각각은 메모리 막, 게이트 유전체 재료 및 산화물 반도체 채널 영역을 갖는 TFT를 포함한다. TFT는 소스/드레인 전극을 포함하는데, 이들은 또한 메모리 어레이에서 소스 라인 및 비트 라인이다. 유전체 재료는 소스/드레인 전극 중 인접한 전극 사이에 배치되고 그들을 분리된다.
몇몇 실시형태에서, 콘택 계단형 구조물은 유전체 층에 의해 분리되는 전도성 층의 스택으로부터 형성된다. 콘택 계단형 구조물은 적층된 메모리 어레이에 대한 워드 라인 콘택을 제공한다. 상부 전도성 층은 적층된 메모리 어레이의 상부 메모리 셀에 대한 워드 라인 콘택을 제공하고, 하부 전도성 층은 적층된 메모리 어레이의 하부 메모리 셀에 대한 워드 라인 콘택을 제공한다. 그러한 만큼, 하부 전도성 층의 단차 높이는 상부 전도성 층의 단차 높이보다 더 크다. 상부 층 및 하부 층 사이의 단차 높이의 큰 차이로 인한 개구 및 상부 층 워드 라인 단락의 과에칭을 방지하기 위해, 에칭 로딩 효과(예를 들면, 더 깊은 에칭 깊이를 위해 더 넓은 계단형 비아 임계 치수가 사용되고 얕은 에칭 깊이를 위해 좁은 계단형 비아 임계 치수가 사용됨)가 사용된다. 신뢰 가능한 워드 라인 콘택 연결성을 갖는 3D 적층식 메모리 어레이 디바이스를 생산하기 위해, 재료 절약(예를 들면, 마스크 재료), 제조의 더 낮은 비용, 및 용이한 프로세스 플로우가 달성될 수도 있다.
한 실시형태에 따르면, 메모리 어레이 디바이스는: 반도체 기판 위의 트랜지스터의 스택 - 트랜지스터의 스택은 제2 박막 트랜지스터 위의 제1 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는: 제1 워드 라인을 따르는 제1 메모리 막; 및 제1 소스 라인 및 제1 비트 라인을 따르는 제1 채널 영역 - 제1 메모리 막은 제1 채널 영역과 제1 워드 라인 사이에 배치됨 - 을 포함하고; 제2 박막 트랜지스터는: 제2 워드 라인을 따르는 제2 메모리 막; 및 제1 소스 라인 및 제1 비트 라인을 따르는 제2 채널 영역 - 제2 메모리 막은 제2 채널 영역과 제2 워드 라인 사이에 배치됨 - 을 포함함 - ; 제1 워드 라인에 전기적으로 연결되는 제1 계단형 비아 - 제1 계단형 비아는 제1 폭을 포함함 - ; 및 제2 워드 라인에 전기적으로 연결되는 제2 계단형 비아 - 제2 계단형 비아는 제2 폭을 포함하고, 제2 폭은 제1 폭보다 더 큼 - 를 포함한다. 한 실시형태에서, 제1 계단형 비아는 트랜지스터 스택으로부터 제1 거리에 위치하고, 제2 계단형 비아는 트랜지스터 스택으로부터 제2 거리에 위치하며, 제2 거리는 제1 거리보다 더 크다. 한 실시형태에서, 제1 계단형 비아는 제1 워드 라인의 제1 연장부 상에 중심을 두고, 제2 계단형 비아는 제2 워드 라인의 제2 연장부 상에 중심을 두고, 제1 워드 라인의 제1 연장부는 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 제1 워드 라인의 부분이고, 그리고 제2 워드 라인의 제2 연장부는 제1 워드 라인을 넘어 연장되는 제2 워드 라인의 부분이다. 한 실시형태에서, 제1 계단형 비아는 제1 워드 라인의 제1 연장부를 따라 제3 거리에 위치하고, 제2 계단형 비아는 제2 워드 라인의 제2 연장부를 따라 제3 거리에 위치하며, 제1 워드 라인의 제1 연장부는 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 제1 워드 라인의 부분이고, 그리고 제2 워드 라인의 제2 연장부는 제1 워드 라인을 넘어 연장되는 제2 워드 라인의 부분이다. 한 실시형태에서, 제1 폭은 10 nm 내지 500 nm의 범위 내에 있다. 한 실시형태에서, 제2 폭 대 제1 폭의 비율은 1:1 내지 50:1의 범위 내에 있다. 한 실시형태에서, 제1 계단형 비아 및 제2 계단형 비아는 복수의 계단형 비아에 포함되며, 복수의 계단형 비아 중 제n 계단형 비아의 폭은 제n 폭(W(n))과 동일한데, 제n 폭(W(n)) = [W(0) + W(0)/n]이고, W(0)는 제1 폭이고, n은 양의 정수이다.
다른 실시형태에 따르면, 디바이스는: 반도체 기판; 워드 라인 스택; 워드 라인 스택의 제1 워드 라인에 연결되는 제1 계단형 비아 - 제1 계단형 비아는 제1 폭 및 제1 높이를 포함함 - ; 워드 라인 스택의 제2 워드 라인에 연결되는 제2 계단형 비아 - 제1 워드 라인은 제2 워드 라인 위에 위치하고, 제2 계단형 비아는 제2 폭 및 제2 높이를 포함하고, 제2 폭은 제1 폭보다 더 크고 그리고 제2 높이는 제1 높이보다 더 큼 - ; 및 메모리 셀 스택을 포함하며, 상기 메모리 셀 스택은: 제1 박막 트랜지스터 - 제1 워드 라인의 일부는 제1 박막 트랜지스터의 게이트 전극을 제공함 - ; 및 제2 박막 트랜지스터 - 제1 박막 트랜지스터는 제2 박막 트랜지스터 위에 배치되고, 제2 워드 라인의 일부는 제2 박막 트랜지스터의 게이트 전극을 제공함 - 를 포함한다. 한 실시형태에서, 제1 계단형 비아는 메모리 셀 스택으로부터 제1 거리에 위치하고, 제2 계단형 비아는 메모리 셀 스택으로부터 제2 거리에 위치하며, 제2 거리는 제1 거리보다 더 크다. 한 실시형태에서, 제1 폭은 약 10 nm와 약 500 nm 사이에 있다. 한 실시형태에서, 제2 폭 대 제1 폭의 비율은 약 1:1과 약 50:1 사이에 있다. 한 실시형태에서, 제1 계단형 비아는 제1 워드 라인의 제1 연장부 위에 중심을 두고, 제2 계단형 비아는 제2 워드 라인의 제2 연장부 위에 중심을 두며, 제1 워드 라인의 제1 연장부는 워드 라인 스택의 제3 워드 라인을 넘어 연장되는 제1 워드 라인의 부분이고, 제3 워드 라인은 제1 워드 라인 위에 배치되고, 그리고 제2 워드 라인의 제2 연장부는 제1 워드 라인을 넘어 연장되는 제2 워드 라인의 부분이다. 한 실시형태에서, 제1 계단형 비아는 제1 워드 라인의 제1 연장부를 따라 제3 거리에 위치하고 제2 계단형 비아는 제2 워드 라인의 제2 연장부를 따라 제3 거리에 위치하며, 제1 워드 라인의 제1 연장부는 워드 라인 스택의 제3 워드 라인을 넘어 연장되는 제1 워드 라인의 부분이고, 제3 워드 라인은 제1 워드 라인 위에 배치되고, 그리고 제2 워드 라인의 제2 연장부는 제1 워드 라인을 넘어 연장되는 제2 워드 라인의 부분이다. 한 실시형태에서, 총 n 개의 계단형 비아가 워드 라인 스택에 연결되며, 제n 계단형 비아의 폭은 제n 폭(W(n))과 동일하고, 제n 폭(W(n)) = [W(0)) + W(0)/n]이고, W(0)는 제1 폭이고, 그리고 n은 1과 50 사이의 양의 정수이다.
또 다른 실시형태에서, 방법은 다음의 것을 포함한다: 전도성 층의 다층 스택의 제1 영역에 메모리 셀의 스택 - 제1 전도성 층의 일부는 메모리 셀의 스택에서의 제1 메모리 셀의 게이트 전극이고, 제2 전도성 층의 일부는 메모리 셀의 스택에서의 제2 메모리 셀의 게이트 전극임 - 을 형성하는 것; 전도성 층의 다층 스택의 제2 영역에 전도성 계단형 구조물을 형성하는 것; 전도성 계단형 구조물 위에 유전체 층을 형성하는 것; 유전체 층을 통해 제1 개구 - 제1 개구는 제1 폭을 포함하고 제1 영역으로부터 제1 거리에 위치됨 - 를 형성하는 것에 의해 제1 전도성 층을 노출시키는 것; 유전체 층을 통해 제2 개구 - 제2 개구는 제2 폭을 포함하고 제1 영역으로부터 제2 거리에 위치하고, 제2 폭은 제1 폭보다 더 크고 제2 거리는 제1 거리보다 더 큼 - 를 형성하는 것에 의해 제2 전도성 층을 노출시키는 것; 제1 개구에 제1 전도성 비아를 형성하는 것; 및 제2 개구에 제2 전도성 비아를 형성하는 것. 한 실시형태에서, 제1 폭은 약 10 nm와 약 500 nm 사이의 폭이다. 한 실시형태에서, 제2 폭 대 제1 폭의 비율은 약 1:1과 약 50:1 사이에 있다. 한 실시형태에서, 전도성 층의 다층 스택은 총 n 개의 전도성 층을 포함하며, 방법은 유전체 층을 통해 제n 개구를 형성하는 것에 의해 제n 전도성 층을 노출시키는 것을 더 포함하고, 제n 개구의 폭은, 제1 폭 및 n에 의해 나누어지는 제1 폭의 몫의 합과 동일하고, n은 1과 50 사이의 양의 정수이다. 한 실시형태에서, 제1 개구는 제1 전도성 층의 제1 연장부 위에 중심을 두고, 제2 개구는 제2 전도성 층의 제2 연장부 위에 중심을 두며, 제1 전도성 층의 제1 연장부는, 제1 전도성 층 위의 제3 전도성 층을 넘어 연장되는 제1 전도성 층의 부분이고, 제2 전도성 층의 제2 연장부는 제1 전도성 층을 넘어 연장되는 제2 전도성 층의 부분이다. 한 실시형태에서, 제1 개구는 제1 전도성 층의 제1 연장부를 따라 제3 거리에 위치하고, 제2 개구는 제2 전도성 층의 제2 연장부를 따라 제3 거리에 위치하며, 제1 전도성 층의 제1 연장부는, 제1 전도성 층 위의 제3 전도성 층을 넘어 연장되는 제1 전도성 층의 부분이고, 제2 전도성 층의 제2 연장부는 제1 전도성 층을 넘어 연장되는 제2 전도성 층의 부분이다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[부기]
1. 메모리 어레이 디바이스로서,
반도체 기판 위의 트랜지스터의 스택 - 상기 트랜지스터의 스택은 제2 박막 트랜지스터 위의 제1 박막 트랜지스터를 포함하고,
상기 제1 박막 트랜지스터는:
제1 워드 라인을 따르는 제1 메모리 막(memory film); 및
제1 소스 라인 및 제1 비트 라인을 따르는 제1 채널 영역을 포함하고, 상기 제1 메모리 막은 상기 제1 채널 영역과 상기 제1 워드 라인 사이에 배치되며;
상기 제2 박막 트랜지스터는:
제2 워드 라인을 따르는 제2 메모리 막; 및
상기 제1 소스 라인 및 제1 비트 라인을 따르는 제2 채널 영역을 포함하고, 상기 제2 메모리 막은 상기 제2 채널 영역과 상기 제2 워드 라인 사이에 배치됨 -;
상기 제1 워드 라인에 전기적으로 연결되고 제1 폭을 포함하는 제1 계단형 비아(staircase via); 및
상기 제2 워드 라인에 전기적으로 연결되고, 상기 제1 폭보다 더 큰 제2 폭을 포함하는 제2 계단형 비아
를 포함하는, 메모리 어레이 디바이스.
2. 제1항에 있어서,
상기 제1 계단형 비아는 상기 트랜지스터의 스택으로부터 제1 거리에 위치하고, 상기 제2 계단형 비아는 상기 트랜지스터의 스택으로부터 제2 거리에 위치하며, 상기 제2 거리는 상기 제1 거리보다 더 큰, 메모리 어레이 디바이스.
3. 제2항에 있어서,
상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부 상에 중심을 두고, 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부 상에 중심을 두며, 상기 제1 워드 라인의 제1 연장부는 상기 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 메모리 어레이 디바이스.
4. 제2항에 있어서,
상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부를 따라 제3 거리에 위치하고, 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부를 따라 상기 제3 거리에 위치하며, 상기 제1 워드 라인의 제1 연장부는 상기 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 메모리 어레이 디바이스.
5. 제2항에 있어서,
상기 제1 폭은 10 nm 내지 500 nm의 범위인, 메모리 어레이 디바이스.
6. 제5항에 있어서,
상기 제2 폭 대 상기 제1 폭의 비율은 1:1 내지 50:1의 범위인, 메모리 어레이 디바이스.
7. 제5항에 있어서,
상기 제1 계단형 비아 및 상기 제2 계단형 비아는 복수의 계단형 비아에 포함되며, 상기 복수의 계단형 비아 중 제n 계단형 비아의 폭은 제n 폭(W(n))과 동일하고, 상기 제n 폭(W(n)) = [W(0) + W(0)/n]이고, W(0)는 상기 제1 폭이고, n은 양의 정수인, 메모리 어레이 디바이스.
8. 디바이스로서,
반도체 기판;
워드 라인 스택;
상기 워드 라인 스택의 제1 워드 라인에 연결되고 제1 폭 및 제1 높이를 포함하는 제1 계단형 비아;
상기 워드 라인 스택의 제2 워드 라인에 연결되는 제2 계단형 비아 - 상기 제1 워드 라인은 상기 제2 워드 라인 위에 위치하고, 상기 제2 계단형 비아는 제2 폭 및 제2 높이를 포함하며, 상기 제2 폭은 상기 제1 폭보다 더 크고 상기 제2 높이는 상기 제1 높이보다 더 큼 - ; 및
메모리 셀 스택
을 포함하며,
상기 메모리 셀 스택은:
제1 박막 트랜지스터 - 상기 제1 워드 라인의 일부가 상기 제1 박막 트랜지스터의 게이트 전극을 제공함 - ; 및
제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터 위에 배치되고, 상기 제2 워드 라인의 일부가 상기 제2 박막 트랜지스터의 게이트 전극을 제공하는, 디바이스.
9. 제8항에 있어서,
상기 제1 계단형 비아는 상기 메모리 셀 스택으로부터 제1 거리에 위치하고, 상기 제2 계단형 비아는 상기 메모리 셀 스택으로부터 제2 거리에 위치하며, 상기 제2 거리는 상기 제1 거리보다 더 큰, 디바이스.
10. 제9항에 있어서,
상기 제1 폭은 약 10 nm와 약 500 nm 사이인, 디바이스.
11. 제10항에 있어서,
상기 제2 폭 대 상기 제1 폭의 비율은 약 1:1과 약 50:1 사이인, 디바이스.
12. 제10항에 있어서,
상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부 위에 중심을 두고, 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부 위에 중심을 두며, 상기 제1 워드 라인의 제1 연장부는 상기 워드 라인 스택의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제3 워드 라인은 상기 제1 워드 라인 위에 배치되고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 디바이스.
13. 제10항에 있어서,
상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부를 따라 제3 거리에 위치하고 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부를 따라 상기 제3 거리에 위치하며, 상기 제1 워드 라인의 제1 연장부는 상기 워드 라인 스택의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제3 워드 라인은 상기 제1 워드 라인 위에 배치되고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 디바이스.
14. 제10항에 있어서,
총 n 개의 계단형 비아가 상기 워드 라인 스택에 연결되며, 제n 계단형 비아의 폭은 제n 폭(W(n))과 동일하고, 상기 제n 폭(W(n)) = [W(0)) + W(0)/n]이고, W(0)는 상기 제1 폭이고, n은 1과 50 사이의 양의 정수인, 디바이스.
15. 방법으로서,
전도성 층의 다층 스택의 제1 영역에 메모리 셀의 스택을 형성하는 단계 - 제1 전도성 층의 일부가 상기 메모리 셀의 스택에서의 제1 메모리 셀의 게이트 전극이고, 제2 전도성 층의 일부가 상기 메모리 셀의 스택에서의 제2 메모리 셀의 게이트 전극임 -;
상기 전도성 층의 다층 스택의 제2 영역에 전도성 계단형 구조물을 형성하는 단계;
상기 전도성 계단형 구조물 위에 유전체 층을 형성하는 단계;
상기 유전체 층을 통해 제1 개구를 형성함으로써 상기 제1 전도성 층을 노출시키는 단계 - 상기 제1 개구는 제1 폭을 포함하고 상기 제1 영역으로부터 제1 거리에 위치함 -;
상기 유전체 층을 통해 제2 개구를 형성함으로써 상기 제2 전도성 층을 노출시키는 단계 - 상기 제2 개구는 제2 폭을 포함하고 상기 제1 영역으로부터 제2 거리에 위치하고, 상기 제2 폭은 상기 제1 폭보다 더 크고 상기 제2 거리는 상기 제1 거리보다 더 큼 -;
상기 제1 개구에 제1 전도성 비아를 형성하는 단계; 및
상기 제2 개구에 제2 전도성 비아를 형성하는 단계
를 포함하는, 방법.
16. 제15항에 있어서,
상기 제1 폭은 약 10 nm와 약 500 nm 사이의 폭인, 방법.
17. 제16항에 있어서,
상기 제2 폭 대 상기 제1 폭의 비율은 약 1:1과 약 50:1 사이인, 방법.
18. 제16항에 있어서,
상기 전도성 층의 다층 스택은 총 n 개의 전도성 층을 포함하며, 상기 방법은 상기 유전체 층을 통해 제n 개구를 형성하는 것에 의해 제n 전도성 층을 노출시키는 단계를 더 포함하고, 상기 제n 개구의 폭은, 상기 제1 폭 및 n에 의해 나누어지는 상기 제1 폭의 몫의 합과 동일하고, n은 1과 50 사이의 양의 정수인, 방법.
19. 제16항에 있어서,
상기 제1 개구는 상기 제1 전도성 층의 제1 연장부 위에 중심을 두고, 상기 제2 개구는 상기 제2 전도성 층의 제2 연장부 위에 중심을 두며, 상기 제1 전도성 층의 제1 연장부는, 상기 제1 전도성 층 위의 제3 전도성 층을 넘어 연장되는 상기 제1 전도성 층의 부분이고, 상기 제2 전도성 층의 제2 연장부는 상기 제1 전도성 층을 넘어 연장되는 상기 제2 전도성 층의 부분인, 방법.
20. 제16항에 있어서,
상기 제1 개구는 상기 제1 전도성 층의 제1 연장부를 따라 제3 거리에 위치하고, 상기 제2 개구는 상기 제2 전도성 층의 제2 연장부를 따라 상기 제3 거리에 위치하며, 상기 제1 전도성 층의 제1 연장부는, 상기 제1 전도성 층 위의 제3 전도성 층을 넘어 연장되는 상기 제1 전도성 층의 부분이고, 상기 제2 전도성 층의 제2 연장부는 상기 제1 전도성 층을 넘어 연장되는 상기 제2 전도성 층의 부분인, 방법.

Claims (10)

  1. 메모리 어레이 디바이스로서,
    반도체 기판 위의 트랜지스터의 스택 - 상기 트랜지스터의 스택은 제2 박막 트랜지스터 위의 제1 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터는:
    제1 워드 라인을 따르는 제1 메모리 막(memory film); 및
    제1 소스 라인 및 제1 비트 라인을 따르는 제1 채널 영역을 포함하고, 상기 제1 메모리 막은 상기 제1 채널 영역과 상기 제1 워드 라인 사이에 배치되며;
    상기 제2 박막 트랜지스터는:
    제2 워드 라인을 따르는 제2 메모리 막; 및
    상기 제1 소스 라인 및 제1 비트 라인을 따르는 제2 채널 영역을 포함하고, 상기 제2 메모리 막은 상기 제2 채널 영역과 상기 제2 워드 라인 사이에 배치됨 -;
    상기 제1 워드 라인에 전기적으로 연결되고 제1 폭을 갖는 저부 표면을 포함하는 제1 계단형 비아(staircase via); 및
    상기 제2 워드 라인에 전기적으로 연결되고, 상기 제1 폭보다 더 큰 제2 폭을 갖는 저부 표면을 포함하는 제2 계단형 비아
    를 포함하는, 메모리 어레이 디바이스.
  2. 제1항에 있어서,
    상기 제1 계단형 비아는 상기 트랜지스터의 스택으로부터 제1 거리에 위치하고, 상기 제2 계단형 비아는 상기 트랜지스터의 스택으로부터 제2 거리에 위치하며, 상기 제2 거리는 상기 제1 거리보다 더 큰, 메모리 어레이 디바이스.
  3. 제2항에 있어서,
    상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부 상에 중심을 두고, 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부 상에 중심을 두며, 상기 제1 워드 라인의 제1 연장부는 상기 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 메모리 어레이 디바이스.
  4. 제2항에 있어서,
    상기 제1 계단형 비아는 상기 제1 워드 라인의 제1 연장부를 따라 제3 거리에 위치하고, 상기 제2 계단형 비아는 상기 제2 워드 라인의 제2 연장부를 따라 상기 제3 거리에 위치하며, 상기 제1 워드 라인의 제1 연장부는 상기 제1 워드 라인 위의 제3 워드 라인을 넘어 연장되는 상기 제1 워드 라인의 부분이고, 상기 제2 워드 라인의 제2 연장부는 상기 제1 워드 라인을 넘어 연장되는 상기 제2 워드 라인의 부분인, 메모리 어레이 디바이스.
  5. 제2항에 있어서,
    상기 제1 폭은 10 nm 내지 500 nm의 범위인, 메모리 어레이 디바이스.
  6. 제5항에 있어서,
    상기 제2 폭 대 상기 제1 폭의 비율은 1:1 내지 50:1의 범위인, 메모리 어레이 디바이스.
  7. 제5항에 있어서,
    상기 제1 계단형 비아 및 상기 제2 계단형 비아는 복수의 계단형 비아에 포함되며, 상기 복수의 계단형 비아 중 제n 계단형 비아의 폭은 제n 폭(W(n))과 동일하고, 상기 제n 폭(W(n)) = [W(0) + W(0)/n]이고, W(0)는 상기 제1 폭이고, n은 양의 정수인, 메모리 어레이 디바이스.
  8. 디바이스로서,
    반도체 기판;
    워드 라인 스택;
    상기 워드 라인 스택의 제1 워드 라인에 연결되고 제1 폭 및 제1 높이를 포함하는 제1 계단형 비아 - 상기 제1 폭은 상기 제1 계단형 비아의 저부 표면의 폭을 포함함 -;
    상기 워드 라인 스택의 제2 워드 라인에 연결되는 제2 계단형 비아 - 상기 제1 워드 라인은 상기 제2 워드 라인 위에 위치하고, 상기 제2 계단형 비아는 제2 폭 및 제2 높이를 포함하며, 상기 제2 폭은 상기 제2 계단형 비아의 저부 표면의 폭을 포함하고, 상기 제2 폭은 상기 제1 폭보다 더 크고 상기 제2 높이는 상기 제1 높이보다 더 큼 - ; 및
    메모리 셀 스택
    을 포함하며,
    상기 메모리 셀 스택은:
    제1 박막 트랜지스터 - 상기 제1 워드 라인의 일부가 상기 제1 박막 트랜지스터의 게이트 전극을 제공함 - ; 및
    제2 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는 상기 제2 박막 트랜지스터 위에 배치되고, 상기 제2 워드 라인의 일부가 상기 제2 박막 트랜지스터의 게이트 전극을 제공하는, 디바이스.
  9. 제8항에 있어서,
    상기 제1 계단형 비아는 상기 메모리 셀 스택으로부터 제1 거리에 위치하고, 상기 제2 계단형 비아는 상기 메모리 셀 스택으로부터 제2 거리에 위치하며, 상기 제2 거리는 상기 제1 거리보다 더 큰, 디바이스.
  10. 방법으로서,
    전도성 층의 다층 스택의 제1 영역에 메모리 셀의 스택을 형성하는 단계 - 제1 전도성 층의 일부가 상기 메모리 셀의 스택에서의 제1 메모리 셀의 게이트 전극이고, 제2 전도성 층의 일부가 상기 메모리 셀의 스택에서의 제2 메모리 셀의 게이트 전극임 -;
    상기 전도성 층의 다층 스택의 제2 영역에 전도성 계단형 구조물을 형성하는 단계;
    상기 전도성 계단형 구조물 위에 유전체 층을 형성하는 단계;
    상기 유전체 층을 통해 제1 개구를 형성함으로써 상기 제1 전도성 층을 노출시키는 단계 - 상기 제1 개구는 제1 폭을 갖는 저부 표면을 포함하고 상기 제1 영역으로부터 제1 거리에 위치함 -;
    상기 유전체 층을 통해 제2 개구를 형성함으로써 상기 제2 전도성 층을 노출시키는 단계 - 상기 제2 개구는 제2 폭을 갖는 저부 표면을 포함하고 상기 제1 영역으로부터 제2 거리에 위치하며, 상기 제2 폭은 상기 제1 폭보다 더 크고 상기 제2 거리는 상기 제1 거리보다 더 큼 -;
    상기 제1 개구에 제1 전도성 비아를 형성하는 단계; 및
    상기 제2 개구에 제2 전도성 비아를 형성하는 단계
    를 포함하는, 방법.
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