KR102644533B1 - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는, 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들이 구비될 수 있다. 상기 메모리막 및 채널 패턴의 적층 구조의 표면 또는 내부에 개재되고, 상기 제1 방향으로 이격되도록 배치되는 식각 저지막 패턴들이 구비될 수 있다.

Description

수직형 반도체 소자{VERTICAL SEMICONDUCTOR DEVICES}
본 발명은 수직형 반도체 소자에 관한 것이다. 보다 상세하게는, 구조적 안정성을 갖는 수직형 반도체 소자에 관한 것이다.
최근, 기판 표면으로부터 수직한 방향으로 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 수직 방향으로 적층되는 메모리 셀들을 형성하기 위하여 건식 식각 공정이 수행될 수 있고, 이에따라 상기 메모리 셀에 포함되는 패턴들에 식각 데미지가 발생될 수 있다.
본 발명의 일 과제는 식각 데미지가 감소되어 우수한 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.
본 발명의 일 과제는 상기 수직형 반도체 소자의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들이 구비될 수 있다. 상기 메모리막 및 채널 패턴의 적층 구조의 표면 또는 내부에 개재되고, 상기 제1 방향으로 이격되도록 배치되는 식각 저지막 패턴들이 구비될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들이 구비될 수 있다. 상기 채널 패턴들 상에, 상기 제1 방향으로 이격되도록 배치되는 식각 저지막 패턴들이 구비될 수 있다. 상기 식각 저지막 패턴들 상에 상기 트렌치 내부에서 제1 방향으로 이격되도록 배치되는 제1 절연막을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비될 수 있다. 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함될 수 있다. 상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 구비될 수 있다. 상기 메모리막 상에, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들이 구비될 수 있다. 상기 채널 패턴들 상에, 상기 트렌치 내부에서 제1 방향으로 이격되도록 배치되는 제1 절연막이 구비될 수 있다. 상기 제1 절연막과 상기 블록킹 유전막들 사이에 위치하고, 상기 제1 방향으로 이격되는 식각 저지막 패턴이 구비될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자의 제조 방법은, 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되고, 그 사이에 상기 제1 방향으로 연장되는 트렌치를 포함하는 도전 패턴 구조물들을 형성한다. 상기 도전 패턴 구조물들의 측벽 상에, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막을 형성한다. 상기 메모리막 상에 채널막 및 식각 저지막을 형성한다. 상기 식각 저지막 상에 상기 트렌치를 채우는 제1 절연막을 형성한다. 상기 식각 저지막이 노출될 때까지, 상기 제1 절연막이 상기 제1 방향으로 이격되도록 상기 제1 절연막의 일부분을 건식 식각한다. 그리고, 상기 노출된 식각 저지막 및 채널막을 습식 식각에 의해 식각하여 식각 저지막 패턴 및 채널 패턴을 형성한다.
예시적인 실시예들에 따르면, 상기 수직형 반도체 소자는 식각 저지막 패턴이 구비될 수 있다. 따라서, 상기 식각 저지막 패턴 부위까지 건식 식각을 수행할 수 있고, 이 후 습식 식각을 수행할 수 있다. 이에 따라 메모리 셀에 포함되는 패턴들에 대해 건식 식각에 의한 데미지가 감소될 수 있다. 그러므로, 상기 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 2 및 도 3은 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도 및 단면도이다.
도 4 및 5는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도 및 단면도이다.
도 6 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도들 및 평면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 20은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도이다.
도 21 및 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 23 내지 도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 29 내지 도 32는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 33 및 도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
도 35 내지 도 37은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
각 실시예들에서, 기판의 표면과 수평한 일 방향을 제1 방향이라 하고, 기판의 표면과 수평하고 상기 제1 방향과 수직한 방향을 제2 방향이라 하면서 설명한다. 또한, 기판 표면에 대해 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다. 도 2 및 도 3은 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도 및 단면도이다. 도 4 및 5는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 나타내는 평면도 및 단면도이다.
도 2 및 도 4는 각각 예시적인 실시예들에서, 도 1의 I-I' 부위를 절단하였을 때 보여지는 평면도들이다. 도 3 및 도 5는 각각 예시적인 실시예들에서, 도 1의 A 부위를 나타내는 단면도들이다.
도 1 내지 3을 참조하면, 기판(100) 상에 하부 절연막(101)이 구비되고, 상기 하부 절연막(101) 상에 도전 패턴(102a) 및 절연 패턴(104a)이 번갈아 반복하여 적층되는 구조를 갖는 도전 패턴 구조물(110)이 구비될 수 있다.
상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
상기 도전 패턴 구조물(110)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 도전 패턴 구조물들(110)은 복수개가 구비되고, 상기 제2 방향으로 배열될 수 있다. 따라서, 상기 도전 패턴 구조물들(110) 사이에는 트렌치(도 7, 112 참조)가 구비될 수 있다. 상기 트렌치(112)는 제1 방향으로 연장될 수 있다. 상기 도전 패턴들(102a)은 트랜지스터의 게이트들로 각각 제공될 수 있다.
예시적인 실시예에서, 상기 도전 패턴들(102a)은 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 상기 도전 패턴들(102a)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 포함할 수 있다. 예를들어, 상기 도전 패턴들(102a)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 절연 패턴들(104a)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다.
이하에서, 서로 이웃하는 한쌍의 도전 패턴 구조물들(110)을 각각 제1 및 제2 도전 패턴 구조물(110a, 110b)로 설명한다.
예시적인 실시예에서, 상기 제1 도전 패턴 구조물(110a)의 최 상부에 위치하는 도전 패턴(102a)은 스트링 선택 트랜지스터(string selection transistor, SST)의 게이트로 제공되고, 제2 도전 패턴 구조물(110b)의 최 상부에 위치하는 도전 패턴(102a)은 그라운드 선택 트랜지스터(ground selection transistor, GST)의 게이트로 제공될 수 있다.
또한, 상기 제1 및 제2 도전 패턴 구조물(110a, 110b)에서 최상부 아래에 배치되는 도전 패턴들(102a)은 셀 트랜지스터의 게이트, 즉 워드 라인으로 제공될 수 있다. 일부 실시예에서, 상기 제1 및 제2 도전 패턴 구조물들(110a, 110b)에서 최하부에 배치되는 도전 패턴들(102a)은 보조 트랜지스터(assist transistor)의 게이트로 제공될 수도 있다.
상기 도전 패턴 구조물들(110)의 표면 및 상기 도전 패턴 구조물들(110) 사이의 하부 절연막(101) 상에는 컨포멀하게 메모리막(114)이 구비될 수 있다. 상기 메모리막(114) 상에는 채널 패턴(116a) 및 식각 저지막 패턴(118a)이 구비될 수 있다. 즉, 상기 식각 저지막 패턴(118a)은 상기 메모리막(114)과 직접 접촉하지 않을 수 있다.
상기 메모리막(114)은 블록킹 유전막(114c), 전하 저장막(114b) 및 터널 절연막(114a)이 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다.
상기 채널 패턴(116a)은 상기 제1 및 제2 도전 패턴 구조물(110a, 110b) 측벽과 상기 제1 및 제2 도전 패턴 구조물(110a, 110b) 사이의 하부 절연막(101) 상에 형성될 수 있다. 상기 채널 패턴(116a)은 상기 도전 패턴 구조물(110)의 상부면 위에도 일부 구비될 수 있다. 상기 채널 패턴(116a)은 폴리실리콘을 포함할 수 있다.
단면도에서 볼 때, 상기 트렌치(112) 내부에 형성되는 상기 채널 패턴(116a)은 U자 형상을 가질 수 있다. 상기 트렌치(112) 내부에는 제1 방향으로 서로 이격되게 배치되는 복수의 채널 패턴들(116a)이 구비될 수 있다.
상기 트렌치(112) 내부에 구비되는 상기 채널 패턴들(116a) 상에는 식각 저지막 패턴(118a)이 구비될 수 있다. 그러므로, 복수의 식각 저지막 패턴들은 상기 트렌치(112) 내부에서 제1 방향으로 서로 이격되게 배치될 수 있다.
상기 식각 저지막 패턴(118a)은 이 후에 설명되는 제1 절연막의 물질과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 상기 식각 저지막 패턴(118a)은 건식 식각 공정에서 실리콘 산화물과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 실리콘 산화물을 건식 식각할 때 상기 식각 저지막 패턴(118a)은 거의 식각되지 않을 수 있다.
또한, 상기 식각 저지막 패턴(118a)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 식각 저지막 패턴(118a)은 예를들어 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄 등의 물질이 사용될 수 있다.
상기 식각 저지막 패턴118a) 상에는 상기 트렌치(112)의 적어도 일부를 채우는 제1 절연막(120)이 구비될 수 있다. 상기 제1 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막(120)은 상기 트렌치 내부에서 상기 제1 방향으로 이격되게 배치될 수 있다.
따라서, 상기 트렌치(112) 내에 구비되는 상기 채널 패턴(116a), 식각 저지막 패턴(118a) 및 제1 절연막(120)은 필러 형상을 갖는 필러 구조물로 제공될 수 있다.
상기 트렌치(112) 내부에서 상기 필러 구조물들 제1 방향의 사이에는 매립 절연 패턴(130)이 채워질 수 있다. 따라서, 상기 매립 절연 패턴(130)에 의해 적어도 상기 채널 패턴들(116a)이 상기 트렌치(112) 내부에서 제1 방향으로 서로 이격되면서 배치될 수 있다. 즉, 상기 매립 절연 패턴(130)은 트렌치 내부에서 메모리 셀들 사이 부위에 위치할 수 있다.
일 예로, 상기 매립 절연 패턴(130)은 실리콘 산화물을 포함할 수 있다. 이 경우, 상기 매립 절연 패턴(130)과 제1 절연막(120)은 동일한 물질로 형성되어 하나로 병합될 수 있다. 일부 실시예에서, 상기 매립 절연 패턴(130)은 실리콘 산화물보다 낮은 유전율을 갖는 저유전막이 포함될 수 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 메모리막(114)에 포함되는 하나의 막과 접촉할 수 있다. 상기 메모리막(114)에 포함되는 적어도 하나의 막은 상기 트렌치(112) 내부에서 상기 제1 방향으로 이격되도록 배치될 수 있다.
예시적인 실시예에서, 도 2 및 도 3에 도시된 것과 같이, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 블록킹 유전막(114c)과 접촉될 수 있다. 이 경우, 상기 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a) 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다. 따라서, 상기 메모리 셀 사이에 해당하는 트렌치 내에는 블록킹 유전막(114c) 및 매립 절연 패턴(130)이 구비될 수 있다.
한편, 상기 메모리 셀에 해당하는 트렌치(112)의 측벽 상에는 블록킹 유전막(114c), 전하 저장막(114b), 터널 절연막(114a), 채널 패턴(116a), 식각 저지막 패턴(118a) 및 제1 절연막(120)이 순차적으로 구비될 수 있다. 이와같이, 이웃하는 메모리 셀들에서 전하 저장막(114b)이 서로 이격되므로, 이웃하는 메모리 셀들 간의 데이터들의 간섭이 감소될 수 있다.
예시적인 실시예에서, 도 4 및 도 5에 도시된 것과 같이, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 터널 절연막(114a)과 접촉될 수 있다. 이 경우, 상기 터널 절연막(114a), 전하 저장막(114b) 및 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110)의 측벽 상에 연속적으로 형성될 수 있다. 따라서, 상기 메모리 셀 사이에 해당하는 트렌치 내에는 블록킹 유전막(114c), 전하 저장막(114b), 터널 절연막(114a) 및 매립 절연 패턴(130)이 구비될 수 있다.
도시하지는 않았지만, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 전하 저장막(114b)과 접촉될 수도 있다. 이 경우, 상기 블록킹 유전막(114c) 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110)의 측벽 상에 연속적으로 형성될 수 있다. 따라서, 상기 메모리 셀 사이에 해당하는 트렌치 내에는 블록킹 유전막(114c), 전하 저장막(114b) 및 매립 절연 패턴(130)이 구비될 수 있다.
상기 매립 절연 패턴(130)에서 상기 제2 방향의 가장자리 부위의 제1 방향의 폭은 상기 제2 방향의 중심 부위의 제1 방향의 폭보다 더 넓을 수 있다. 일 예로, 상기 채널 패턴(116a)의 상기 제1 방향의 폭은 상기 제1 절연막(120)의 제1 방향의 폭보다 더 좁을 수 있다.
또한, 상기 매립 절연 패턴(130)은 상기 제2 방향의 가장자리 부위의 제1 방향의 양 단부가 라운드된 형상을 가질 수 있다.
예시적인 실시예에서, 서로 이웃하는 상기 제1 및 제2 도전 패턴 구조물(110a, 110b)의 상부면 위에 형성되는 상기 채널 패턴(116a)은 서로 다른 형상을 가질 수 있다.
일 예로, 상기 제1 도전 패턴 구조물(110a)의 상부면 위의 채널 패턴들(116a)은 상기 제1 방향으로 서로 이격될 수 있다. 반면에, 상기 제2 도전 패턴 구조물(110b)의 상부면 위의 상기 채널 패턴(116a)은 상기 제1 방향으로 서로 연결되는 형상을 가질 수 있다. 이 경우, 상기 제1 도전 패턴 구조물(110a)의 상부면 상에 형성되는 채널 패턴들(116a)은 스트링 선택 트랜지스터와 연결될 수 있고, 제2 도전 패턴 구조물(110b)의 상부면 상에 형성되는 채널 패턴(116a)은 그라운드 선택 트랜지스터와 연결될 수 있다.
상기 채널 패턴(116a), 메모리막(114), 1층의 도전 패턴(102a)은 하나의 메모리 셀(C)로 제공될 수 있다. 또한, 상기 트렌치(112) 내에 형성되는 채널 패턴(116a)은 단면이 U자 형상을 가지므로, 상기 채널 패턴(116a) 상에 구비되는 메모리 셀들은 U자 형상으로 배치될 수 있다. 따라서, 하나의 셀 스트링은 U자 형상을 가질 수 있다.
상기 도전 패턴 구조물(110)의 상부면 상의 일부에는 상부 절연막(134)이 구비될 수 있다.
상기 제1 도전 패턴 구조물(110a) 상부면 상에 형성되는 채널 패턴(116a)은 비트 라인 콘택(도시안됨) 및 비트 라인(도시안됨)과 전기적으로 연결될 수 있다. 상기 비트 라인은 상기 제2 방향으로 연장될 수 있다.
또한, 상기 제2 도전 패턴 구조물(110b) 상부면 상에 형성되는 채널 패턴(116a)은 그라운드 콘택(도시안됨) 및 그라운드 라인(도시안됨)과 연결될 수 있다.
상기 식각 저지막 패턴(118a)이 구비됨으로써, 채널 패턴 및/또는 메모리막을 형성하는 공정에서 플라즈마에 의한 막의 표면의 데미지가 감소될 수 있다. 따라서, 상기 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 6 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도들 및 평면도들이다.
구체적으로, 도 6, 7, 9, 11, 12, 14, 17, 18은 사시도들이고, 도 8, 10, 13, 15 및 16은 평면도들이다. 각 평면도들은 도 1의 I-I' 부위를 절단하였을 때 보여지는 것이다.
도 6을 참조하면, 기판(100) 상에 하부 절연막(101)을 형성하고, 상기 하부 절연막(101) 상에 도전막들(102) 및 절연막들(104)을 번갈아 반복하여 적층한다.
예시적인 실시예에서, 상기 도전막들(102)은 폴리실리콘을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 도전막들(102)은 건식 식각에 의해 용이하게 제거될 수 있는 금속 물질을 사용하여 형성할 수 있다. 예를들어, 상기 도전막들(102)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 절연막들(104)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다.
도 7 및 8을 참조하면, 상기 도전막들(102) 및 절연막들(104)의 일부분을 식각하여 상기 하부 절연막(101) 상에 도전 패턴 구조물(110)을 형성한다. 상기 도전 패턴 구조물(110)은 도전 패턴(102a) 및 절연 패턴(104a)이 반복 적층되는 구조를 가질 수 있다.
상기 도전 패턴 구조물(110)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 도전 패턴 구조물들(110)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 따라서, 상기 도전 패턴 구조물들(110) 사이에는 상기 제1 방향으로 연장되는 트렌치(112)가 형성될 수 있다.
상기 도전 패턴들(102a)은 후속 공정을 통해 각 셀 스트링에 포함되는 트랜지스터의 게이트 전극들로 제공될 수 있다.
도 9 및 도 10을 참조하면, 상기 도전 패턴 구조물(110) 및 하부 절연막(101) 표면 상에 메모리막(114)을 형성한다. 상기 메모리막(114) 상에 채널막(116) 및 식각 저지막(118)을 형성한다.
상기 메모리막(114), 채널막(116) 및 식각 저지막(118)은 상기 도전 패턴 구조물(110)의 측벽 및 상부면과 상기 트렌치의 저면에 노출된 하부 절연막 상에 컨포멀하게 형성될 수 있다. 상기 식각 저지막(118)이 형성된 이 후에도 상기 트렌치의 내부 공간이 남아있을 수 있다.
상기 메모리막(114)은 상기 도전 패턴 구조물(110)의 측벽으로부터 순차적으로 블록킹 유전막(114c), 전하 저장막(114b) 및 터널 절연막(114a)이 적층되는 형상을 가질 수 있다. 예를들어, 상기 메모리막(114)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층되는 구조를 가질 수 있다.
상기 채널막(116)은 폴리실리콘을 포함할 수 있다.
상기 식각 저지막(118)은 후속 공정을 통해 형성되는 제1 절연막의 물질과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 식각 저지막(118)은 건식 식각 공정을 수행할 때 실리콘 산화물과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 실리콘 산화물을 건식 식각할 때 상기 식각 저지막(118)은 거의 식각되지 않을 수 있다.
또한, 상기 식각 저지막(118)은 습식 식각 공정을 통해 제거될 수 있는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 식각 저지막(118)은 예를들어 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄 등의 물질이 사용될 수 있다.
도 11을 참조하면, 상기 식각 저지막(118) 상에 상기 트렌치(112) 내부를 채우도록 제1 절연막(120)을 형성한다. 예시적인 실시예에서, 상기 제1 절연막(120)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 절연막(120)을 형성한 다음, 상기 제1 절연막(120)의 상부면을 평탄화하는 공정이 더 포함될 수도 있다.
도 12 및 13을 참조하면, 상기 제1 절연막(120) 상에 식각 마스크를 형성하고, 상기 제1 절연막(120)을 건식 식각하여 제1 홀들(122)을 형성한다.
이 때, 상기 식각 저지막(118)을 저지막으로 사용하여, 상기 식각 저지막(118)이 노출되도록 상기 제1 절연막(120)을 식각할 수 있다. 따라서, 따라서, 상기 제1 홀들(122)의 제2 방향의 측벽 및 저면에는 상기 식각 저지막(118)이 노출될 수 있다. 또한, 상기 제1 홀들(122)의 제1 방향의 측벽에는 상기 제1 절연막(120)이 노출될 수 있다.
상기 제1 홀들(122)은 상기 트렌치 내에 위치할 수 있다. 또한, 상기 제1 홀들(122)은 상기 제1 방향으로 서로 이격되면서 반복 배치될 수 있다.
예시적인 실시예에서, 상기 제1 홀들(122)은 상기 제2 방향으로 서로 지그재그로 배치될 수 있다. 일부 실시예에서, 상기 제1 홀들(122)은 상기 제2 방향으로 서로 나란하게 배치될 수도 있다.
도 14 및 15를 참조하면, 상기 제1 홀들(122)에 의해 노출되는 식각 저지막(118)을 습식 식각 공정을 통해 식각할 수 있다. 계속하여, 상기 채널막(116)을 습식 식각 공정을 통해 식각함으로써 상기 제1 홀들보다 넓은 내부를 갖는 제2 홀들(124)을 형성할 수 있다.
상기 식각 저지막(118)을 예를들어, 불화 암모늄과 불산이 혼합된 식각액(LAL) 또는 인산 계열의 식각액 등을 사용할 수 있다. 또한, 온도 조건 및 식각액의 조성 등에 의해 식각 속도(etch rate) 및 식각 선택비를 조절할 수 있다.
상기 제2 홀들(124)을 형성함으로써, 상기 식각 저지막(118) 및 채널막(116)의 일부분이 제거되어 식각 저지막 패턴들(118a) 및 채널 패턴들(116a)을 형성할 수 있다. 예시적인 실시예에서, 상기 제2 홀들(124)의 제2 방향의 측벽에는 터널 절연막(114c)이 노출될 수 있다. 상기 습식 식각 공정에서, 상기 제1 절연막(120)은 거의 식각되지 않도록 할 수 있다.
상기 식각 저지막 패턴들(118a)은 상기 제1 트렌치 내부에서 상기 제1 방향으로 서로 이격되게 배치될 수 있다. 또한, 상기 채널 패턴들(116a)은 상기 제1 트렌치 내부에서 상기 제1 방향으로 서로 이격되게 배치될 수 있다.
상기 습식 식각 공정을 수행하면, 상기 식각 저지막(118) 및 채널막(116)이 상기 제1 및 제2 방향으로 각각 식각될 수 있다. 따라서, 상기 식각 저지막(118) 및 채널막(116)이 식각된 부위는 이 전 공정에서 상기 제1 절연막(120)이 식각된 부위(즉, 제1 홀 부위)보다 상기 제1 방향의 폭이 더 클 수 있다. 즉, 상기 제2 홀들(124)에서, 상기 제2 방향의 가장자리 부위의 상기 제1 방향의 폭은 상기 제2 방향의 중심 부위의 상기 제1 방향의 폭에 비해 더 넓을 수 있다. 또한, 상기 제2 홀들(124)에서 상기 제2 방향의 가장자리 부위의 제1 방향의 양 단부가 라운드된 형상을 가질 수 있다.
그런데, 상기 채널막을 건식 식각하여 채널 패턴을 형성하는 경우에는, 상기 채널 패턴에는 식각 데미지, 예를들어 플라즈마 데미지가 발생될 수 있다. 따라서, 후속 공정에 의해 형성되는 메모리 셀은 정상적인 전기적 특성을 갖지 못할 수 있다.
그러나, 설명한 것과 같이 상기 채널 패턴(116a)은 습식 식각 공정을 통해 형성되므로, 상기 채널 패턴(116a)을 형성할 때 플라즈마 데미지가 발생되지 않을 수 있다. 때문에, 상기 채널 패턴(116a)의 손상에 따른 메모리 셀의 전기적 특성 변화가 발생되지 않을 수 있다.
도 16을 참조하면, 상기 제2 홀들(124)의 측벽에 노출되는 터널 절연막(114a)을 습식 식각 공정을 통해 식각하고, 계속하여 전하 저장막(114b)을 습식 식각 공정을 통해 식각할 수 있다. 따라서, 상기 제2 홀들(124)보다 넓은 내부를 갖는 제3 홀들(124a)을 형성할 수 있다. 상기 제3 홀들(124a)의 제2 방향의 측벽에는 블록킹 유전막(114c)이 노출될 수 있다.
상기 제3 홀들(124a)을 형성함으로써, 상기 터널 절연막(114a) 및 전하 저장막(114b)을 패터닝할 수 있다. 따라서, 상기 터널 절연막(114a) 및 전하 저장막(114b)은 상기 트렌치 내부에서 상기 제1 방향으로 서로 이격되게 배치될 수 있다.
상기 제3 홀들(124a)은 상기 제2 홀들(124a)과 유사하게, 상기 제2 방향의 가장자리 부위의 상기 제1 방향의 폭은 상기 제2 방향의 중심 부위의 상기 제1 방향의 폭에 비해 더 넓을 수 있다. 또한, 상기 제3 홀들(124a)에서 상기 제2 방향의 가장자리 부위의 제1 방향의 양 단부가 라운드된 형상을 가질 수 있다.
상기 터널 절연막(114a)을 식각하는 공정에서 상기 제2 홀(124)의 측벽에 노출되는 제1 절연막(120)이 일부 식각될 수도 있다.
상기 습식 식각 공정에 의해 상기 전하 저장막들(114b)이 서로 분리되므로, 메모리 셀들에서 상기 전하 저장막들(114b)이 각각 구비될 수 있다. 따라서, 이웃 메모리 셀들간의 데이터들의 간섭이 감소될 수 있다.
일부 예시적인 실시예에서, 도 16을 참조로 설명한 습식 식각 공정이 수행되지 않을 수도 있다. 이 경우, 도 15에 도시된 것과 같이, 상기 채널 패턴들(116a)은 상기 제1 방향으로 서로 이격되고, 상기 메모리막(114)은 절단되지 않고 상기 트렌치 측벽 상에서 서로 연결되는 형상을 가질 수 있다.
일부 예시적인 실시예에서, 상기 습식 식각 공정은 상기 터널 절연막(114a)만이 식각되도록 수행할 수도 있다. 이 경우, 상기 터널 절연막들(114a)은 상기 제1 방향으로 서로 이격되고, 상기 전하 저장막(114b) 및 블록킹 유전막(114c)은 절단되지 않고 상기 트렌치 측벽 상에서 서로 연결되는 형상을 가질 수 있다.
도 17을 참조하면, 상기 제3 홀들(124c)의 내부를 채우는 매립 절연 패턴(130)을 형성한다.
예시적인 실시예에서, 상기 제3 홀(124c)의 내부를 완전하게 채우도록 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 매립 절연 패턴(130)을 형성할 수 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)은 상기 제1 절연막(120)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 매립 절연 패턴(130)은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 매립 절연 패턴(130)은 실리콘 산화물보다 낮은 유전율을 갖는 저유전막을 사용하여 형성할 수도 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)을 형성한 이 후에, 상기 도전 패턴 구조물(110)의 상부면 위에 상기 제1 절연막(120)이 남아있을 수 있다. 일부 실시예에서, 상기 매립 절연 패턴(130)을 형성하기 위한 평탄화 공정에서 상기 식각 저지막 패턴(118a)이 노출되도록 할 수 있다. 이 경우, 상기 도전 패턴 구조물(110)의 상부면 위에 상기 제1 절연막(120)은 상기 평탄화 공정에 의해 제거될 수도 있다.
도 18을 참조하면, 상기 도전 패턴 구조물(110) 상부면 상에 형성되는 상기 제1 절연막(120), 식각 저지막 패턴(118a) 및 채널 패턴(116a)의 일부를 식각한다. 이 후, 상기 식각된 부위를 채우도록 상부 절연막(134)을 형성할 수 있다.
따라서, 상기 이웃하는 도전 패턴 구조물들(110) 사이에는 단면에서 볼 때, 상기 채널 패턴(116a)은 U자 형상을 가질 수 있다. 서로 이웃하는 도전 패턴 구조물들을(110) 각각 제1 및 제2 도전 패턴 구조물(110a, 110b)이라 칭하면서 설명한다.
예시적인 실시예에서, 상기 제1 도전 패턴 구조물(110a)의 상부면에 형성된 채널 패턴(116a)이 상기 제1 방향 및 제2 방향으로 각각 서로 분리되도록 상기 제1 절연막(120), 식각 저지막 패턴(118a) 및 채널 패턴(116a)을 식각할 수 있다. 따라서, 상기 제1 도전 패턴 구조물(110a)의 상부면에 위치하는 상기 채널 패턴들(116a)은 상기 제1 방향으로 이격되도록 배치될 수 있다. 상기 제1 도전 패턴 구조물(110a)의 상부면에 위치하는 상기 채널 패턴들(116a)은 상기 제2 방향으로도 서로 이격될 수 있다.
반면에, 상기 제2 도전 패턴 구조물(110b)의 상부면에 형성된 채널 패턴(116a)은 식각되지 않을 수 있다. 그러므로, 상기 제2 도전 패턴 구조물(110b)의 상부면에 형성된 채널 패턴(116a)은 제1 방향으로 연결되는 형상을 가질 수 있다.
상기 제1 도전 패턴 구조물(110a)의 상부면 상에 형성되는 채널 패턴(116a)은 스트링 선택 트랜지스터와 연결될 수 있고, 제2 도전 패턴 구조물(110b)의 상부면 상에 형성되는 채널 패턴(116a)은 그라운드 선택 트랜지스터와 연결될 수 있다.
즉, 셀 스트링은 서로 이웃하는 제1 및 제2 도전 패턴 구조물들(110a, 110b) 및 상기 이웃하는 제1 및 제2 도전 패턴 구조물들(110a, 110b)의 사이에 위치하는 U자 형상의 채널 패턴(116a) 및 메모리막(114)으로 구성될 수 있다. 또한, 제1 및 제2 도전 패턴 구조물(110a, 110b)에 포함되는 도전 패턴들(102a)은 상기 셀 스트링에 포함되는 트랜지스터의 게이트로 제공될 수 있다.
도시하지는 않았지만, 상기 제1 도전 패턴 구조물(110a) 상부면 상에 형성되는 채널 패턴들(116a)은 각각 비트 라인 콘택 및 비트 라인과 연결될 수 있다. 상기 비트 라인은 상기 제2 방향으로 연장될 수 있다. 또한, 상기 제2 도전 패턴 구조물(110b) 상부면 상에 형성되는 채널 패턴(116a)은 그라운드 콘택 및 그라운드 라인과 연결될 수 있다.
상기에서 설명한 것과 같이, 상기 도전 패턴 구조물들(110) 사이의 트렌치 내부에 식각 저지막(118)이 형성될 수 있다. 따라서, 상기 채널 패턴(116a)을 형성하기 위한 식각 공정에서 먼저 식각 저지막(118)이 노출되도록 건식 식각 공정을 수행할 수 있다. 이 후, 상기 식각 저지막 및 상기 식각 저지막에 의해 덮혀있는 막들을 습식 식각 공정을 통해 제거함으로써 식각에 따른 플라즈마 데미지가 발생되지 않도록 할 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 사시도이다.
도 19에 도시된 수직형 반도체 소자는 상부 절연 패턴을 제외하고는 도 1에 도시된 반도체 소자와 유사하다.
예시적인 실시예들에서, 도 19의 I-I' 부위를 절단하였을 때 보여지는 평면도는 도 2 또는 도 4에 도시된 것과 동일할 수 있다. 도 19의 A 부위의 단면도는 도 3 또는 도 5에 도시된 것과 동일할 수 있다.
도 19를 참조하면, 상기 상부 절연 패턴(130a)은 상기 필러 구조물들의 제1 방향의 사이의 상부 측벽과 접촉할 수 있다. 즉, 상기 상부 절연 패턴(130a)은 상기 트렌치(112) 내부를 완전하게 채우는 것이 아니라, 트렌치(112)의 상부에만 형성될 수 있다. 상기 상부 절연 패턴(130a) 저면 아래의 트렌치(112)의 하부는 막이 채워지지 않을 수 있다.
예시적인 실시예에서, 상기 상부 절연 패턴(130a)은 상기 도전 패턴 구조물(110)의 상부면 상에 위치하는 제1 절연막(120) 상에 형성될 수 있다.
상기 상부 절연 패턴(130a)의 저면 아래의 트렌치(112)의 하부에는 빈 공간으로 남아있는 에어갭(132)이 형성될 수 있다. 따라서, 제1 방향으로 서로 이웃하는 도전 패턴들 간의 기생 커패시턴스가 감소되어, 메모리 셀 스트링 간의 간섭이 감소될 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 사시도이다.
상기 수직형 반도체 소자의 제조 방법은 상기 상부 절연 패턴(130a)을 형성하는 것을 제외하고는 도 6 내지 도 18을 참조로 설명한 방법과 동일할 수 있다.
도 20을 참조하면, 먼저, 도 6 내지 도 16을 참조로 설명한 공정을 수행하여 도 16에 도시된 구조를 형성한다. 다음에, 상기 제3 홀들의 상부를 채우면서 제1 절연막(120) 상에 상부 절연 패턴(130a)을 형성한다. 따라서, 상기 상부 절연 패턴(130a) 아래의 제3 홀에는 에어갭이 형성될 수 있다.
상기 상부 절연 패턴(130a)은 스텝커버러지 특성이 양호하지 않은 증착 공정을 통해 형성될 수 있다.
이 후, 도 18을 참조로 설명한 것과 동일한 공정을 수행함으로써 도 19에 도시된 수직형 반도체 소자를 제조할 수 있다.
도 21 및 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
상기 수직형 반도체 소자는 트렌치의 측벽 상에 적층되는 메모리 셀에 포함되는 막들의 적층 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 21은 한 층의 도전 패턴 부위를 수평 방향으로 절단하였을 때 보여지는 평면도이고, 도 22는 상기 수직형 반도체 소자를 제2 방향으로 절단하였을 때 단면도이다.
도 21 및 도 22를 참조하면, 메모리 셀에 해당하는 부위의 트렌치의 측벽 상에는 블록킹 유전막(114c), 전하 저장막(114b), 터널 절연막(114a), 식각 저지막 패턴(118a), 채널 패턴(116a) 및 제1 절연막(120)이 순차적으로 구비될 수 있다.
상기 채널 패턴(116a) 상에 상기 식각 저지막 패턴(118a) 및 터널 절연막(114a)이 구비되므로, 상기 식각 저지막 패턴(118a) 및 터널 절연막(114a)의 적층 구조(115)는 셀 트랜지스터의 터널막으로 제공될 수 있다. 따라서, 상기 식각 저지막 패턴(118a)은 셀 트랜지스터의 터널막의 일부로 제공될 수 있는 절연 물질을 포함할 수 있다. 또한, 상기 식각 저지막 패턴(118a)은 셀 트랜지스터가 목표 문턱 전압을 가질 수 있도록 터널 베리어 조건(즉, 일함수 조건)이 요구될 수 있다.
상기 식각 저지막 패턴(118a)은 채널 패턴(116a)과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 상기 채널막을 건식 식각하여 채널 패턴(116a)을 형성할 때 상기 식각 저지막 패턴(118a)은 거의 식각되지 않을 수 있다. 예를들어, 상기 식각 저지막 패턴(118a)은 폴리실리콘을 건식 식각할 때 거의 식각되지 않는 물질을 포함할 수 있다.
또한, 상기 식각 저지막 패턴(118a)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질을 포함할 수 있다. 한편, 상기 식각 저지막 패턴(118a)에 포함되는 물질을 습식 식각할 때 적어도 채널 패턴(116a)은 식각되지 않을 수 있다. 그러므로, 상기 습식 식각 공정에서, 상기 식각 저지막 패턴과 폴리실리콘은 높은 식각 선택비를 가질 수 있다.
예를들어, 상기 식각 저지막 패턴(118a)은 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물 등의 물질이 사용될 수 있다.
매립 절연 패턴(130)은 상기 채널 패턴들(116a)의 제1 방향의 사이에 개재될 수 있다. 즉, 상기 매립 절연 패턴(130)에 의해 적어도 채널 패턴들(116a)이 서로 이격되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 블록킹 유전막(114c)과 접촉될 수 있다. 이 경우, 상기 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a) 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다. 따라서, 상기 메모리 셀 사이에 해당하는 트렌치 내에는 블록킹 유전막(114c) 및 매립 절연 패턴(130)이 구비될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 터널 절연막(114a)과 접촉될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 전하 저장막(114b)과 접촉될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 식각 저지막과 접촉될 수도 있다. 이 경우, 상기 식각 저지막은 패터닝되지 않고 도전 패턴 구조물(110)의 측벽 상을 덮는 형상을 가질 수 있다.
도 23 내지 도 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 23 내지 도 26은 한 층의 도전 패턴 부위를 수평 방향으로 절단하였을 때 보여지는 평면도일 수 있다.
먼저, 도 6 내지 도 8을 참조로 설명한 방법과 동일한 공정을 수행하여 도전 패턴 구조물들(110)을 형성한다.
도 23을 참조하면, 상기 도전 패턴 구조물(110) 및 하부 절연막(101) 표면 상에 블록킹 유전막(114c), 전하 저장막(114b) 및 터널 절연막(114a) 을 형성한다. 또한, 상기 터널 절연막 (114a) 상에 식각 저지막(118) 및 채널막(116)을 형성한다. 상기 채널막(116) 상에, 트렌치 내부를 채우도록 제1 절연막(120)을 형성한다.
도 24를 참조하면, 상기 제1 절연막(120) 상에 식각 마스크를 형성하고, 상기 제1 절연막(120) 및 채널막(116)을 건식 식각하여 제1 홀들(138)을 형성한다.
상기 건식 식각 공정을 수행할 때, 상기 식각 저지막(118)을 저지막으로 사용할 수 있다. 따라서, 상기 제1 홀들(138)의 제2 방향의 측벽에는 상기 식각 저지막(118)이 노출되도록 할 수 있다. 상기 제1 홀들(138)을 형성함에 따라 상기 채널막(116)이 패터닝되어 채널 패턴(116a)이 형성될 수 있다.
도 25를 참조하면, 상기 제1 홀들(138)의 측벽에 노출되는 식각 저지막(118)을 습식 식각 공정을 통해 식각하여 제2 홀들(140)을 형성한다. 따라서, 상기 제2 홀들(140)의 측벽에는 터널 절연막(114a)이 노출될 수 있다. 또한, 식각 저지막(118)이 패터닝되어 식각 저지막 패턴(118a)이 형성될 수 있다.
도 26을 참조하면, 상기 제2 홀들(140)의 측벽에 노출되는 터널 절연막(114a)을 습식 식각 공정을 통해 식각하고, 계속하여 전하 저장막(114b)을 습식 식각 공정을 통해 식각할 수 있다. 따라서, 상기 제2 홀들(140)보다 넓은 내부를 갖는 제3 홀들(140a)을 형성할 수 있다. 상기 제3 홀들(140a)의 제2 방향의 측벽에는 블록킹 유전막(114c)이 노출될 수 있다.
설명한 것과 같이, 습식 식각 공정을 통해 상기 식각 저지막(118), 터널 절연막(114a) 및/또는 전하 전하막(114b)을 식각함으로써 플라즈마에 의한 데미지없이 메모리 셀들을 형성할 수 있다.
한편, 상기 홀을 형성하는 식각 공정에서 적어도 채널막이 패터닝되어 채널 패턴(116a)이 형성되도록 할 수 있다.
그러므로, 일부 실시예에서, 상기 식각 저지막(118)을 습식 식각하는 공정이 수행되지 않을 수 있다. 이 경우, 수직형 반도체 소자의 평면도는 도 24와 같은 형상을 가질 수도 있다.
또한, 일부 실시예에서, 상기 식각 저지막(118)을 습식 식각하는 공정을 수행하고, 상기 터널 절연막(114a) 및/또는 전하 저장막(114b)을 습식 식각하는 공정은 수행되지 않을 수 있다. 이 경우, 수직형 반도체 소자의 평면도는 도 25와 같은 형상을 가질 수도 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
상기 수직형 반도체 소자는 트렌치의 측벽 상에 적층되는 메모리 셀에 포함되는 막들의 적층 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 27은 한 층의 도전 패턴 부위를 수평 방향으로 절단하였을 때 보여지는 평면도이고, 도 28은 상기 수직형 반도체 소자를 제2 방향으로 절단하였을 때 단면도이다.
도 27 및 도 28을 참조하면, 상기 메모리 셀에 해당하는 트렌치의 측벽 상에는 블록킹 유전막(114c), 전하 저장막(114b), 식각 저지막 패턴(118a), 터널 절연막(114a), 채널 패턴(116a) 및 제1 절연막(120)이 순차적으로 구비될 수 있다.
예시적인 실시예에서, 상기 채널 패턴(116a) 상에 터널 절연막(114a) 및 식각 저지막 패턴(118a)이 구비되므로, 상기 터널 절연막(114a) 및 식각 저지막 패턴(118a)의 적층 구조(115)는 셀 트랜지스터의 터널막으로 제공될 수 있다. 따라서, 상기 식각 저지막 패턴(118a)은 셀 트랜지스터의 터널막의 기능을 할 수 있는 절연 물질을 포함할 수 있다. 또한, 상기 식각 저지막 패턴(118a)은 셀 트랜지스터가 목표 문턱 전압을 가질 수 있도록 터널 베리어 조건(즉, 일함수 조건)이 요구될 수 있다.
예를들어, 상기 식각 저지막 패턴(118a)은 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물등의 물질이 사용될 수 있다.
일부 실시예에서, 상기 터널 절연막(114a)이 셀 트랜지스터의 터널막으로 제공되고, 상기 식각 저지막 패턴(118a) 및 전하 저장막(114b)의 적층 구조는 셀 트랜지스터의 전하 저장막으로 제공될 수도 있다.
상기 식각 저지막 패턴(118a)은 터널 절연막(114a)과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 식각 저지막 패턴(118a)은 실리콘 산화물과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 실리콘 산화물을 건식 식각할 때 상기 식각 저지막 패턴은 거의 식각되지 않을 수 있다.
또한, 상기 식각 저지막 패턴(118a)은 습식 식각 공정을 통해 제거될 수 있는 물질을 포함할 수 있다. 한편, 상기 식각 저지막 패턴(118a)에 포함되는 물질을 습식 식각할 때 적어도 채널 패턴(116a)은 식각되지 않을 수 있다. 그러므로, 상기 습식 식각 공정에서, 상기 식각 저지막 패턴과 폴리실리콘은 높은 식각 선택비를 가질 수 있다.
상기 매립 절연 패턴(130)은 상기 채널 패턴들(116a) 및 터널 절연막(114a)의 제1 방향 사이에 개재될 수 있다. 즉, 상기 매립 절연 패턴(130)에 의해 적어도 채널 패턴들(116a)이 서로 이격되는 형상을 갖고, 터널 절연막(114a)이 서로 이격되는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 블록킹 유전막과 접촉될 수 있다. 이 경우, 상기 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a), 식각 저지막 및 전하 저장막(114b)은 상기 도전 패턴 구조물(110)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 전하 저장막(114b)과 접촉될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 식각 저지막과 접촉될 수도 있다. 이 경우, 상기 식각 저지막은 패터닝되지 않고 도전 패턴 구조물(110)의 측벽 상을 덮는 형상을 가질 수 있다.
도 29 내지 도 32는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
먼저, 도 6 내지 도 8을 참조로 설명한 방법과 동일한 공정을 수행하여 도전 패턴 구조물들을 형성한다.
도 29를 참조하면, 상기 도전 패턴 구조물(110) 및 하부 절연막(101) 표면 상에 블록킹 유전막(114c), 전하 저장막(114b), 식각 저지막(118) 및 터널 절연막(114a)을 형성한다. 또한, 상기 터널 절연막(114a) 상에 채널막(116)을 형성한다. 상기 채널막(116) 상에 트렌치를 채우는 제1 절연막(120)을 형성한다.
도 30을 참조하면, 상기 제1 절연막(120) 상에 식각 마스크를 형성하고, 상기 제1 절연막(120), 채널막(116) 및 터널 절연막(114a)을 건식 식각하여 제1 홀들(148)을 형성한다.
상기 건식 식각 공정을 수행할 때, 상기 식각 저지막(118)을 저지막으로 사용할 수 있다. 따라서, 상기 제1 홀(148)의 측벽에는 식각 저지막(118)이 노출될 수 있다. 또한, 상기 제1 홀들(148)을 형성함에 따라 상기 채널막(116)이 패터닝되어 채널 패턴(116a)이 형성될 수 있다. 또한, 상기 터널 절연막(114a)이 패터닝될 수 있다.
도 31을 참조하면, 상기 제1 홀들(148)의 측벽에 노출되는 식각 저지막(118)을 습식 식각 공정을 통해 식각하여 제2 홀들(150)을 형성한다. 따라서, 식각 저지막 패턴(118a)이 형성될 수 있다.
도 32를 참조하면, 상기 제2 홀들(150)의 측벽에 노출되는 전하 저장막(114b)을 습식 식각 공정을 통해 식각할 수 있다. 따라서, 상기 제2 홀들(150)보다 넓은 내부를 갖는 제3 홀들(150a)을 형성할 수 있다. 상기 제3 홀들(150a)이 형성됨에 따라, 상기 전하 저장막(114b)이 패터닝될 수 있다. 상기 제3 홀들(150a)의 제2 방향의 측벽에는 블록킹 유전막(114c)이 노출될 수 있다.
설명한 것과 같이, 습식 식각 공정을 통해 상기 식각 저지막 및 전하 저장막을 식각함으로써 플라즈마에 의한 데미지가 감소된 메모리 셀들을 형성할 수 있다.
한편, 상기 홀을 형성하는 공정에서 적어도 채널막이 패터닝되어 채널 패턴이 형성되도록 할 수 있다.
그러므로, 일부 실시예에서, 상기 식각 저지막(118)을 습식 식각하는 공정이 수행되지 않을 수 있다. 따라서, 수직형 반도체 소자의 평면도는 도 30과 같은 형상을 가질 수도 있다.
또한, 일부 실시예에서, 상기 식각 저지막(118)을 습식 식각하는 공정을 수행하고, 상기 전하 저장막(114b)을 습식 식각하는 공정은 수행되지 않을 수 있다. 따라서, 수직형 반도체 소자의 평면도는 도 31과 같은 형상을 가질 수도 있다.
도 33 및 도 34는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도 및 단면도이다.
상기 수직형 반도체 소자는 트렌치의 측벽 상에 적층되는 메모리 셀에 포함되는 막들의 적층 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 33은 한 층의 도전 패턴 부위를 수평 방향으로 절단하였을 때 보여지는 평면도이고, 도 34는 상기 수직형 반도체 소자를 제2 방향으로 절단하였을 때 단면도이다.
도 33 및 도 34를 참조하면, 상기 메모리 셀에 해당하는 트렌치의 측벽 상에는 블록킹 유전막(114c), 식각 저지막 패턴(118a), 전하 저장막(114b), 터널 절연막(114a), 채널 패턴(116a) 및 제1 절연막(120)이 순차적으로 구비될 수 있다.
예시적인 실시예에서, 상기 전하 저장막(114b) 상에 형성되는 식각 저지막 패턴(118a) 및 블록킹 유전막(114c)의 적층 구조는 셀 트랜지스터의 블록킹막으로 제공될 수도 있다. 따라서, 상기 식각 저지막 패턴(118a)은 예를들어, 상기 전하 저장막(114b)과 높은 밴드 갭을 갖는 것이 바람직하다.
일부 실시예에서, 상기 전하 저장막(114b) 및 식각 저지막 패턴(118a)의 적층 구조는 셀 트랜지스터의 전하 저장 구조물로 제공될 수 있다.
상기 식각 저지막 패턴(118a)은 상기 전하 저장막(114b)과 높은 건식 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 상기 식각 저지막 패턴(118a)은 건식 식각 공정을 수행할 때 상기 전하 저장막(114b)과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 실리콘 질화물을 건식 식각할 때 상기 식각 저지막 패턴(118a)은 거의 식각되지 않을 수 있다.
또한, 상기 식각 저지막 패턴(118a)은 습식 식각 공정을 통해 제거될 수 있는 물질을 포함할 수 있다. 한편, 상기 식각 저지막 패턴(118a)에 포함되는 물질을 습식 식각할 때 적어도 채널 패턴(116a)은 식각되지 않을 수 있다. 그러므로, 상기 습식 식각 공정에서, 상기 식각 저지막 패턴과 폴리실리콘은 높은 식각 선택비를 가질 수 있다.
상기 식각 저지막 패턴(118a)은 예를들어 알루미늄 산화물, 알루미늄 질화물 등의 물질을 포함할 수 있다.
상기 매립 절연 패턴(130)은 상기 채널 패턴들(116a), 터널 절연막(114a) 및 전하 저장막(114b)의 제1 방향 사이에 개재될 수 있다.
예시적인 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 블록킹 유전막(114c)과 접촉될 수 있다. 이 경우, 상기 블록킹 유전막(114c)은 상기 도전 패턴 구조물(110a)의 측벽 상에 연속적으로 형성되고, 상기 터널 절연막(114a), 전하 저장막(114b) 및 식각 저지막 패턴(118a)은 상기 도전 패턴 구조물(110a)의 측벽 상에서 제1 방향으로 서로 이격되도록 형성될 수 있다.
일부 실시예에서, 상기 매립 절연 패턴(130)의 제2 방향의 양 측은 상기 식각 저지막과 접촉될 수도 있다. 이 경우, 상기 식각 저지막은 패터닝되지 않고 도전 패턴 구조물(110)의 측벽 상을 덮는 형상을 가질 수 있다.
도 35 내지 도 37은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 평면도들이다.
먼저, 도 6 내지 도 8을 참조로 설명한 방법과 동일한 공정을 수행하여 도전 패턴 구조물들을 형성한다.
도 35를 참조하면, 상기 도전 패턴 구조물(110) 및 하부 절연막(101) 표면 상에 블록킹 유전막(114c), 식각 저지막(118), 전하 저장막(114b) 및 터널 절연막(114a)을 형성한다. 또한, 상기 터널 절연막 (114a) 상에 채널막(116)을 형성한다. 상기 채널막(116) 상에 트렌치 내부를 채우는 제1 절연막(120)을 형성한다.
도 36을 참조하면, 상기 제1 절연막(120 상에 식각 마스크를 형성하고, 상기 제1 절연막(120), 채널막(116), 터널 절연막(114a) 및 전하 저장막(114b)을 건식 식각하여 제1 홀들(158)을 형성한다.
상기 건식 식각 공정을 수행할 때, 상기 식각 저지막(118)에서 식각이 중지되도록 할 수 있다. 따라서, 상기 제1 홀(158)의 측벽에 식각 저지막(118)이 노출되도록 할 수 있다. 상기 제1 홀들(158)을 형성함에 따라 상기 채널막(116)이 패터닝되어 채널 패턴(116a)이 형성될 수 있다. 또한, 상기 터널 절연막(114a) 및 전하 저장막(114b)이 패터닝될 수 있다.
도 37을 참조하면, 상기 제1 홀들(158)의 측벽에 노출되는 식각 저지막(118)을 습식 식각 공정을 통해 식각하여 제2 홀(158a)이 형성될 수 있다. 상기 제2 홀(158a)의 제2 방향의 측벽에는 블록킹 유전막이 노출될 수 있다. 상기 공정에 의해 식각 저지막 패턴(118a)이 형성될 수 있다.
설명한 것과 같이, 습식 식각 공정을 통해 상기 식각 저지막(118)을 식각함으로써 플라즈마에 의한 데미지가 감소될 수 있다.
한편, 상기 홀을 형성하는 공정에서 적어도 채널막(116)이 패터닝되어 채널 패턴(116a)이 형성되도록 할 수 있다.
그러므로, 일부 실시예에서, 상기 식각 저지막을 식각하는 공정은 수행되지 않을 수 있다. 이 경우, 수직형 반도체 소자의 평면도는 도 36과 같은 형상을 가질 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101 : 하부 절연막 102a : 도전 패턴
104a : 절연 패턴 110 : 도전 패턴 구조물
112 : 트렌치 114 : 메모리막
116a : 채널 패턴 118a : 식각 저지막 패턴
114c : 블록킹 유전막 114b : 전하 저장막(114b)
114a : 터널 절연막 120 : 제1 절연막
122, 138, 148, 158 : 제1 홀
124, 140, 150, 158a : 제2 홀
124a, 140a, 150a : 제3 홀
130 : 매립 절연 패턴 130a : 상부 절연 패턴
132 : 에어갭

Claims (20)

  1. 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비되고, 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함되고;
    상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막;
    상기 메모리막 상에 구비되고, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들; 및
    상기 메모리막의 내부 또는 상기 채널 패턴의 표면 상에 배치되고, 상기 도전 패턴 구조물에 포함되는 적층된 도전 패턴들 및 절연 패턴들과 대향하고, 상기 제1 방향으로 이격되도록 배치되는 식각 저지막 패턴들이 구비되는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 채널 패턴 표면 상에 구비되는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 채널 패턴들 상에, 상기 트렌치 내부에서 제1 방향으로 이격되도록 배치되는 제1 절연막이 구비되는 수직형 반도체 소자.
  4. 제3항에 있어서, 상기 식각 저지막 패턴은 상기 제1 절연막의 물질과 높은 건식 식각 선택비를 갖는 물질을 포함하는 수직형 반도체 소자.
  5. 제1항에 있어서,상기 식각 저지막 패턴은 습식 식각 공정을 통해 제거되는 물질을 포함하는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 식각 저지막 패턴은 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물, 도핑된 실리콘 또는 게르마늄을 포함하는 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 채널 패턴들 사이 부위의 상기 트렌치 내부를 채우는 매립 절연 패턴이 구비되는 수직형 반도체 소자.
  8. 제7항에 있어서, 상기 매립 절연 패턴에서 상기 제1 방향과 수직한 제2 방향의 가장자리 부위는 중심 부위에 비해 상기 제1 방향으로 폭이 더 넓은 형상을 갖는 수직형 반도체 소자.
  9. 제1항에 있어서, 상기 채널 패턴들 사이 부위의 상기 트렌치의 상부를 덮는 상부 절연 패턴이 구비되고, 상기 상부 절연 패턴 저면 아래의 트렌치의 하부는 에어갭이 구비되는 수직형 반도체 소자.
  10. 제1항에 있어서, 상기 메모리막에 포함되는 적어도 하나의 막은 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 수직형 반도체 소자.
  11. 제10항에 있어서, 상기 전하 저장막 및 터널 절연막은 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 수직형 반도체 소자.
  12. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 채널 패턴과 메모리막 사이에 구비되는 수직형 반도체 소자.
  13. 제1항에 있어서, 상기 식각 저지막 패턴은 상기 메모리막을 구성하는 블록킹 유전막, 전하 저장막 및 터널 절연막들 중 2개의 막들 사이에 개재되는 수직형 반도체 소자.
  14. 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비되고, 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함되고;
    상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막;
    상기 메모리막 상에 구비되고, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들;
    상기 채널 패턴들 상에 구비되고, 상기 제1 방향으로 이격되도록 배치되는 식각 저지막 패턴들; 및
    상기 식각 저지막 패턴들 상에 상기 트렌치 내부에서 제1 방향으로 이격되도록 배치되는 제1 절연막을 포함하는 수직형 반도체 소자.
  15. 제14항에 있어서, 상기 식각 저지막 패턴은 습식 식각 공정을 통해 제거되는 물질을 포함하는 수직형 반도체 소자.
  16. 제14항에 있어서, 상기 식각 저지막 패턴은 상기 제1 절연막에 포함되는 물질과 높은 건식 식각 선택비를 갖는 물질을 포함하는 수직형 반도체 소자.
  17. 제14항에 있어서, 상기 채널 패턴들 사이 부위의 상기 트렌치 내부를 채우는 매립 절연 패턴이 구비되는 수직형 반도체 소자.
  18. 제17항에 있어서, 상기 매립 절연 패턴에서 상기 제1 방향과 수직한 제2 방향의 가장자리 부위는 중심 부위에 비해 상기 제1 방향으로 폭이 더 넓은 형상을 갖는 수직형 반도체 소자.
  19. 기판 상에 도전 패턴들 및 절연 패턴들이 상기 기판 표면과 수직한 방향으로 번갈아 반복 적층되고 제1 방향으로 연장되는 도전 패턴 구조물들이 구비되고, 상기 도전 패턴 구조물들 사이에는 제1 방향으로 연장되는 트렌치가 포함되고;
    상기 도전 패턴 구조물들의 측벽 상에 적층되고, 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 메모리막;
    상기 메모리막 상에 구비되고, 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 채널 패턴들;
    상기 채널 패턴들 상에, 상기 트렌치 내부에서 제1 방향으로 이격되도록 배치되는 제1 절연막; 및
    상기 제1 절연막과 상기 블록킹 유전막들 사이에 위치하고, 상기 제1 방향으로 이격되는 식각 저지막 패턴이 구비되고,
    상기 식각 저지막 패턴은 습식 식각 공정을 통해 제거되는 물질을 포함하는 수직형 반도체 소자.
  20. 제19항에 있어서, 상기 메모리막에 포함되는 적어도 하나의 막은 상기 트렌치 내부에서 상기 제1 방향으로 이격되도록 배치되는 수직형 반도체 소자.
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