CN111312720A - 垂直半导体器件 - Google Patents

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Abstract

本公开提供了垂直半导体器件。一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括交替堆叠在基板的上表面上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和存储层中的阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。

Description

垂直半导体器件
技术领域
示例实施方式涉及垂直半导体器件。更具体地，示例实施方式涉及具有稳定结构的垂直半导体器件。
背景技术
已经发展了垂直半导体器件，该垂直半导体器件包括分别在多个水平面处垂直地堆叠在基板上的多个存储单元。可以执行干蚀刻工艺以形成在垂直方向上堆叠的存储单元，因此蚀刻损伤可能在存储单元中包括的层图案处发生。
发明内容
示例实施方式提供一种具有改善的电特性和减少的蚀刻损伤的垂直半导体器件。
示例实施方式提供一种制造垂直半导体器件的方法。
根据一示范性实施方式，一种垂直半导体器件包括：导电图案结构，在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；第一绝缘层，设置在沟槽中并在第一方向上彼此间隔开；沟道图案，设置在存储层上且在沟槽中并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层与阻挡电介质层之间。蚀刻停止层图案在第一方向上彼此间隔开。
根据本发明构思的一示范性实施方式，一种垂直半导体器件包括：多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；以及蚀刻停止层图案，设置在沟槽中并在第一方向上彼此间隔开。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。每个蚀刻停止层图案和对应的沟道图案层叠在第二方向上且在沟槽中。
根据本发明构思的一示范性实施方式，一种垂直半导体器件包括：导电图案结构，每个导电图案结构在第一方向上延伸；沟槽，在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间；存储层，设置在沟槽的侧壁上；沟道图案，设置在存储层上且在沟槽中，并在第一方向上彼此间隔开；第一绝缘层，在沟槽中设置在沟道图案上并在第一方向上彼此间隔开；以及蚀刻停止层图案，在第一方向上彼此间隔开。存储层包括在沟槽的侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。每个导电图案结构包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在基板上的导电图案和绝缘层。每个蚀刻停止层图案设置在对应的第一绝缘层和阻挡电介质层之间。
根据本发明构思的一示范性实施方式，一种制造垂直半导体器件的方法被如下提供。形成导电图案结构。每个导电图案结构在第一方向上延伸。在交叉第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间形成沟槽。在沟槽的侧壁上形成存储层。存储层包括在沟槽的侧壁上在第二方向上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层。在存储层上形成沟道层和蚀刻停止层。在蚀刻停止层上形成初始第一绝缘层以填充沟槽。使用干蚀刻工艺在初始第一绝缘层中形成多个第一孔，从而暴露蚀刻停止层并且形成设置在沟槽中且在第一方向上彼此间隔开的多个第一绝缘层。使用湿蚀刻工艺通过所述多个第一孔蚀刻该蚀刻停止层和沟道层，以形成布置在第一方向上的多个蚀刻停止层图案和布置在第一方向上的多个沟道图案。
根据本发明构思的一示范性实施方式，一种垂直半导体器件包括蚀刻停止层图案。执行干蚀刻工艺以暴露蚀刻停止层图案，然后执行湿蚀刻工艺。因此，由于对存储单元执行的干蚀刻工艺引起的损伤减小，因此垂直半导体器件可以具有优良的电特性。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图37描绘了如这里描述的非限制性的示例实施方式。
图1是示出根据示例实施方式的垂直半导体器件的透视图；
图2和图3分别是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图；
图4和图5是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图；
图6至图18是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的透视图和平面图；
图19是示出根据示例实施方式的垂直半导体器件的透视图；
图20是示出根据示例实施方式的制造垂直半导体器件的方法的一阶段的透视图；
图21和图22分别是示出根据示例实施方式的垂直半导体器件的平面图和剖视图；
图23至图26是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图；
图27和图28是示出根据示例实施方式的垂直半导体器件的平面图和剖视图；
图29至图32是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图；
图33和图34是示出根据示范性实施方式的垂直半导体器件的平面图和剖视图；以及
图35至图37是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图。
具体实施方式
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。
在说明书中，基本上平行于基板的上表面的方向被定义为第一方向。基本上平行于基板的上表面且垂直于第一方向的方向被定义为第二方向。基本上垂直于基板的上表面的方向被定义为垂直方向。
图1是示出根据示例实施方式的垂直半导体器件的透视图。图2和图3分别是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图。图4和图5是示出根据示例实施方式的垂直半导体器件的部分的平面图和剖视图。
图2和图4的每个是沿着图1的线I-I'截取的平面图。图3和图5的每个是图1的“A”部分的剖视图。
参照图1至图3，下绝缘层101可以形成在基板100上。多个导电图案结构110可以在第二方向上彼此间隔开地布置。每个导电图案结构110可以在第一方向上延伸。具有重复地且交替地彼此堆叠的导电图案102a和绝缘图案104a的每个导电图案结构110可以形成在下绝缘层101上。
基板100可以包括半导体材料。基板100可以包括例如硅基板、锗基板或硅锗基板。
多个导电图案结构110可以布置在第二方向上。每个导电图案结构110可以在第一方向上延伸。沟槽112(参照图7)可以形成在所述多个导电图案结构110中的两个相邻的导电图案结构之间。为了附图的清晰，沟槽112可以在一些图(例如图1)中省略。在图1中，虚线表示沟槽的延伸方向。在这种情形下，沟槽112可以参照图7来识别，沟槽112可以在第一方向上延伸。导电图案102a可以分别用作晶体管的栅电极。
在示例实施方式中，导电图案102a可以包括多晶硅。
在一些示例实施方式中，导电图案102a可以包括可通过干蚀刻工艺容易地去除的材料，诸如金属。导电图案102a可以包括例如钛、钛氮化物、钽、钽氮化物等。
在示例实施方式中，绝缘图案104a可以包括基于氧化物的材料，例如硅氧化物、硅碳酸酯、硅氟氧化物等。
在下文，所述多个导电图案结构110中的一对相邻的导电图案结构可以分别描述为第一导电图案结构110a和第二导电图案结构110b。
在示例实施方式中，设置在第一导电图案结构110a的顶部处的导电图案102a(即第一最上面的导电图案)可以用作串选择晶体管(SST)的栅电极。设置在第二导电图案结构110b的顶部处的导电图案102a(即第二最上面的导电图案)可以用作接地选择晶体管(GST)的栅电极。
此外，设置在第一导电图案结构110a的顶部和第二导电图案结构110b的顶部下面的导电图案102a可以用作单元晶体管的栅电极。也就是，单元晶体管的栅电极可以分别用作字线。在一些示例实施方式中，设置在第一导电图案结构110a的最下部分和第二导电图案结构110b的最下部分处的导电图案102a(即最下面的导电图案)可以用作辅助晶体管的栅电极。
存储层114可以共形地形成在导电图案结构110的表面上。存储层114还可以共形地形成在所述多个导电图案结构110中的两个相邻的导电图案结构之间的下绝缘层101上。沟道图案116a和蚀刻停止层图案118a可以形成在存储层114上。也就是，蚀刻停止层图案118a可以不直接接触存储层114。
存储层114可以包括依次堆叠的阻挡电介质层114c、电荷储存层114b和隧道绝缘层114a。例如，阻挡电介质层114c可以包括硅氧化物，电荷储存层114b可以包括硅氮化物，隧道绝缘层114a可以包括硅氧化物。
沟道图案116a可以形成在第一导电图案结构110a的侧壁和第二导电图案结构110b的侧壁上以及在第一导电图案结构110a和第二导电图案结构110b之间的下绝缘层101上。沟道图案116a可以形成在导电图案结构110的上表面的一部分上。沟道图案116a可以包括例如多晶硅。
在剖视图中，形成在沟槽112中的沟道图案116a可以具有U形。在一示例实施方式中，形成在沟槽112中的复数个沟道图案116a(即多个沟道图案116a)可以在第一方向上彼此间隔开。
蚀刻停止层图案118a可以在沟槽112中形成在每个沟道图案116a上。在一示例实施方式中，复数个蚀刻停止层图案118a(即多个蚀刻停止层图案118a)可以设置在沟槽112中以在第一方向上彼此间隔开。
蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于随后描述的第一绝缘层120的材料具有高蚀刻选择性的材料。例如，蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于硅氧化物具有高蚀刻选择性的材料。也就是，当硅氧化物被干蚀刻时，蚀刻停止层图案118a可以几乎不被蚀刻。
此外，蚀刻停止层图案118a可以包括可通过湿蚀刻工艺容易地去除的材料。
在示例实施方式中，蚀刻停止层图案118a可以包括例如铝氧化物、铝氮化物、硅氮化物、掺杂的硅、锗等。
第一绝缘层120可以形成在蚀刻停止层图案118a上以填充沟槽112的至少一部分。第一绝缘层120可以包括硅氧化物。在一示例实施方式中，复数个第一绝缘层120(即多个第一绝缘层120)可以形成在沟槽112中以在第一方向上彼此间隔开。
因此，形成在沟槽112中的沟道图案116a、蚀刻停止层图案118a和第一绝缘层120可以用作具有柱形状的柱结构。复数个柱结构可以形成在沟槽112中并可以在第一方向上彼此间隔开地布置。在一示例实施方式中，蚀刻停止层图案118a、沟道图案116a、隧道绝缘层114a、电荷储存层114b可以在第一绝缘层120和阻挡电介质层114c之间在第二方向上彼此堆叠或者层叠。
填充绝缘图案130可以填充沟槽112中的所述柱结构之间的部分。因此，设置在沟槽112中的沟道图案116a可以通过填充绝缘图案130而在第一方向上彼此间隔开。也就是，填充绝缘图案130可以在沟槽112中位于存储单元之间的区域中。位于从基板100的上表面起的相同水平面处的沟道图案116a、存储层114以及导电图案102a中的对应一个可以用作一个存储单元。
例如，填充绝缘图案130可以包括硅氧化物。在这种情形下，填充绝缘图案130和第一绝缘层120可以包括基本上相同的材料，因此填充绝缘图案130和第一绝缘层120可以合并成一个绝缘结构。在一些示例实施方式中，填充绝缘图案130可以包括具有比硅氧化物的介电常数低的介电常数的低k电介质材料。在这种情形下，填充绝缘图案130具有与第一绝缘层120的材料不同的材料。
在示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触存储层114中包括的一个层。在设置于沟槽112中的存储层114中包括的至少一个层可以被分成在第一方向上彼此间隔开的多个岛。
在示例实施方式中，如图2和图3所示，填充绝缘图案130在第二方向上的两侧可以接触阻挡电介质层114c。在这种情形下，阻挡电介质层114c可以连续地形成在导电图案结构110的侧壁上，包括隧道绝缘层114a和电荷储存层114b的堆叠结构可以形成在阻挡电介质层114c上以在第一方向上彼此间隔开。因此，阻挡电介质层114c的一部分和填充绝缘图案130可以形成在沟槽112中且在存储单元之间。
此外，阻挡电介质层114c、电荷储存层114b、隧道绝缘层114a、沟道图案116a、蚀刻停止层图案118a和第一绝缘层120可以依次堆叠在沟槽112的侧壁上用于形成存储单元。由于相邻的存储单元中的电荷储存层114b可以彼此间隔开，所以在相邻的存储单元中存储的数据之间的干扰或干涉可以减少。
在示例实施方式中，如图4和图5所示，填充绝缘图案130在第二方向上的两侧可以接触隧道绝缘层114a。在这种情形下，隧道绝缘层114a、电荷储存层114b和阻挡电介质层114c可以连续地形成在导电图案结构110的侧壁上。因此，阻挡电介质层114c的一部分、电荷储存层114b的一部分、隧道绝缘层114a的一部分和填充绝缘图案130可以形成在沟槽112中且在存储单元之间。
本发明不限于此。在没有示出的一示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触电荷储存层114b。在这种情形下，阻挡电介质层114c和电荷储存层114b可以连续地形成在导电图案结构110的侧壁上。因此，阻挡电介质层114c的一部分、电荷储存层114b的一部分和填充绝缘图案130可以形成在沟槽112中且在存储单元之间。
填充绝缘图案130在第二方向上的边缘部分在第一方向上的宽度可以大于填充绝缘图案130在第二方向上的中心部分在第一方向上的宽度。该边缘部分可以接触隧道绝缘层114a。该中心部分可以设置于在第一方向上布置的多个第一绝缘层120中的两个相邻的第一绝缘层之间。在一示例实施方式中，沟道图案116a在第一方向上的宽度可以小于第一绝缘层120在第一方向上的宽度。
此外，填充绝缘图案130可以具有在第二方向上的边缘部分的在第一方向上的两端的圆化形状。例如，填充绝缘图案130可以具有圆化的拐角。
在示例实施方式中，形成在相邻的第一导电图案结构110a和第二导电图案结构110b的上表面上的沟道图案116a可以具有彼此不同的布置。例如，形成在第一导电图案结构110a的上表面上的沟道图案116a可以具有从形成在第二导电图案结构110b的上表面上的沟道图案116a的位置在第一方向上偏移的位置。
在示例实施方式中，在第一导电图案结构110a的上表面上的沟道图案116a可以在第一方向上彼此间隔开；然而，在第二导电图案结构110b的上表面上的沟道图案116a可以在第一方向上彼此连接。在这种情形下，形成在第一导电图案结构110a的上表面上的沟道图案116a可以连接到串选择晶体管，形成在第二导电图案结构110b的上表面上的沟道图案116a可以连接到接地选择晶体管。
沟道图案116a、存储层114、以及导电图案102a中的对应一个可以用作一个存储单元。在剖视图中，形成在沟槽112中的沟道图案116a可以具有U形。因此，由该沟道图案116a形成的多个存储单元可以布置为具有U形，使得一个单元串可以具有U形。
上绝缘层134可以形成在导电图案结构110的上表面的一部分上。
形成在第一导电图案结构110a的上表面上的沟道图案116a可以电连接到位线接触(未示出)和位线(未示出)。位线可以在第二方向上延伸。
形成在第二导电图案结构110b的上表面上的沟道图案116a可以电连接到接地接触(未示出)和接地线(未示出)。
由于形成蚀刻停止层图案118a，所以在形成沟道图案116a和/或存储层114的过程中可以减少由于等离子体引起的层的表面损伤。因此，垂直半导体器件可以具有优良的电特性。
图6至图18是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的透视图和平面图。
具体地，图6、图7、图9、图11、图12、图14、图17和图18是透视图，图8、图10、图13、图15和图16是平面图。每个平面图沿着图1的线I-I'截取。在图12、图14、图17和图18中，虚线表示沟槽的延伸方向。
参照图6，可以在基板100上形成下绝缘层101。可以在下绝缘层101上交替且重复地形成导电层102和绝缘层104。
在示例实施方式中，导电层102可以包括多晶硅。在一些示例实施方式中，导电层102可以由可通过干蚀刻工艺容易地去除的材料形成，诸如金属。例如，导电层102可以包括例如钛、钛氮化物、钽、钽氮化物等。
在示例实施方式中，绝缘层104可以由基于氧化物的材料(例如硅氧化物、硅碳酸酯、硅氟氧化物等)形成。
参照图7和图8，导电层102的部分和绝缘层104的部分可以被蚀刻以在下绝缘层101上形成导电图案结构110。导电图案结构110可以包括交替且重复地堆叠的导电图案102a和绝缘图案104a。
导电图案结构110可以在第一方向上延伸以具有线形状。多个导电图案结构110可以在第二方向上彼此间隔开。因此，在第一方向上延伸的沟槽112可以形成在所述多个导电图案结构110中的两个相邻的导电图案结构之间。
导电图案102a可以通过后续工艺用作包括在单元串中的晶体管的栅电极。
参照图9和图10，可以在导电图案结构110的表面和下绝缘层101的表面上形成存储层114。可以在存储层114上形成沟道层116和蚀刻停止层118。
存储层114、沟道层116和蚀刻停止层118可以共形地形成在导电图案结构110的侧壁和上表面以及通过沟槽112的底部暴露的下绝缘层101上。在形成蚀刻停止层118之后，沟槽112的内部空间可以保留。在一示例实施方式中，蚀刻停止层118可以部分地填充沟槽112。
存储层114可以包括从导电图案结构110的侧壁依次堆叠的阻挡电介质层114c、电荷储存层114b和隧道绝缘层114a。例如，阻挡电介质层114c可以包括硅氧化物，电荷储存层114b可以包括硅氮化物，隧道绝缘层114a可以包括硅氧化物。
沟道层116可以包括例如多晶硅。
蚀刻停止层118可以包括在干蚀刻工艺中相对于随后形成的第一绝缘层120的材料具有高蚀刻选择性的材料。例如，蚀刻停止层118可以包括在干蚀刻工艺中相对于硅氧化物具有高蚀刻选择性的材料。也就是，当干蚀刻硅氧化物时，蚀刻停止层118可以几乎不被蚀刻。
此外，蚀刻停止层118可以包括可通过湿蚀刻工艺去除的材料。
在示例实施方式中，蚀刻停止层118可以包括例如铝氧化物、铝氮化物、硅氮化物、掺杂的硅、锗等。
参照图11，可以在蚀刻停止层118上形成第一绝缘层120以填充沟槽112。在示例实施方式中，第一绝缘层120可以包括例如硅氧化物。
在示例实施方式中，在形成第一绝缘层120之后，可以平坦化第一绝缘层120的上表面。在一示例实施方式中，关于后续工艺诸如CMP(化学机械抛光)或回蚀刻工艺，第一绝缘层120的上表面可以被平坦化。在这种情形下，第一绝缘层120的平坦化的上表面可以覆盖导电图案结构110的上表面上的蚀刻停止层118。
参照图12和图13，可以在第一绝缘层120上形成蚀刻掩模。可以蚀刻第一绝缘层120以形成多个第一孔122。第一绝缘层120可以被称为初始第一绝缘层120。在一示例实施方式中，初始第一绝缘层120可以被图案化为包括第一孔122的第一绝缘层120。
在这种情形下，可以使用蚀刻停止层118蚀刻第一绝缘层120。也就是，第一绝缘层120可以被蚀刻使得蚀刻停止层118可以被暴露。因此，蚀刻停止层118可以在第一孔122的在第二方向上的侧壁以及第一孔122的底部处暴露。此外，第一绝缘层120可以在第一孔122的在第一方向上的侧壁处暴露。例如，第一孔122可以在垂直于基板100的上表面的第三方向上延伸以暴露蚀刻停止层118的侧壁118s和第一绝缘层120的侧壁120s。侧壁118s和侧壁120s可以对应于每个第一孔122的侧壁。
第一孔122可以设置在沟槽112中。此外，多个第一孔122可以重复地布置为在第一方向上彼此间隔开。
在示例实施方式中，多个第一孔122可以在第二方向上布置为Z字形方式。在一些示例实施方式中，多个第一孔122可以在第二方向上彼此对准。
参照图14和图15，通过第一孔122暴露的蚀刻停止层118可以被湿蚀刻，然后沟道层116可以通过湿蚀刻工艺蚀刻以形成具有比第一孔122的内部空间大的内部空间的第二孔124。
蚀刻停止层118可以使用与铵氟化物和氢氟酸混合的蚀刻剂(例如LAL)或包括磷酸的蚀刻剂来蚀刻。此外，蚀刻速度和蚀刻选择性可以通过蚀刻剂的温度条件和成分来控制。
通过形成第二孔124，蚀刻停止层118的部分和沟道层116的部分可以被去除以形成蚀刻停止层图案118a和沟道图案116a。在示例实施方式中，隧道绝缘层114a可以在第二孔124的在第二方向上的侧壁处暴露。在湿蚀刻工艺中，第一绝缘层120可以不被蚀刻。
设置在沟槽112中的蚀刻停止层图案118a可以在第一方向上彼此间隔开。此外，设置在沟槽112中的沟道图案116a可以在第一方向上彼此间隔开。在一示例实施方式中，设置在沟槽112中的蚀刻停止层图案118a和设置在沟槽112中的沟道图案116a可以在用于形成第二孔124的湿蚀刻中被第一绝缘层120保护。因此，设置在沟槽112中的蚀刻停止层图案118a和设置在沟槽112中的沟道图案116a的每个可以通过第二孔124被分成多个岛。所述多个岛可以在第一方向上彼此间隔开。在一示例实施方式中，设置在导电图案结构110的上表面上的蚀刻停止层图案118a可以连续地形成，设置在导电图案结构110的上表面上的沟道图案116a可以连续地形成。
当执行湿蚀刻工艺时，蚀刻停止层118和沟道层116可以在第一方向和第二方向的每个上被蚀刻。因此，蚀刻停止层118和沟道层116的被蚀刻部分在第一方向上的宽度可以比第一绝缘层120的被蚀刻部分(即第一孔122的一部分)在第一方向上的宽度大。也就是，在第二孔124中，在第二方向上的边缘部分在第一方向上的宽度可以大于在第二方向上的中心部分在第一方向上的宽度。此外，在第二孔124中，在第二方向上的边缘部分在第一方向上的两端可以具有圆化的形状。
当干蚀刻沟道层以形成沟道图案时，可能发生沟道图案的蚀刻损伤，例如等离子体损伤。因此，随后形成的存储单元会不具有正常的电特性。
然而，如上所述，沟道图案116a可以通过湿蚀刻工艺形成。因此，当形成沟道图案116a时，可以不发生等离子体损伤。此外，可以不产生由于沟道图案116a的等离子体损伤引起的存储单元的电特性的变化。
参照图16，通过第二孔124的侧壁暴露的隧道绝缘层114a可以通过湿蚀刻工艺蚀刻，然后电荷储存层114b可以通过湿蚀刻工艺蚀刻。因此，第三孔124a可以形成为具有比第二孔124的内部空间大的内部空间。阻挡电介质层114c可以在第三孔124a的在第二方向上彼此相对的侧壁处暴露。
隧道绝缘层114a和电荷储存层114b可以通过形成第三孔124a而被图案化。例如，隧道绝缘层114a和电荷储存层114b的每个可以设置在沟槽112中并可以通过第三孔124a而被图案化为在第一方向上彼此间隔开的多个岛。因此，沟槽112中的隧道绝缘层114a可以在第一方向上彼此间隔开，并且沟槽112中的电荷储存层114b可以在第一方向上彼此间隔开。
类似于第二孔124，在第三孔124a中，在第二方向上的边缘部分在第一方向上的宽度可以大于在第二方向上的中心部分在第一方向上的宽度。此外，在第三孔124a中，在第二方向上的边缘部分在第一方向上的两端可以具有圆化的形状。在一示例实施方式中，第三孔124a可以具有圆化的拐角。
当蚀刻隧道绝缘层114a时，通过第二孔124的侧壁暴露的第一绝缘层120可以一起被部分地蚀刻。
由于电荷储存层114b通过湿蚀刻工艺而彼此分开，所以每个存储单元可以包括分离的电荷储存层114b。因此，可以减少在相邻的存储单元中存储的数据之间的干扰或干涉。
在一些示例实施方式中，可以不执行参照图16描述的湿蚀刻工艺。在这种情形下，如图15所示，沟道图案116a可以在第一方向上彼此间隔开，在沟槽112的侧壁上的存储层114可以在第一方向上连续地延伸而没有切割部分。
在一些示例实施方式中，可以执行湿蚀刻工艺，使得仅隧道绝缘层114a可以被蚀刻。在这种情形下，隧道绝缘层114a可以在第一方向上彼此间隔开，并且在沟槽112的侧壁上的电荷储存层114b和阻挡电介质层114c的每个可以连续地延伸而没有切割部分。
参照图17，可以形成填充绝缘图案130以填充第三孔124a。
在示例实施方式中，可以形成绝缘层以完全地填充第三孔124a。该绝缘层的上表面可以被平坦化以形成填充绝缘图案130。
在示例实施方式中，填充绝缘图案130可以包括与第一绝缘层120的材料相同的材料。例如，填充绝缘图案130可以包括例如硅氧化物。在一些示例实施方式中，填充绝缘图案130可以包括具有比硅氧化物的介电常数低的介电常数的低k电介质层。
在示例实施方式中，在形成填充绝缘图案130之后，第一绝缘层120可以保留在导电图案结构110的上表面上。在这种情形下，绝缘层可以被平坦化以形成填充绝缘图案130，直到第一绝缘层120的上表面被暴露。在一些示例实施方式中，在用于形成填充绝缘图案130的平坦化工艺之后，蚀刻停止层图案118a可以被暴露。例如，绝缘层可以被平坦化以形成填充绝缘图案130，直到设置在导电图案结构110的上表面上的蚀刻停止层图案118a被暴露。在这种情形下，形成在导电图案结构110的上表面上的第一绝缘层120可以通过平坦化工艺去除。
参照图18，第一绝缘层120、蚀刻停止层图案118a和沟道图案116a的形成在导电图案结构110的上表面上的部分可以被蚀刻。然后，可以形成上绝缘层134以填充被蚀刻的部分。
因此，在剖视图中，在相邻的导电图案结构110之间的沟道图案116a可以具有U形。相邻的导电图案结构110被分别称为第一导电图案结构110a和第二导电图案结构110b。
在示例实施方式中，可以蚀刻第一绝缘层120、蚀刻停止层图案118a和沟道图案116a，使得形成在第一导电图案结构110a的上表面上的沟道图案116a可以在第一方向和第二方向上彼此分离。因此，形成在第一导电图案结构110a的上表面上的沟道图案116a可以在第一方向上间隔开。此外，形成在第一导电图案结构110a的上表面上的沟道图案116a可以在第二方向上间隔开。
另一方面，形成在第二导电图案结构110b的上表面上的沟道图案116a可以不被蚀刻。因此，形成在第二导电图案结构110b的上表面上的沟道图案116a可以具有在第一方向上的被连接的形状。
形成在第一导电图案结构110a的上表面上的沟道图案116a可以连接到串选择晶体管，形成在第二导电图案结构110b的上表面上的沟道图案116a可以连接到接地选择晶体管。
也就是，单元串可以包括相邻的第一导电图案结构110a和第二导电图案结构110b、形成在第一导电图案结构110a和第二导电图案结构110b之间的具有U形的沟道图案以及存储层。此外，在第一导电图案结构110a和第二导电图案结构110b中包括的导电图案102a可以用作单元串中包括的晶体管的栅电极。
尽管没有示出，但是形成在第一导电图案结构110a的上表面上的每个沟道图案116a可以电连接到位线接触和位线。位线可以在第二方向上延伸。此外，形成在第二导电图案结构110b的上表面上的沟道图案116a可以电连接到接地接触和接地线。
如上所述，蚀刻停止层118可以形成在相邻的第一导电图案结构110a和第二导电图案结构110b之间的沟槽112中。因此，在用于形成沟道图案116a的工艺中，首先，可以执行干蚀刻工艺以使蚀刻停止层118暴露。此后，可以通过湿蚀刻工艺去除蚀刻停止层118和被蚀刻停止层118覆盖的层，从而可以减少由于干蚀刻工艺引起的等离子体损伤。
图19是示出根据示例实施方式的垂直半导体器件的透视图。
图19的垂直半导体器件可以与图1中示出的垂直半导体器件基本上相同，除了上绝缘图案之外。
在示例实施方式中，沿着图19的线I-I'截取的平面图可以与图2和图4中的一个基本上相同。图19的“A”部分的剖视图可以与图3和图5中的一个基本上相同。
参照图19，上绝缘图案130a可以在第一方向上接触柱结构之间的上侧壁。也就是，上绝缘图案130a可以仅形成在沟槽112的上部处，不完全填充沟槽112。沟槽112的在上绝缘图案130a的底部下面的下部可以没有用层填充。
在示例实施方式中，上绝缘图案130a可以形成在设置于导电图案结构110的上表面上的第一绝缘层120上。
作为空的空间保留的气体间隙132可以形成在沟槽112中在上绝缘图案130a的底部下面。因此，在第一方向上相邻的所述柱结构之间的寄生电容可以减小，从而可以减小存储单元串之间的干扰或干涉。如这里讨论的术语“气体”可以指的是大气，或者指可能在制造工艺期间存在的其它气体。
图20是示出根据示例实施方式的制造垂直半导体器件的方法的一阶段的透视图。
制造垂直半导体器件的该方法可以与参照图6至图18描述的方法基本上相同，除了形成上绝缘图案130a之外。
首先，可以执行与参照图6至图16示出的工艺基本上相同或类似的工艺，以形成图16中示出的结构。然后，参照图20，可以在第一绝缘层120上形成上绝缘图案130a以仅填充第三孔124a的上部。因此，气体间隙132可以形成在第三孔124a中且在上绝缘图案130a下面。
上绝缘图案130a可以通过其中台阶覆盖特性不好的沉积工艺形成。在这种情形下，上绝缘图案130a可以没有被共形地沉积。
此后，可以执行参照图18示出的工艺以形成图19中示出的垂直半导体器件。
图21和图22分别是示出根据示例实施方式的垂直半导体器件的平面图和剖视图。
该垂直半导体器件可以与图1至图3中示出的垂直半导体器件基本上相同或相似，除了形成在沟槽112的侧壁上的存储单元中包括的层的堆叠结构之外。
图21是在水平方向上截取的一个导电图案的一部分的平面图，图22是该垂直半导体器件在第二方向上截取的剖视图。
参照图21和图22，阻挡电介质层114c、电荷储存层114b、隧道绝缘层114a、蚀刻停止层图案118a、沟道图案116a和第一绝缘层120可以依次形成在沟槽112的侧壁上用于形成存储单元。
蚀刻停止层图案118a可以形成在沟道图案116a和隧道绝缘层114a之间，使得包括蚀刻停止层图案118a和隧道绝缘层114a的堆叠结构115可以用作单元晶体管的隧道层。因此，蚀刻停止层图案118a可以包括可用作单元晶体管的隧道层的一部分的绝缘材料。此外，蚀刻停止层图案118a可以具有隧道势垒条件(即功函数条件)，使得单元晶体管可以具有目标阈值电压。
蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于沟道图案116a具有高蚀刻选择性的材料。也就是，当干蚀刻沟道层以形成沟道图案116a时，用于形成蚀刻停止层图案118a的蚀刻停止层可以几乎不被蚀刻。在一示例实施方式中，沟道图案116a可以包括多晶硅。例如，蚀刻停止层图案118a可以包括可在多晶硅的干蚀刻工艺中几乎不被蚀刻的材料。
此外，蚀刻停止层图案118a可以包括可通过湿蚀刻工艺容易地去除的材料。当蚀刻停止层被湿蚀刻以形成蚀刻停止层图案118a时，至少沟道图案116a可以不被蚀刻。因此，在湿蚀刻工艺中，蚀刻停止层图案118a和沟道图案116a可以具有相对于彼此的高蚀刻选择性。
例如，蚀刻停止层图案118a可以包括例如铝氧化物、铝氮化物、硅氮化物等的材料。
填充绝缘图案130可以在第一方向上插设在沟道图案116a之间。也就是，沟道图案116a可以通过填充绝缘图案130而彼此间隔开。
在示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触阻挡电介质层114c。在这种情形下，阻挡电介质层114c可以连续地形成在导电图案结构110的侧壁上。在导电图案结构110的侧壁上的隧道绝缘层114a可以在第一方向上彼此间隔开，并且在导电图案结构110的侧壁上的电荷储存层114b可以在第一方向上彼此间隔开。因此，填充绝缘图案130以及阻挡电介质层114c的一部分可以形成在沟槽112中在存储单元之间。在一示例实施方式中，填充绝缘图案130可以接触阻挡电介质层114c的所述部分。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触隧道绝缘层114a。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触电荷储存层114b。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触蚀刻停止层。在这种情形下，蚀刻停止层可以不被图案化，使得蚀刻停止层可以覆盖导电图案结构110的侧壁。
图23至图26是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图。
图23至图26示出在水平方向上截取的一个导电图案的一部分。
首先，可以通过执行与参照图6至图8示出的工艺相同的工艺形成导电图案结构110。
参照图23，可以在导电图案结构110的表面和下绝缘层101的表面上依次形成阻挡电介质层114c、电荷储存层114b和隧道绝缘层114a。此外，可以在隧道绝缘层114a上依次形成蚀刻停止层118和沟道层116。可以在沟道层116上形成第一绝缘层120以填充沟槽112。
参照图24，可以在第一绝缘层120上形成蚀刻掩模。第一绝缘层120和沟道层116可以被干蚀刻以形成第一孔138。
当执行干蚀刻工艺时，蚀刻停止层118可以用作停止层。因此，蚀刻停止层118可以被第一孔138在第二方向上的侧壁暴露。当形成第一孔138时，沟道层116可以被图案化以形成沟道图案116a。
参照图25，由第一孔138的侧壁暴露的蚀刻停止层118可以通过湿蚀刻工艺蚀刻以形成第二孔140。因此，隧道绝缘层114a可以由第二孔140的侧壁暴露。此外，蚀刻停止层118可以被图案化以形成蚀刻停止层图案118a。
参照图26，由第二孔140的侧壁暴露的隧道绝缘层114a可以通过湿蚀刻工艺蚀刻，然后电荷储存层114b可以通过湿蚀刻工艺蚀刻。例如，隧道绝缘层114a和电荷储存层114b的每个可以被图案化为在第一方向上彼此间隔开并设置在沟槽112中的多个岛。因此，第三孔140a可以形成为具有比第二孔140的内部空间大的内部空间。阻挡电介质层114c可以由第三孔140a在第二方向上的侧壁暴露。
如上所述，蚀刻停止层118、隧道绝缘层114a和/或电荷储存层114b可以通过湿蚀刻工艺蚀刻以形成存储单元而没有等离子体损伤。
此外，在用于形成孔138的蚀刻工艺中，沟道层116可以被图案化以形成沟道图案116a。
因此，在一些示例实施方式中，可以不执行蚀刻停止层118的湿蚀刻工艺。在这种情形下，垂直半导体器件的一部分的平面图可以与图24基本上相同。
在一些示例实施方式中，可以执行蚀刻停止层118的湿蚀刻工艺，并且可以不执行隧道绝缘层114a和电荷储存层114b的湿蚀刻工艺。在这种情形下，垂直半导体器件的一部分的平面图可以与图25基本上相同。在一些示例实施方式中，可以执行蚀刻停止层118和隧道绝缘层114a的湿蚀刻工艺，并且可以不执行电荷储存层114b的湿蚀刻工艺。
图27和图28是示出根据示例实施方式的垂直半导体器件的平面图和剖视图。
该垂直半导体器件可以与参照图1至图3示出的垂直半导体器件基本上相同，除了在沟槽112的侧壁上的存储单元中包括的层的堆叠结构之外。
图27是在水平方向上截取的一个导电图案的一部分的平面图，图28是在第二方向上截取的垂直半导体器件的剖视图。
参照图27和图28，阻挡电介质层114c、电荷储存层114b、蚀刻停止层图案118a、隧道绝缘层114a、沟道图案116a和第一绝缘层120可以依次形成在沟槽112的侧壁上用于形成存储单元。
在示例实施方式中，蚀刻停止层图案118a可以形成在隧道绝缘层114a和电荷储存层114b之间，使得包括隧道绝缘层114a和蚀刻停止层图案118a的堆叠结构115可以用作单元晶体管的隧道层。因此，蚀刻停止层图案118a可以包括用作单元晶体管的隧道层的绝缘材料。此外，蚀刻停止层图案118a可以具有隧道势垒功能(即功函数控制)，使得单元晶体管可以具有目标阈值电压。
例如，蚀刻停止层图案118a可以包括例如铝氧化物、铝氮化物、硅氮化物等。
在一些示例实施方式中，隧道绝缘层114a可以用作单元晶体管的隧道层，并且包括蚀刻停止层图案118a和电荷储存层114b的堆叠结构可以用作单元晶体管的电荷储存结构。
蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于隧道绝缘层114a具有高蚀刻选择性的材料。在一示例实施方式中，隧道绝缘层114a可以包括硅氧化物。例如，蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于硅氧化物具有高蚀刻选择性的材料。也就是，当干蚀刻硅氧化物时，用于形成蚀刻停止层图案118a的蚀刻停止层可以几乎不被蚀刻。
此外，蚀刻停止层图案118a可以包括可通过湿蚀刻工艺容易地去除的材料。当蚀刻停止层被湿蚀刻以形成蚀刻停止层图案118a时，至少沟道图案116a可以不被蚀刻。在一示例实施方式中，沟道图案层116可以包括多晶硅。因此，在湿蚀刻工艺中，蚀刻停止层和多晶硅可以具有相对于彼此的高蚀刻选择性。
填充绝缘图案130可以插设在包括沟道图案116a和隧道绝缘层114a的堆叠结构之间。也就是，沟道图案116a可以通过填充绝缘图案130在第一方向上彼此间隔开。此外，隧道绝缘层114a可以通过填充绝缘图案130在第一方向上彼此间隔开。
在示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触阻挡电介质层114c。在这种情形下，阻挡电介质层114c可以连续地形成在导电图案结构110的侧壁上。包括形成在导电图案结构110的侧壁上的隧道绝缘层114a、蚀刻停止层图案118a和电荷储存层114b的堆叠结构可以在第一方向上彼此间隔开。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触可连续地形成在沟槽112中的电荷储存层114b。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触可连续地形成在沟槽112中的蚀刻停止层。在这种情形下，蚀刻停止层可以不被图案化，使得蚀刻停止层可以覆盖导电图案结构110的侧壁。
图29至图32是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图。
首先，可以执行参照图6至图8示出的工艺以形成导电图案结构110。
参照图29，可以在导电图案结构110的表面和下绝缘层101的表面上依次形成阻挡电介质层114c、电荷储存层114b、蚀刻停止层118和隧道绝缘层114a。此外，可以在隧道绝缘层114a上形成沟道层116。可以在沟道层116上形成第一绝缘层120以填充沟槽112。
参照图30，可以在第一绝缘层120上形成蚀刻掩模。第一绝缘层120、沟道层116和隧道绝缘层114a可以被干蚀刻以形成第一孔148。
当执行干蚀刻工艺时，蚀刻停止层118可以用作停止层。因此，蚀刻停止层118可以由第一孔148的侧壁暴露。此外，沟道层116可以通过用于形成第一孔148的工艺图案化以形成沟道图案116a。此外，隧道绝缘层114a可以被图案化。
参照图31，由第一孔148的侧壁暴露的蚀刻停止层118可以通过湿蚀刻工艺蚀刻以形成第二孔150。因此，可以形成蚀刻停止层图案118a。在湿蚀刻工艺中，可以在蚀刻停止层图案118a和隧道绝缘层114a之间形成底切区域。
参照图32，由第二孔150的侧壁暴露的电荷储存层114b可以通过湿蚀刻工艺蚀刻以形成第三孔150a。第三孔150a可以具有比第二孔150的内部空间大的内部空间。电荷储存层114b可以通过形成第三孔150a而被图案化。阻挡电介质层114c可以由第三孔150a的侧壁暴露。第三孔150a的侧壁可以在第二方向上彼此相对。
如上所述，蚀刻停止层118和电荷储存层114b可以被湿蚀刻，从而可以形成存储单元而没有等离子体损伤。
在示例实施方式中，沟道层116可以至少通过用于形成第一孔148的工艺而图案化以形成沟道图案116a。
因此，在一些示例实施方式中，可以不执行蚀刻停止层118的湿蚀刻工艺。在这种情形下，垂直半导体器件的平面图可以与图30基本上相同。
在一些示例实施方式中，可以执行蚀刻停止层118的湿蚀刻工艺，并且可以不执行电荷储存层114b的湿蚀刻工艺。在这种情形下，垂直半导体器件的平面图可以与图31基本上相同。
图33和图34是示出根据示范性实施方式的垂直半导体器件的平面图和剖视图。
该垂直半导体器件可以与图1至图3中示出的垂直半导体器件基本上相同或类似，除了沟槽112的侧壁上的存储单元中包括的层的堆叠结构之外。
图33是在水平方向上截取的一个导电图案的一部分的平面图，图34是在第二方向上截取的垂直半导体器件的剖视图。
参照图33和图34，阻挡电介质层114c、蚀刻停止层图案118a、电荷储存层114b、隧道绝缘层114a以及沟道图案116a和第一绝缘层120可以依次形成在沟槽112的侧壁上用于形成存储单元。
在示例实施方式中，包括阻挡电介质层114c和形成在阻挡电介质层114c上的蚀刻停止层图案118a的堆叠结构119可以用作单元晶体管的阻挡层。因此，蚀刻停止层图案118a可以相对于电荷储存层114b具有高的带隙。
在一些示例实施方式中，包括电荷储存层114b和蚀刻停止层图案118a的堆叠结构可以用作单元晶体管的电荷储存结构。
蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于电荷储存层114b具有高干蚀刻选择性的材料。在一示例实施方式中，电荷储存层114b可以包括硅氮化物。例如，蚀刻停止层图案118a可以包括在干蚀刻工艺中相对于硅氮化物具有高蚀刻选择性的材料。也就是，当干蚀刻硅氮化物时，用于形成蚀刻停止层图案118a的蚀刻停止层可以几乎不被蚀刻。
此外，蚀刻停止层图案118a可以包括可通过湿蚀刻工艺容易地去除的材料。在一示例实施方式中，在蚀刻停止层的湿蚀刻期间，包括例如多晶硅的沟道图案116a可以不被蚀刻。因此，在湿蚀刻工艺中，蚀刻停止层图案118a和沟道图案116a可以具有相对于彼此的高蚀刻选择性。
蚀刻停止层图案118a可以包括例如铝氧化物、铝氮化物等的材料。
填充绝缘图案130可以形成在包括沟道图案116a、隧道绝缘层114a和电荷储存层114b的堆叠结构之间。
在示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触阻挡电介质层114c。在这种情形下，阻挡电介质层114c可以连续地形成在导电图案结构110的侧壁上。此外，在导电图案结构110的侧壁上的包括隧道绝缘层114a、电荷储存层114b和蚀刻停止层图案118a的结构可以在第一方向上彼此间隔开。
在一些示例实施方式中，填充绝缘图案130在第二方向上的两侧可以接触蚀刻停止层。在这种情形下，蚀刻停止层可以不被图案化，使得蚀刻停止层可以覆盖导电图案结构110的侧壁。
图35至图37是示出根据示例实施方式的制造垂直半导体器件的方法的多个阶段的平面图。
首先，可以执行参照图6至图8示出的工艺以形成导电图案结构110。
参照图35，可以在导电图案结构110的表面和下绝缘层101的表面上依次形成阻挡电介质层114c、蚀刻停止层118、电荷储存层114b和隧道绝缘层114a。此外，可以在隧道绝缘层114a上形成沟道层116。可以在沟道层116上形成第一绝缘层120以填充沟槽112。
参照图36，可以在第一绝缘层120上形成蚀刻掩模，然后可以干蚀刻第一绝缘层120、沟道层116、隧道绝缘层114a和电荷储存层114b以形成第一孔158。
当执行干蚀刻工艺时，蚀刻可以在蚀刻停止层118处停止。因此，蚀刻停止层118可以由第一孔158的侧壁暴露。当形成第一孔158时，沟道层116可以一起被图案化以形成沟道图案116a。此外，隧道绝缘层114a和电荷储存层114b可以一起被图案化。
参照图37，由第一孔158的侧壁暴露的蚀刻停止层118可以被湿蚀刻以形成第二孔158a。阻挡电介质层114c可以由第二孔158a在第二方向上的侧壁暴露。因此，蚀刻停止层图案118a可以通过用于形成第二孔158a的蚀刻工艺形成。
如上所述，蚀刻停止层118可以通过湿蚀刻工艺蚀刻，从而可以减少由于干蚀刻工艺引起的等离子体损伤。
此外，当形成第一孔158时，沟道层116可以一起被图案化以形成沟道图案116a。
在一些示例实施方式中，可以不执行蚀刻停止层118的蚀刻工艺。在这种情形下，垂直半导体器件的平面图可以与图36基本上相同。
尽管已经具体示出和描述了示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的改变而没有脱离权利要求书的精神和范围。
本申请要求于2018年12月12日在韩国知识产权局(KIPO)提交的第10-2018-0159713号韩国专利申请的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种垂直半导体器件，包括：
多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；
沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；
存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
多个第一绝缘层，设置在所述沟槽中并在所述第一方向上彼此间隔开；
多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；以及
多个蚀刻停止层图案，设置在所述沟槽中，所述多个蚀刻停止层图案中的每个设置在所述多个第一绝缘层中的对应一个与所述存储层的所述阻挡电介质层之间，
其中所述多个蚀刻停止层图案在所述第一方向上彼此间隔开。
2.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述沟槽中并在所述多个沟道图案中的对应一个上。
3.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个在所述沟槽中设置在包括所述多个沟道图案中的对应一个和所述存储层的堆叠结构上或者在所述堆叠结构中的两个相邻的层之间。
4.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括在干蚀刻工艺中相对于所述多个第一绝缘层的材料具有蚀刻选择性的材料。
5.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括通过湿蚀刻工艺去除的材料。
6.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括铝氧化物、铝氮化物、硅氮化物、掺杂的硅、或锗。
7.根据权利要求1所述的垂直半导体器件，还包括：
填充所述沟槽的填充绝缘图案。
8.根据权利要求7所述的垂直半导体器件，
其中所述填充绝缘图案的边缘部分在所述第一方向上具有比所述填充绝缘图案的中心部分在所述第一方向上的宽度大的宽度，并且
其中所述边缘部分和所述中心部分布置在所述第二方向上。
9.根据权利要求1所述的垂直半导体器件，还包括：
上绝缘图案，覆盖所述沟槽的上部；和
气体间隙，由所述上绝缘图案和所述沟槽限定。
10.根据权利要求1所述的垂直半导体器件，
其中设置在所述沟槽中的所述隧道绝缘层或者所述电荷储存层和所述隧道绝缘层两者被分成在所述第一方向上彼此间隔开的多个岛。
11.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述多个沟道图案中的对应一个与所述存储层之间。
12.根据权利要求1所述的垂直半导体器件，
其中所述多个蚀刻停止层图案中的每个设置在所述存储层中包括的所述阻挡电介质层、所述电荷储存层和所述隧道绝缘层当中的两个相邻的层之间。
13.一种垂直半导体器件，包括：
多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；
沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；
存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；以及
多个蚀刻停止层图案，设置在所述沟槽中并在所述第一方向上彼此间隔开，
其中所述多个蚀刻停止层图案中的每个和所述多个沟道图案中的对应一个层叠在所述第二方向上且在所述沟槽中。
14.根据权利要求13所述的垂直半导体器件，还包括：
多个第一绝缘层，设置在所述沟槽中并在所述第一方向上彼此间隔开，
其中所述多个蚀刻停止层图案中的每个设置在所述多个第一绝缘层中的对应一个与所述阻挡电介质层之间。
15.根据权利要求14所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括通过湿蚀刻工艺去除的材料。
16.根据权利要求14所述的垂直半导体器件，
其中所述多个蚀刻停止层图案包括在干蚀刻工艺中相对于所述多个第一绝缘层的材料具有蚀刻选择性的材料。
17.根据权利要求14所述的垂直半导体器件，还包括：
填充所述沟槽的填充绝缘图案。
18.根据权利要求17所述的垂直半导体器件，
其中所述填充绝缘图案的边缘部分在所述第一方向上具有比所述填充绝缘图案的中心部分在所述第一方向上的宽度大的宽度，并且
其中所述边缘部分和所述中心部分布置在所述第二方向上。
19.一种垂直半导体器件，包括：
多个导电图案结构，所述多个导电图案结构中的每个在第一方向上延伸；
沟槽，在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间，其中所述多个导电图案结构中的每个包括在垂直于基板的上表面的第三方向上交替且重复地堆叠在所述基板上的多个导电图案和多个绝缘层；
存储层，设置在所述沟槽的侧壁上，所述存储层包括在所述沟槽的所述侧壁上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
多个沟道图案，设置在所述存储层上且在所述沟槽中，并在所述第一方向上彼此间隔开；
多个第一绝缘层，在所述沟槽中设置在所述沟道图案上，并在所述第一方向上彼此间隔开；以及
多个蚀刻停止层图案，在所述第一方向上彼此间隔开，
其中所述多个蚀刻停止层图案中的每个设置在所述多个第一绝缘层中的对应一个与所述阻挡电介质层之间。
20.根据权利要求19所述的垂直半导体器件，
其中所述存储层中的至少所述隧道绝缘层设置在所述沟槽中并被分成在所述第一方向上彼此间隔开的多个岛。
21.一种制造垂直半导体器件的方法，所述方法包括：
形成在第一方向上延伸的多个导电图案结构以及在所述多个导电图案结构中的在交叉所述第一方向的第二方向上彼此间隔开的两个相邻的导电图案结构之间的沟槽；
在所述沟槽的侧壁上形成存储层，所述存储层包括在所述沟槽的所述侧壁上在所述第二方向上依次堆叠的阻挡电介质层、电荷储存层和隧道绝缘层；
在所述存储层上形成沟道层和蚀刻停止层；
在所述蚀刻停止层上形成初始第一绝缘层以填充所述沟槽；
使用干蚀刻工艺在所述初始第一绝缘层中形成多个第一孔，从而暴露所述蚀刻停止层并且形成设置在所述沟槽中且在所述第一方向上彼此间隔开的多个第一绝缘层；以及
使用湿蚀刻工艺通过所述多个第一孔蚀刻所述蚀刻停止层和所述沟道层，以形成布置在所述第一方向上的多个蚀刻停止层图案和布置在所述第一方向上的多个沟道图案。
22.根据权利要求21所述的方法，
其中所述多个蚀刻停止层图案包括铝氧化物、铝氮化物、硅氮化物、掺杂的硅、或锗。
23.根据权利要求21所述的方法，还包括：
在形成所述多个沟道图案之后，通过湿蚀刻工艺将所述存储层中的至少一个层被图案化为在所述第一方向上彼此间隔开的多个岛。
24.根据权利要求23所述的方法，
其中所述存储层中的所述至少一个层包括所述隧道绝缘层、或者所述隧道绝缘层和所述电荷储存层两者。
25.根据权利要求21所述的方法，还包括：
形成填充绝缘图案以填充所述沟槽。
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