CN113990879A - 集成电路装置 - Google Patents

Abstract

公开了一种集成电路装置。所述集成电路装置包括位于基底上的非易失性存储器单元的垂直堆叠件，该垂直堆叠件被构造为存储器单元的垂直NAND串。非易失性存储器单元的这种垂直堆叠件包括通过对应的电绝缘层彼此间隔开的多个栅极图案。虚设模制结构也设置在基底上。虚设模制结构包括具有通过对应的电绝缘层彼此间隔开的牺牲层的垂直堆叠件。设置了绝缘图案，绝缘图案填充具有牺牲层的垂直堆叠件中的牺牲层中的第一牺牲层的凹陷形状的凹进。该绝缘图案具有与所述牺牲层中的第一牺牲层的上表面共面的上表面。

Description

集成电路装置

本申请要求于2020年7月27日提交的第10-2020-0093215号韩国专利申请的优先权，该韩国专利申请的内容通过引用包含于此。

技术领域

示例实施例涉及集成电路装置，更具体地，涉及具有垂直且高度集成的半导体装置的集成电路装置以及形成集成电路装置的方法。

背景技术

随着半导体装置变得更加高度集成，VNAND快闪存储器装置可以利用其中外围电路形成在基底上并且包括存储器单元的单元堆叠结构堆叠在外围电路上的外围上单元(COP)结构。绝缘夹层可以形成在单元堆叠结构之间。随着单元堆叠结构的竖直方向上的高度增大，绝缘夹层的上表面的平坦化工艺会是困难的。因此，可能发生与绝缘夹层的上表面相关联的凹陷缺陷。

发明内容

发明构思的示例实施例提供了具有降低对工艺和其它制造缺陷的敏感性的高度集成的垂直半导体装置。

根据一些示例实施例，形成了一种可以包括电路图案、下绝缘夹层、基体半导体图案、存储器单元堆叠结构和虚设模制结构的垂直半导体装置。电路图案可以形成在基底上。下绝缘夹层可以覆盖电路图案。基体半导体图案可以形成在下绝缘夹层上。基体半导体图案可以彼此间隔开，以在基体半导体图案之间形成第一开口。存储器单元堆叠结构可以形成在基体半导体图案上。虚设模制结构可以形成在基体半导体图案和第一开口上。虚设模制结构可以与存储器单元堆叠结构间隔开。虚设模制结构可以包括第一虚设模制结构、第一下绝缘图案和上虚设模制结构。第一虚设模制结构可以包括交替地堆叠的第一绝缘层和第一牺牲层，并且第一绝缘层的上表面和下表面以及第一牺牲层的上表面和下表面可以不是足够平面的。例如，第一虚设模制结构的上表面的中心部分可以具有凹陷部分(例如，凹陷形状的剖面)。第一下绝缘图案可以完全填充第一虚设模制结构的上表面中的凹陷部分(即，具有倾斜侧壁的凹进)。此外，上虚设模制结构可以形成在第一虚设模制结构和第一下绝缘图案上，第一下绝缘图案具有与第一虚设模制结构的上表面共面的上表面。上虚设模制结构可以包括交替地堆叠的第二绝缘层和第二牺牲层，第二绝缘层的上表面和下表面以及第二牺牲层的上表面和下表面可以是基本平面的(例如，平坦的)。

根据其它示例实施例，形成了一种具有电路图案、下绝缘夹层、基体半导体图案、存储器单元堆叠结构、沟道结构、虚设模制结构和下绝缘图案的垂直半导体装置。电路图案可以形成在基底上。下绝缘夹层可以覆盖电路图案。基体半导体图案可以形成在下绝缘夹层上。基体半导体图案彼此间隔开，以在基体半导体图案之间形成第一开口。存储器单元堆叠结构可以形成在基体半导体图案上。沟道结构可以形成在穿过存储器单元堆叠结构的沟道孔中。沟道结构可以包括电连接到基体半导体图案的沟道。虚设模制结构可以形成在基体半导体图案和第一开口上。虚设模制结构可以与存储器单元堆叠结构间隔开。下绝缘图案可以填充位于存储器单元堆叠结构与虚设模制结构之间的空间。存储器单元堆叠结构的上表面、虚设模制结构的上表面和下绝缘图案的上表面可以彼此基本共面。虚设模制结构可以包括第一虚设模制结构、第一下绝缘图案和上虚设模制结构。第一虚设模制结构可以包括交替地堆叠的第一绝缘层和第一牺牲层，并且第一绝缘层的上表面和下表面以及第一牺牲层的上表面和下表面可以不是平面的。第一虚设模制结构的上表面的中心部分还可以包括凹陷部分(例如，凹陷形状的凹进)。第一下绝缘图案可以填充第一虚设模制结构的上表面的凹陷部分。上虚设模制结构可以形成在第一虚设模制结构和第一下绝缘图案上。上虚设模制结构可以包括交替地堆叠的第二绝缘层和第二牺牲层。第二绝缘层的上表面和下表面以及第二牺牲层的上表面和下表面可以是基本平面的。

根据示例实施例，形成了一种可以包括电路图案、下绝缘夹层、基体半导体图案、存储器单元堆叠结构、沟道结构、虚设模制结构和下绝缘图案的垂直半导体装置。电路图案可以形成在基底上。下绝缘夹层可以覆盖电路图案。基体半导体图案可以形成在下绝缘夹层上。基体半导体图案可以彼此间隔开，以在基体半导体图案之间形成第一开口。存储器单元堆叠结构可以形成在基体半导体图案上。沟道结构可以形成在穿过存储器单元堆叠结构的沟道孔中。沟道结构可以包括电连接到基体半导体图案的沟道。虚设模制结构可以形成在基体半导体图案和第一开口上。虚设模制结构可以与存储器单元堆叠结构间隔开。下绝缘图案可以填充位于存储器单元堆叠结构与虚设模制结构之间的空间。存储器单元堆叠结构的上表面、虚设模制结构的上表面和下绝缘图案的上表面可以彼此基本共面。虚设模制结构可以包括交替地堆叠的绝缘层和牺牲层。虚设模制结构的下部中的绝缘层的上表面和下表面以及虚设模制结构的下部中的牺牲层的上表面和下表面可以不是完全平面的，并且虚设模制结构的下部可以在面对第一开口的部分处具有凹陷部分。

在另外的示例实施例中，垂直半导体装置可以包括存储器单元堆叠结构和与存储器单元堆叠结构间隔开的虚设模制结构。因此，可以防止在存储器单元堆叠结构与虚设模制结构之间的下绝缘图案的上表面的凹陷缺陷。另外，虚设模制结构的上部中的牺牲层可以具有平坦的上表面和平坦的下表面。因此，不会发生虚设模制结构的上表面的凹陷缺陷。在根据发明的实施例的垂直半导体装置中，可以减少由于凹陷缺陷引起的故障。

附图说明

根据以下结合附图的详细描述，将更清楚地理解示例实施例。图1至图22表示如在此所描述的非限制性示例实施例。在附图中：

图1是示出根据示例实施例的垂直半导体装置的剖视图；

图2是示出根据一些示例实施例的垂直半导体装置的剖视图；

图3至图13是示出根据示例实施例的制造垂直半导体装置的方法的剖视图；

图14是根据示例实施例的半导体装置的剖视图；

图15和图16是示出根据示例实施例的制造垂直半导体装置的方法的剖视图；

图17是根据示例实施例的半导体装置的剖视图；以及

图18至图22是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。

具体实施方式

在下文中，基本垂直于基底的上表面的方向被定义为竖直方向，并且在基本平行于基底的上表面的水平方向上彼此交叉的两个方向分别被定义为第一方向和第二方向。在示例实施例中，第一方向和第二方向可以彼此垂直。

图1是示出根据示例实施例的垂直半导体装置的剖视图。图2是示出根据一些示例实施例的垂直半导体装置的剖视图。参照图1，垂直半导体装置可以包括在基底100上构成外围电路的电路图案。在示例实施例中，电路图案可以包括下晶体管102和下布线106。下布线106可以包括下接触插塞和下导电图案。下布线106可以电连接到下晶体管102。在示例实施例中，电路图案可以是多个。

基底100可以包括单晶半导体材料。例如，基底100可以包括硅、锗和硅锗。基底100可以包括其中可以形成存储器单元(例如，非易失性存储器单元)堆叠结构260的第一区域和其中可以不形成存储器单元堆叠结构260的第二区域。覆盖电路图案的第一下绝缘夹层104可以形成在基底100上。下垫图案108可以形成在第一下绝缘夹层104上。第二下绝缘夹层110可以形成在第一下绝缘夹层104和下垫图案108上。第二下绝缘夹层110的上表面可以是基本平坦的。

在示例实施例中，下垫图案108可以经由下接触插塞和下导电图案电连接到下晶体管102。另外，多个基体半导体图案200可以形成在第二下绝缘夹层110上。基体半导体图案200可以包括多晶硅。第一开口201可以被包括在基体半导体图案200之间。

在一些示例实施例中，基体半导体图案200可以被设置为在竖直方向上面对用于形成存储器单元堆叠结构260的部分。第一开口201可以被设置为在竖直方向上面对用于形成贯穿过孔接触件272的部分。在其它示例实施例中，第一开口201可以形成在存储器单元堆叠结构260的外部处，因此第一开口201可以与存储器单元堆叠结构260隔开。第一开口201的在第一方向上的宽度可以为约5μm至约200μm。在示例实施例中，第一开口201可以包括多个第一开口。此外，在一些其它示例实施例中，尽管未示出，但是一些第一开口201可以形成为面对存储器单元堆叠结构260的边缘的台阶部分。

下填充图案202可以在第一开口201中形成在第二下绝缘夹层110上。下填充图案202的上表面可以不是平坦的，并且下填充图案202的上表面可以包括该上表面的中心部分可以凹进的凹陷部分。随着第一开口201的在第一方向上的宽度增大，下填充图案202的上表面的最下面的部分与下填充图案202的上表面的最上面的部分之间的差可以增大。例如，下填充图案202的上表面的最下面的部分与下填充图案202的上表面的最上面的部分之间的差可以是约

或更大。

基体半导体图案200的上表面和下填充图案202的上表面可以不必彼此共面。例如，下填充图案202的上表面可以比基体半导体图案200的上表面低。存储器单元堆叠结构260可以在第一区域中形成在基体半导体图案200上，并且虚设模制结构262可以与存储器单元堆叠结构260间隔开，可以在第二区域中形成在基体半导体图案200和下填充图案202上，并且可以延伸到第一开口201中。

存储器单元堆叠结构260可以包括顺序地堆叠的第一存储器单元堆叠结构300a、第二存储器单元堆叠结构304a和第三存储器单元堆叠结构308a。虚设模制结构262可以包括顺序地堆叠的第一虚设模制结构302、第二虚设模制结构306和第三虚设模制结构310。第二存储器单元堆叠结构304a和第三存储器单元堆叠结构308a可以被称为上存储器单元堆叠结构。第二虚设模制结构306和第三虚设模制结构310可以被称为上虚设模制结构。

存储器单元堆叠结构260可以具有其中绝缘层204、220、238和栅极图案254可以交替且重复地堆叠的结构。存储器单元堆叠结构260可以沿第一方向延伸，并且存储器单元堆叠结构260的在第一方向上的边缘部分可以具有阶梯形状。栅极图案254中的一个的在第一方向上的边缘部分可以从其上的栅极图案254的在第一方向上的边缘部分沿第一方向突出。

绝缘层204、220、238可以包括氧化硅。栅极图案254中的每个可以包括阻挡金属图案和金属图案。阻挡金属图案可以围绕金属图案的表面。阻挡金属图案可以包括钛、氮化钛、钽、氮化钽等。金属图案可以包括诸如钨、铜或铝的材料。例如，金属图案可以包括钨。

虚设模制结构262可以包括其中绝缘层204、220、238和牺牲层206、222、236可以交替且重复地堆叠的结构。虚设模制结构262的在第一方向上的边缘部分可以具有阶梯形状。绝缘层204、220、238可以包括氧化硅。牺牲层206、222和236可以包括氮化硅。

在示例实施例中，如图1中所示，虚设模制结构262可以包括其中绝缘层204、220、238和牺牲层206、222和236可以交替地堆叠的结构。另外，导电图案256还可以被包括在虚设模制结构262的边缘部分处。也就是说，在虚设模制结构262的边缘部分中，牺牲层206、222和236的部分可以用导电图案256代替。

在一些示例实施例中，如图2中所示，虚设模制结构262可以包括其中绝缘层204、220、238和牺牲层206、222、236可以交替且重复地堆叠的结构。然而，导电图案可以不被包括在虚设模制结构262的边缘部分处。

在其它示例实施例中，第一存储器单元堆叠结构300a可以包括可以重复地堆叠的第一绝缘层204和栅极图案254。第一存储器单元堆叠结构300a中的栅极图案254可以用作地选择晶体管的栅极图案和设置在地选择晶体管下方的至少一个晶体管的栅极图案。例如，第一存储器单元堆叠结构300a中的栅极图案254可以用作地选择晶体管的栅极图案和GIDL晶体管的栅极图案。

在示例实施例中，第一存储器单元堆叠结构300a中的最上面的栅极图案254可以用作地选择晶体管的栅极图案。第一存储器单元堆叠结构300a中的最上面的栅极图案254可以包括至少一个切割部分。作为从最上面的栅极图案254切掉的部分的切割部分可以用作地线切割区域208。在示例实施例中，地线切割区域208的宽度可以是约0.5μm至约5μm。地线切割区域208可以设置在布线连接部分处，该布线连接部分是存储器单元堆叠结构260中的具有阶梯形状的部分。也就是说，地线切割区域208可以不设置在形成有存储器单元的部分处。地线切割区域208可以不设置在形成有沟道结构的部分处。

在示例实施例中，第一虚设模制结构302可以具有其中第一绝缘层204和第一牺牲层206可以交替且重复地堆叠的结构。第一虚设模制结构302可以在第二区域中形成在基体半导体图案200和下填充图案202上。下填充图案202的上表面可以比基体半导体图案200的上表面低。因此，包括在第一虚设模制结构302中的第一绝缘层204的上表面和下表面以及包括在第一虚设模制结构302中的第一牺牲层206的上表面和下表面可以不是完全平面的。在第一虚设模制结构302中，在基体半导体图案200上的第一绝缘层204和第一牺牲层206的上表面和下表面可以相对高，并且在下填充图案202上的第一绝缘层204和第一牺牲层206的上表面和下表面可以相对低。也就是说，在第一虚设模制结构302中，在基体半导体图案200上的第一绝缘层204和第一牺牲层206的上表面和下表面可以比在下填充图案202上的第一绝缘层204和第一牺牲层206的上表面和下表面高。因此，可以在面对下填充图案202的第一虚设模制结构302的上表面的中心部分上形成凹陷部分(例如，具有倾斜侧壁的凹陷形状的凹进)。

第一下绝缘图案212a可以形成在基体半导体图案200上，以填充第一存储器单元堆叠结构300a与第一虚设模制结构302之间的空间。第一下绝缘图案212a可以覆盖第一存储器单元堆叠结构300a的侧壁和第一虚设模制结构302的侧壁。第一下绝缘图案212a可以包括氧化硅。

第一下绝缘图案212a也可以形成在面对下填充图案202的第一虚设模制结构302的上表面上。因此，第一下绝缘图案212a可以填充第一虚设模制结构302的上表面中的凹陷部分(即，凹进)。此外，第一下绝缘图案212a可填充地线切割区域208的内部。

因此，第一存储器单元堆叠结构300a的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以是基本平面的。第一存储器单元堆叠结构300a的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以彼此共面。

在示例实施例中，第二存储器单元堆叠结构304a可以包括重复地堆叠的第二绝缘层220和栅极图案254。包括在第二存储器单元堆叠结构304a中的栅极图案254可以分别用作单元晶体管的栅极图案。

在示例实施例中，第二虚设模制结构306可以包括其中第二绝缘层220和第二牺牲层222可以交替且重复地堆叠的结构。第二虚设模制结构306可以形成在第一虚设模制结构302和第一下绝缘图案212a上。第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以是基本平面的(例如，平坦的)。因此，包括在第二虚设模制结构306中的第二绝缘层220的上表面和下表面以及包括在第二虚设模制结构306中的第二牺牲层222的上表面和下表面也可以是基本平面的。因此，在面对下填充图案202的第二虚设模制结构306的上表面处可以不包括凹陷部分。

第二下绝缘图案230可以形成在第一下绝缘图案212a上，以填充第二存储器单元堆叠结构304a与第二虚设模制结构306之间的空间。第二下绝缘图案230可以覆盖第二存储器单元堆叠结构304a的侧壁和第二虚设模制结构306的侧壁。第二下绝缘图案230可以包括氧化硅。

第二存储器单元堆叠结构304a的上表面、第二虚设模制结构306的上表面和第二下绝缘图案230的上表面可以是基本平坦的。第二存储器单元堆叠结构304a的上表面、第二虚设模制结构306的上表面和第二下绝缘图案230的上表面可以彼此共面。

在示例实施例中，第三存储器单元堆叠结构308a可以包括其中第三绝缘层238和栅极图案254重复且交替地堆叠的结构。包括在第三存储器单元堆叠结构308a中的栅极图案254可以用作单元晶体管的栅极图案和串选择晶体管的栅极图案。

在示例实施例中，第三虚设模制结构310可以具有其中第三绝缘层238和第三牺牲层236可以交替且重复地堆叠的结构。第三虚设模制结构310可以形成在第二虚设模制结构306和第二下绝缘图案230上。第二虚设模制结构306的上表面和第二下绝缘图案230的上表面可以是基本平坦的。因此，包括在第三虚设模制结构310中的第三绝缘层238的上表面和下表面以及包括在第三虚设模制结构310中的第三牺牲层236的上表面和下表面可以是基本平坦的。因此，在面对下填充图案202的第三虚设模制结构310的上表面上可以不形成凹陷部分。

第三下绝缘图案240可以形成在第二下绝缘图案230上，以填充第三存储器单元堆叠结构308a与第三虚设模制结构310之间的空间。第三下绝缘图案240可以覆盖第三存储器单元堆叠结构308a的侧壁和第三虚设模制结构310的侧壁。第三下绝缘图案240可以包括氧化硅。

第三存储器单元堆叠结构308a的上表面、第三虚设模制结构310的上表面和第三下绝缘图案240的上表面可以是基本平坦的。第三存储器单元堆叠结构308a的上表面、第三虚设模制结构310的上表面和第三下绝缘图案240的上表面可以彼此共面。

在示例实施例中，包括在存储器单元堆叠结构260中的堆叠的栅极图案254的数量可以与包括在虚设模制结构262中的堆叠的牺牲层206、222、236的数量相同。此外，包括在第二存储器单元堆叠结构304a中的栅极图案254和第三存储器单元堆叠结构308a中的栅极图案254可以分别与包括在虚设模制结构262中的牺牲层222、236在竖直方向上定位在同一水平处。

如果没有形成第一虚设模制结构至第三虚设模制结构302、306和310，则会在平坦化工艺期间进一步去除形成在存储器单元堆叠结构260外部处的第二下绝缘图案230的上表面及形成在存储器单元堆叠结构260外部处的第三下绝缘图案240的上表面。因此，凹陷部分会形成在第二下绝缘图案230的上表面和第三下绝缘图案240的上表面上。然而，在示例实施例中，可以形成第一虚设模制结构至第三虚设模制结构302、306和310，使得可以防止在第二下绝缘图案230的上表面和第三下绝缘图案240的上表面上的凹陷缺陷。因此，第三下绝缘图案240的上表面不会设置为比存储器单元堆叠结构260的上表面低。第三下绝缘图案240的上表面可以与存储器单元堆叠结构260的上表面共面。

第一下绝缘图案212a可以完全填充第一虚设模制结构302的上表面的凹陷部分。因此，包括在第二虚设模制结构306和第三虚设模制结构310中的牺牲层222和236的上表面和下表面可以是基本平面的，并且可以减少由于不平坦的上表面和下表面而可能发生的缺陷(例如，虚设模制结构的不稳定和半导体装置的工艺故障)。

虚设模制结构262可以防止包括在(覆盖电路图案的)第一下绝缘夹层104和第二下绝缘夹层110中的氢和/或硼向上渗透到上层中。也就是说，虚设模制结构262还可以用作用于防止氢和硼向上渗透的阻挡结构。由于通过虚设模制结构262防止了氢和硼的渗透，所以可以减小电路图案中产生的待机电流和漏电流。

沟道孔244可以穿过存储器单元堆叠结构260来形成以暴露基体半导体图案200的上表面。沟道结构250可以形成在沟道孔244中的每个中。沟道孔244可以包括下沟道孔232和上沟道孔242。下沟道孔232和上沟道孔242可以在竖直方向上彼此连通。下沟道孔232可以穿过第二存储器单元堆叠结构304a和第一存储器单元堆叠结构300a以暴露基体半导体图案200的上表面。上沟道孔242可以设置在下沟道孔232上，并且可以穿过第三存储器单元堆叠结构308a。

沟道结构250可以包括电荷存储结构250a、沟道250b、填充绝缘图案250c和盖图案250d。另外，电荷存储结构250a可以接触沟道孔244的侧壁。电荷存储结构250a可以包括顺序地堆叠在沟道孔244的侧壁上的阻挡层、电荷存储层和隧道绝缘层。沟道250b可以接触隧道绝缘层，并且可以电连接到基体半导体图案200。

在示例实施例中，沟道250b可以直接接触基体半导体图案200。在一些示例实施例中，沟道连接图案(未示出)可以进一步形成在基体半导体图案200上，并且沟道的侧壁可以接触沟道连接图案。填充绝缘图案250c可以形成在沟道250b上，并且可以填充沟道孔244。盖图案250d可以形成在填充绝缘图案250c上，并且可以电连接到沟道250b。

第一绝缘夹层252可以形成在第三存储器单元堆叠结构308a、沟道结构250、第三虚设模制结构310和第三下绝缘图案240上。第一绝缘夹层252可以包括氧化硅。第一下绝缘图案至第三下绝缘图案212a、230和240可以堆叠在存储器单元堆叠结构260与虚设模制结构262之间。第一下绝缘图案至第三下绝缘图案212a、230和240可以包括相同的材料(例如，氧化硅)。因此，第一下绝缘图案至第三下绝缘图案212a、230和240可以合并，并且可以被称为下绝缘图案。

单元接触插塞270可以在存储器单元堆叠结构260的边缘处分别接触栅极图案254的上表面。单元接触插塞可以穿过第一绝缘夹层252以及下绝缘图案212a、230和240。然而，为了避免附图的复杂性，示出了仅一些单元接触插塞270。贯穿过孔接触件272可以穿过虚设模制结构262、下填充图案202和第二下绝缘夹层110来接触下垫图案108。贯穿过孔接触件272可以电连接到电路图案。

贯穿过孔接触件272可以穿过虚设模制结构262的面对第一开口201的部分。另外，贯穿过孔接触件272可以穿过在基体半导体图案200之间的第一开口201的内部。因此，贯穿过孔接触件272可以穿过第一虚设模制结构302中的第一牺牲层206的凹陷部分。在示例实施例中，一个或更多个贯穿过孔接触件272可以形成为穿过虚设模制结构262。在其它示例实施例中，导电图案256可以被包括在虚设模制结构262的边缘处。包括在虚设模制结构262中的导电图案256可以与贯穿过孔接触件272间隔开，而不接触贯穿过孔接触件272。

如上所述，垂直半导体装置可以包括存储器单元堆叠结构260和设置在存储器单元堆叠结构260外部的虚设模制结构262。虚设模制结构262可以包括设置在下部处的第一虚设模制结构302，并且包括在第一虚设模制结构302中的第一牺牲层206的上表面和下表面可以不是基本平面的。第一牺牲层206的上表面可以包括限定凹陷形状的凹进的凹陷部分。然而，包括在位于第一虚设模制结构302上的第二虚设模制结构306中的第二牺牲层222的上表面和下表面以及包括在位于第一虚设模制结构302上的第三虚设模制结构310中的第三牺牲层236的上表面和下表面可以是基本平面的。因此，虚设模制结构262的顶表面不会包括凹陷部分。另外，存储器单元堆叠结构260的上表面、虚设模制结构262的上表面以及位于存储器单元堆叠结构260与虚设模制结构262之间的下绝缘图案的上表面可以是基本平面的。存储器单元堆叠结构260的上表面、虚设模制结构262的上表面和下绝缘图案的上表面可以彼此共面。

在垂直半导体装置中，可以减少由于虚设模制结构262的上表面和/或第三下绝缘图案240的上表面的凹陷缺陷引起的故障。另外，虚设模制结构262可以形成在电路图案之上，使得可以减小在电路图案中产生的待机电流和漏电流。因此，垂直半导体装置可以具有优异的电特性。

图3至图13是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。参照图3，可以在基底100上形成构成外围电路的电路图案，并且可以形成第一下绝缘夹层104以覆盖电路图案。电路图案可以包括下晶体管102和下布线106。下布线106可以包括下接触插塞和下导电图案。

可以在第一下绝缘夹层104上形成下垫图案108。可以在第一下绝缘夹层104和下垫图案108上形成第二下绝缘夹层110。第二下绝缘夹层110的上表面可以是基本平坦的。

可以在第二下绝缘夹层110上形成基体半导体层，并且可以使基体半导体层图案化以形成基体半导体图案200。基体半导体层可以包括多晶硅。可以在基体半导体图案200之间形成第一开口201。

在示例实施例中，可以将基体半导体图案200设置为在竖直方向上面对用于形成存储器单元堆叠结构260的部分。可以将第一开口201设置为在竖直方向上面对用于形成贯穿过孔接触件272的部分。在示例实施例中，可以将第一开口201形成在存储器单元堆叠结构260外部处。第一开口201可以在第一方向上具有约5μm至约200μm的宽度。

可以在基体半导体图案200上形成下填充绝缘层以填充第一开口201。下填充绝缘层可以包括氧化硅。例如，下填充绝缘层可以包括TEOS层或HDP氧化物层。可以使下填充绝缘层平坦化，直到可以暴露基体半导体图案200的上表面以在第一开口201中形成下填充图案202。例如，平坦化工艺可以包括化学机械抛光(CMP)工艺。

在这种情况下，第一开口201可以具有约5μm至约200μm的宽宽度，使得下填充图案202的中心部分可以在平坦化工艺期间被进一步抛光。因此，下填充图案202的上表面可以不是平坦的，并且下填充图案202的上表面可以包括其中该上表面的中心部分可以凹进的凹陷部分。下填充图案202可以由于凹陷部分而不完全填充第一开口201。

参照图4，可以在基体半导体图案200和下填充图案202上交替且重复地堆叠第一绝缘层204和第一牺牲层206。第一绝缘层204可以包括氧化硅。第一牺牲层206可以包括相对于第一绝缘层204具有蚀刻选择性的材料。例如，第一牺牲层206可以包括氮化物(诸如氮化硅)。

第一牺牲层206可以用作用于形成包括在垂直半导体装置中的单元串中的一个中的地选择晶体管的栅极和在地选择晶体管下方的晶体管的栅极的牺牲层。因此，堆叠的第一牺牲层206的数量可以与地选择晶体管和在地选择晶体管下方的晶体管的数量相同。另外，可以通过执行随后的工艺将最上面的第一牺牲层206转变为地选择晶体管的栅极。

在示例实施例中，可以将第一牺牲层206形成为地选择晶体管的栅极和两个GIDL晶体管的栅极。在这种情况下，第一牺牲层206可以是三个堆叠的层。在其它示例实施例中，最上面的第一牺牲层206可以在随后的平坦化工艺中用作抛光停止件。在这种情况下，尽管未示出，但是考虑到最上面的第一牺牲层206在平坦化工艺期间被部分地去除，最上面的第一牺牲层206的厚度可以比目标栅极图案的厚度大。例如，最上面的第一牺牲层206的厚度可以具有比目标栅极图案的厚度大约

至约

形成在基体半导体图案200上的第一绝缘层204的上表面和下表面以及形成在基体半导体图案200上的第一牺牲层206的上表面和下表面可以是基本平面的。然而，下填充图案202的上表面可以包括凹陷部分，因此形成在下填充图案202上的第一绝缘层204和第一牺牲层206可以包括凹陷部分。也就是说，当与形成在不同部分上的第一绝缘层204和第一牺牲层206的上表面相比时，形成在下填充图案202上的第一绝缘层204和第一牺牲层206的上表面可以位于相对低的水平处。因此，面对下填充图案202的最上面的第一牺牲层206的上表面可以包括凹陷部分210。

参照图5，可以使第一牺牲层206和第一绝缘层204图案化以在第一区域上形成第一单元模制结构300并且在第二区域上形成第一虚设模制结构302。另外，可以蚀刻第一单元模制结构300的最上面的第一牺牲层206的一部分以形成地线切割区域208。可以将地线切割区域208形成为具有约0.5μm至约5μm的宽度。

可以在基体半导体图案200上形成第一单元模制结构300。因此，包括在第一单元模制结构300中的第一牺牲层206的上表面和下表面以及包括在第一单元模制结构300中的第一绝缘层204的上表面和下表面可以是基本平面的。第一单元模制结构300可以沿第一方向延伸。尽管未示出，但是多个第一单元模制结构300可以沿第二方向布置，并且第一单元模制结构300可以在第二方向上彼此间隔开。此外，尽管未示出，但是第一单元模制结构300可以沿第一方向布置，并且第一单元模制结构300可以在第一方向上彼此间隔开。

可以在下填充图案202和基体半导体图案200上形成第一虚设模制结构302。因此，在第一虚设模制结构302中，凹陷部分可以被包括在形成在下填充图案202上的第一牺牲层206和第一绝缘层204的上表面上。另外，第一单元模制结构300的在第一方向上的边缘部分可以具有台阶形状。此外，第一虚设模制结构302的在第一方向上的边缘部分可以具有台阶形状。

参照图6，可以在第一单元模制结构300、第一虚设模制结构302以及第一单元模制结构300与第一虚设模制结构302之间的基体半导体图案200上形成第一下绝缘层212。可以将第一下绝缘层212形成为完全覆盖第一单元模制结构300和第一虚设模制结构302。

由于第一单元模制结构300的上表面、第一虚设模制结构302的上表面和基体半导体图案200的上表面之间的台阶差，第一下绝缘层212的上表面可以不是平坦的。例如，定位在基体半导体图案200上的第一下绝缘层212可以具有最低的上表面。第一下绝缘层212的定位在基体半导体图案200上的上表面可以比第一单元模制结构300的上表面和第一虚设模制结构302的上表面高。第一下绝缘层212可以包括氧化硅。

参照图7，可以使第一下绝缘层212平坦化，直到可以暴露最上面的第一牺牲层206的上表面，以形成第一下绝缘图案212a。例如，平坦化工艺可以包括化学机械抛光工艺。可以在基体半导体图案200、第一单元模制结构300的地线切割区域208的一部分以及第一虚设模制结构302的上表面的凹陷部分210上形成第一下绝缘图案212a。形成在基体半导体图案200上的第一下绝缘图案212a可以填充第一单元模制结构300与第一虚设模制结构302之间的空间。另外，第一下绝缘图案212a可以填充第一单元模制结构300的地线切割区域208和第一虚设模制结构302的上表面的凹陷部分210。因此，第一单元模制结构300的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以是基本平坦的，并且可以彼此共面。

参照图8，可以在第一单元模制结构300、第一虚设模制结构302和第一下绝缘图案212a上交替且重复地堆叠第二绝缘层220和第二牺牲层222。第二绝缘层220可以包括氧化硅。第二牺牲层222可以包括相对于第二绝缘层220具有蚀刻选择性的材料。例如，第二牺牲层222可以包括氮化物(诸如氮化硅)。在示例实施例中，第二绝缘层220可以设置在包括第二绝缘层220和第二牺牲层222的堆叠结构的顶部处。可以在随后的抛光工艺中部分地去除最上面的第二绝缘层220。因此，尽管未示出，但是最上面的第二绝缘层220可以形成为具有比其它的第二绝缘层中的一个的厚度大的厚度。

第二牺牲层222可以用作用于形成包括在垂直半导体装置中的单元串中的一个中的单元晶体管的栅极的牺牲层。

参照图9，可以使第二牺牲层222和第二绝缘层220图案化以在第一单元模制结构300上形成第二单元模制结构304并且在第一虚设模制结构302上形成第二虚设模制结构306。第二单元模制结构304的在第一方向上的边缘部分可以具有台阶形状。另外，第二虚设模制结构306的在第一方向上的边缘部分可以具有台阶形状。

可以在第二单元模制结构304、第二虚设模制结构306以及第一单元模制结构300与第一虚设模制结构302之间的第一下绝缘图案212a上形成第二下绝缘层。可以使第二下绝缘层的上表面平坦化，直到可以暴露第二单元模制结构304的上表面和第二虚设模制结构306的上表面，以在第一下绝缘图案212a上形成第二下绝缘图案230。平坦化工艺可以包括化学机械抛光工艺。第二下绝缘图案230可以覆盖第二单元模制结构304的侧壁和第二虚设模制结构306的侧壁。通过使用平坦化工艺，第二单元模制结构304的上表面、第二虚设模制结构306的上表面和第二下绝缘图案230的上表面可以是基本平坦的，并且可以彼此共面。

如果没有形成第二虚设模制结构306，则可以在形成第二虚设模制结构306的部分上形成绝缘夹层，而不是第二虚设模制结构306。因此，可以增大绝缘夹层的上表面的尺寸。在这种情况下，当执行平坦化工艺时，可能在绝缘夹层的上表面上发生凹陷缺陷。然而，当形成第二虚设模制结构306时，可以通过使用平坦化工艺来减少第二下绝缘图案230的上表面的凹陷缺陷。

参照图10，可以通过光刻工艺来蚀刻第二单元模制结构304和第一单元模制结构300。因此，可以形成穿过第二单元模制结构304和第一单元模制结构300的下沟道孔232。下沟道孔232可以暴露基体半导体图案200的上表面。可以形成填充牺牲层234以填充下沟道孔232。

参照图11，可以在第二单元模制结构304、第二虚设模制结构306和第二下绝缘图案230上交替且重复地堆叠第三绝缘层238和第三牺牲层236。在这些示例实施例中，第三绝缘层238可以设置在包括第三绝缘层238和第三牺牲层236的堆叠结构的顶部处。第三牺牲层236还可以用作用于形成包括在垂直半导体装置中的单元串中的一个中的单元晶体管的栅极和串选择晶体管的栅极的牺牲层。可以使第三牺牲层236和第三绝缘层238图案化以在第二单元模制结构304上形成第三单元模制结构308并且在第二虚设模制结构306上形成第三虚设模制结构310。第三单元模制结构308的在第一方向上的边缘部分可以具有台阶形状。另外，第三虚设模制结构310的在第一方向上的边缘部分可以具有台阶形状。

因此，可以在第一区域上形成其中堆叠有第一单元模制结构至第三单元模制结构300、304和308的单元模制结构。可以在第二区域上形成其中堆叠有第一虚设模制结构至第三虚设模制结构302、306和310的虚设模制结构262。单元模制结构的在第一方向上的边缘部分可以具有台阶形状。另外，虚设模制结构262的在第一方向上的边缘部分可以具有台阶形状。

可以在第三单元模制结构308、第三虚设模制结构310以及第二单元模制结构304与第二虚设模制结构306之间的第二下绝缘图案230上形成第三下绝缘层。可以使第三下绝缘层的上表面平坦化，直到暴露第三单元模制结构308的上表面和第三虚设模制结构310的上表面，以在第二下绝缘图案230上形成第三下绝缘图案240。第三下绝缘图案240可以覆盖第三单元模制结构308的侧壁和第三虚设模制结构310的侧壁。

通过执行平坦化工艺，第三单元模制结构308的上表面、第三虚设模制结构310的上表面和第三下绝缘图案240的上表面可以是基本平坦的。第三单元模制结构308的上表面、第三虚设模制结构310的上表面和第三下绝缘图案240的上表面可以彼此共面。当形成第三虚设模制结构310时，可以在平坦化工艺中减少第三下绝缘图案240的上表面的凹陷缺陷。

参照图12，可以通过光刻工艺蚀刻第三单元模制结构308以形成上沟道孔242。上沟道孔242可以穿过第三单元模制结构308以暴露下沟道孔232中的填充牺牲层234的上表面。在用于形成上沟道孔242的光工艺中，可以使用形成在基底100上的对准标记(未示出)来对准光掩模(例如，掩模版)。由于可以在平坦化工艺中减少凹陷缺陷，所以可以在平坦化工艺中减少对准标记的去除。因此，可以减少由于去除对准标记而导致上沟道孔242未形成在目标位置处的故障。

在示例实施例中，优选地，下沟道孔232的中心部分与上沟道孔242的中心部分可以在竖直方向上彼此对准。在一些示例实施例中，下沟道孔232和上沟道孔242可以彼此连通，并且下沟道孔232的中心部分与上沟道孔242的中心部分可以在竖直方向上彼此不对准。然后可以去除填充牺牲层234。因此，可以形成其中下沟道孔232和上沟道孔242彼此连通的沟道孔244。

参照图13，可以在沟道孔244中形成沟道结构250。沟道结构250可以包括电荷存储结构250a、沟道250b、填充绝缘图案250c和盖图案250d。电荷存储结构250a可以包括阻挡层、电荷存储层和隧道绝缘层。阻挡层、电荷存储层和隧道绝缘层可以顺序地堆叠在沟道孔244的侧壁上。沟道250b可以接触隧道绝缘层，并且沟道250b可以电连接到基体半导体图案200。

此后，可以在第三单元模制结构308、沟道结构250、第三虚设模制结构310和第三下绝缘图案240上形成第一绝缘夹层252。第一绝缘夹层252可以包括氧化硅。可以去除单元模制结构中的第一牺牲层至第三牺牲层206、222、236，以在竖直方向上在第一绝缘层至第三绝缘层204、220、238之间形成间隙(未示出)。

在示例实施例中，当去除包括在单元模制结构中的第一牺牲层至第三牺牲层时，可以一起部分地去除包括在虚设模制结构262中的第一牺牲层至第三牺牲层206、222、236以形成间隙(未示出)。例如，可以部分地去除定位在虚设模制结构262的侧壁的边缘处的第一牺牲层至第三牺牲层206、222和236。此外，在一些可选实施例中，当去除包括在单元模制结构中的第一牺牲层至第三牺牲层时，可以不去除包括在虚设模制结构中的第一牺牲层至第三牺牲层206、222、236。在这种情况下，虚设模制结构可以不包括间隙。

导电材料可以填充包括在单元模制结构中的间隙，以在间隙中形成栅极图案254。导电材料可以包括阻挡图案和金属图案。因此，可以形成其中绝缘层204、220、238和栅极图案254交替地堆叠的存储器单元堆叠结构260。也就是说，用栅极图案254替换了包括在单元模制结构中的第一牺牲层至第三牺牲层206、222、236，使得可以形成存储器单元堆叠结构260。存储器单元堆叠结构260可以包括堆叠的第一存储器单元堆叠结构300a、第二存储器单元堆叠结构304a和第三存储器单元堆叠结构308a。

如果在虚设模制结构262中包括间隙，则导电材料也可以填充虚设模制结构262中的间隙。因此，可以在间隙中形成导电图案256。导电材料可以是与栅极图案的材料相同的材料。可以在虚设模制结构262的边缘部分处形成导电图案256。如图2中所示，如果在虚设模制结构中没有形成间隙，则可以不在虚设模制结构中形成导电图案。

再次参照图1，可以穿过第一绝缘夹层252和下绝缘图案来形成单元接触插塞270。单元接触插塞270可以在存储器单元堆叠结构260的边缘处分别接触栅极图案254的上表面。此外，可以穿过虚设模制结构262、下填充图案202和第二下绝缘夹层110来形成贯穿过孔接触件272。贯穿过孔接触件272可以接触下垫图案108。贯穿过孔接触件272可以穿过基体半导体图案200之间的第一开口201的内部。因此，贯穿过孔接触件272可以在竖直方向上穿过虚设模制结构262的面对第一开口201的部分。因此，贯穿过孔接触件272可以穿过第一虚设模制结构302中的第一牺牲层206的凹陷部分。

在示例实施例中，可以在虚设模制结构262中形成一个或更多个贯穿过孔接触件272。可以在第一开口201中设置一个或更多个贯穿过孔接触件272。此外，在其它示例实施例中，虚设模制结构262中的导电图案256可以不接触贯穿过孔接触件272。虚设模制结构262中的导电图案256可以与贯穿过孔接触件272间隔开。

图14是根据示例实施例的半导体装置的剖视图。除了位于第一存储器单元堆叠结构和第一虚设模制结构上的第一下绝缘层之外，半导体装置可以与参照图1所示的半导体装置基本相同。因此，可以省略或仅简要描述冗余的描述。参照图14，存储器单元堆叠结构260可以在第一区域中形成在基体半导体图案200上，并且虚设模制结构262可以在第二区域中形成在基体半导体图案200和下填充图案202上。

存储器单元堆叠结构260可以包括顺序地堆叠的第一存储器单元堆叠结构300a、第二存储器单元堆叠结构304a和第三存储器单元堆叠结构308a。虚设模制结构262可以包括顺序地堆叠的第一虚设模制结构302、第二虚设模制结构306和第三虚设模制结构310。第一存储器单元堆叠结构300a可以与参照图1所示的第一存储器单元堆叠结构基本相同，并且第一虚设模制结构302可以与参照图1所示的第一虚设模制结构基本相同。

第一下绝缘层212b可以形成在第一存储器单元堆叠结构300a、第一虚设模制结构302和基体半导体图案200上。第一下绝缘层212b的上表面可以是基本平坦的。第一下绝缘层212b可以包括氧化硅。

第一下绝缘层212b可以在基体半导体图案200上填充第一存储器单元堆叠结构300a与第一虚设模制结构302之间的空间。第一下绝缘层212b可以覆盖第一虚设模制结构302的上表面，以填充面对下填充图案202的第一虚设模制结构302的上表面的凹陷部分。第一下绝缘层212b可以覆盖第一存储器单元堆叠结构300a的上表面以填充地线切割区域208。

如上所述，第一下绝缘层212b可以覆盖第一存储器单元堆叠结构300a的上表面和第一虚设模制结构302的上表面。第二存储器单元堆叠结构304a可以形成在第一下绝缘层212b上。第二存储器单元堆叠结构304a可以在竖直方向上面对第一存储器单元堆叠结构300a。也就是说，第一下绝缘层212b可以在竖直方向上形成在第一存储器单元堆叠结构300a与第二存储器单元堆叠结构304a之间。

第二虚设模制结构306可以形成在第一下绝缘层212b上。第二虚设模制结构306可以在竖直方向上面对第一虚设模制结构302。也就是说，第一下绝缘层212b可以形成在第一虚设模制结构302与第二虚设模制结构306之间。第一下绝缘层212b的上表面可以是基本平面的，使得包括在第二虚设模制结构306中的第二绝缘层220的上表面和下表面以及包括在第二虚设模制结构306中的第二牺牲层222的上表面和下表面可以是基本平坦的。因此，在面对下填充图案202的第二虚设模制结构306的上表面上可以不发生凹陷缺陷。

第二下绝缘图案230可以形成在第一下绝缘层212b上，以填充第二存储器单元堆叠结构304a与第二虚设模制结构306之间的空间。第二下绝缘图案230可以覆盖第二存储器单元堆叠结构304a的侧壁和第二虚设模制结构306的侧壁。第二下绝缘图案230可以包括氧化硅。与参照图1所示的结构基本相同的结构可以形成在第二存储器单元堆叠结构304a、第二虚设模制结构306和第二下绝缘图案230上。

如上所述，第一下绝缘层212b可以填充第一虚设模制结构302中的第一牺牲层206的凹陷部分，并且第一下绝缘层212b的上表面可以是基本平面的。因此，包括在形成在第一下绝缘层212b上的第二虚设模制结构306中的第二牺牲层222的上表面和下表面以及包括在形成在第一下绝缘层212b上的第三虚设模制结构310中的第三牺牲层236的上表面和下表面可以是基本平坦的。可以减少由于包括在第二虚设模制结构306中的第二牺牲层222的不平坦的上表面和下表面以及包括在第三虚设模制结构310中的第三牺牲层236的不平坦的上表面和下表面而可能发生的缺陷(例如，虚设模制结构中的不稳定和半导体装置中的工艺故障)。如在此所描述的，可以通过使用虚设模制结构262来防止第三下绝缘图案240的上表面的凹陷缺陷。此外，可以通过使用虚设模制结构262来减少电路图案中产生的待机电流和漏电流。

图15和图16是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。参照图15，首先，可以执行参照图3至图5所示的工艺。此后，可以在第一单元模制结构300、第一虚设模制结构302以及第一单元模制结构300与第一虚设模制结构302之间的基体半导体图案200上形成初步第一下绝缘层211。初步第一下绝缘层211可以包括氧化硅。

由于第一单元模制结构300的上表面、第一虚设模制结构302的上表面和基体半导体图案200的上表面之间的台阶差，初步第一下绝缘层211的上表面可以不是平坦的。形成在基体半导体图案200上的初步第一下绝缘层211可以具有最低的上表面。

初步第一下绝缘层211可以具有足够的高度，使得在执行随后的平坦化工艺之后，初步第一下绝缘层211可以保留在第一单元模制结构300和第一虚设模制结构302上。在平坦化工艺之后，形成在基体半导体图案200上的初步第一下绝缘层211的上表面可以比保留在第一单元模制结构300和第一虚设模制结构302上的初步第一下绝缘层211的上表面高。

参照图16，可以使初步第一下绝缘层211的上表面平坦化以形成具有平坦的上表面的第一下绝缘层212b。平坦化工艺可以包括化学机械抛光工艺。第一下绝缘层212b可以在基体半导体图案200上填充第一单元模制结构300与第一虚设模制结构302之间的空间。第一下绝缘层212b可以覆盖第一虚设模制结构302的上表面，以填充面对下填充图案202的第一虚设模制结构302的凹陷部分。第一下绝缘层212b可以覆盖第一单元模制结构300的上表面以填充地线切割区域208。第一下绝缘层212b可以覆盖第一单元模制结构300的上表面和第一虚设模制结构302的上表面。在示例实施例中，第一下绝缘层212b的厚度可以比包括在第一单元模制结构300和第一虚设模制结构302中的每个第一绝缘层204的厚度大。此后，可以在第一下绝缘层212b上执行参照图8至图13以及图1所示的工艺。因此，可以制造如图14中所示的垂直半导体装置。

图17是根据示例实施例的半导体装置的剖视图。除了存储器单元结构的上部和第一虚设模制结构的上部之外，半导体装置可以与参照图1描述的半导体装置基本相同。因此，可以省略或仅简要描述冗余的描述。参照图17，存储器单元堆叠结构260可以在第一区域中形成在基体半导体图案200上，并且虚设模制结构262可以在第二区域中形成在基体半导体图案200和下填充图案202上。存储器单元堆叠结构260可以具有顺序地堆叠的第一存储器单元堆叠结构300a、第二存储器单元堆叠结构304a和第三存储器单元堆叠结构308a。虚设模制结构262可以具有顺序地堆叠的第一虚设模制结构302、第二虚设模制结构306和第三虚设模制结构310。

第一存储器单元堆叠结构300a可以具有其中第一绝缘层204和栅极图案254交替且重复地堆叠的结构。第一存储器单元堆叠结构300a可以沿第一方向延伸，并且第一存储器单元堆叠结构300a的在第一方向上的边缘部分可以具有台阶形状。上绝缘层214可以形成在第一存储器单元堆叠结构300a的最上面的部分上。上绝缘层214可以形成在第一存储器单元堆叠结构300a的最上面的栅极图案254上。上绝缘层214可以包括氧化硅。在示例实施例中，上绝缘层214的厚度可以比第一绝缘层204的厚度大。

第一虚设模制结构302可以具有其中第一绝缘层204和第一牺牲层206可以交替且重复地堆叠的结构。第一虚设模制结构302可以在第二区域中形成在基体半导体图案200和下填充图案202上。下填充图案202的上表面可以比基体半导体图案200的上表面低。因此，包括在第一虚设模制结构302中的第一绝缘层204的上表面和下表面以及包括在第一虚设模制结构302中的第一牺牲层206的上表面和下表面可以不是平面的。也就是说，在第一虚设模制结构302中，形成在基体半导体图案200上的第一绝缘层204和第一牺牲层206的上表面和下表面可以比形成在下填充图案202上的第一绝缘层204和第一牺牲层206的上表面和下表面高。

上绝缘层214可以形成在第一虚设模制结构302的最上面的部分上。上绝缘层214可以形成在第一虚设模制结构302中的最上面的第一牺牲层206上。面对下填充图案202的上绝缘层214的上表面的中心部分可以包括凹进。也就是说，上绝缘层214的上表面可以包括凹陷部分。残留停止层图案216a可以共形地形成在上绝缘层214的凹进的表面上。也就是说，残留停止层图案216a可以设置在第一虚设模制结构302上以面对第一开口201。残留停止层图案216a的上表面和下表面可以不是平面的。例如，残留停止层图案216a可以具有不平坦的上表面和不平坦的下表面。残余停止层图案216a可以包括氮化硅。

第一下绝缘图案212a可以形成在基体半导体图案200上，以填充第一存储器单元堆叠结构300a与第一虚设模制结构302之间的空间。第一下绝缘图案212a可以覆盖第一存储器单元堆叠结构300a的侧壁和第一虚设模制结构302的侧壁。第一下绝缘图案212a可以包括氧化硅。第一下绝缘图案212a可以形成在残留停止层图案216a上，并且可以填充第一虚设模制结构302的上表面的凹陷部分。此外，第一下绝缘图案212a可以填充地线切割区域208。

因此，第一存储器单元堆叠结构300a的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以是基本平面的。第一存储器单元堆叠结构300a的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以彼此共面。

与参照图1所示的结构基本相同的结构可以形成在上绝缘层214的上表面和第一下绝缘图案212a的上表面上。另外，由于上绝缘层214的上表面和第一下绝缘图案212a的上表面是基本平坦的，所以第二虚设模制结构306中的第二牺牲层222的上表面和下表面以及第三虚设模制结构310中的第三牺牲层236的上表面和下表面可以是基本平坦的。因此，可以减少由于第二虚设模制结构306中的不平坦的第二牺牲层222和第三虚设模制结构310中的不平坦的第三牺牲层236而可能发生的缺陷(例如，虚设模制结构中的不稳定和半导体装置的工艺故障)。

可以在形成第一存储器单元堆叠结构300a和第一虚设模制结构302的工艺中使用停止层图案，使得存储器单元堆叠结构260中的栅极图案可以形成为具有均匀的厚度。此外，可以通过虚设模制结构262防止第三下绝缘图案240的上表面的凹陷缺陷。此外，可以通过虚设模制结构262来减小在电路图案中产生的待机电流和漏电流。

图18至图22是示出根据示例实施例的制造垂直半导体装置的方法的剖视图。参照图18，首先，可以执行参照图3和图4所示的工艺。

可以在最上面的第一牺牲层206上形成上绝缘层214。在示例实施例中，可以将上绝缘层214形成为具有比第一绝缘层204的厚度大的厚度。可以在上绝缘层214上形成停止层216。上绝缘层214可以包括氧化硅。停止层216可以包括氮化硅。面对下填充图案202的上绝缘层214和停止层216的上表面可以具有相对低的高度，因此停止层216的上表面可以包括凹陷部分。

参照图19，可以使停止层216、上绝缘层214、第一牺牲层206和第一绝缘层204图案化，以在第一区域上形成初步第一单元模制结构290并且在第二区域上形成初步第一虚设模制结构292。此外，在初步第一单元模制结构290中，可以部分地蚀刻停止层216、上绝缘层214和最上面的第一牺牲层206以形成地线切割区域208。

可以在基体半导体图案200上形成初步第一单元模制结构290。因此，包括在初步第一单元模制结构290中的第一牺牲层206的上表面和下表面以及包括在初步第一单元模制结构290中的第一绝缘层204的上表面和下表面可以是基本平坦的。可以在下填充图案202和基体半导体图案200上形成初步第一虚设模制结构292。因此，在初步第一虚设模制结构292中，形成在下填充图案202上的第一牺牲层206的表面、第一绝缘层204的表面、上绝缘层214的表面和停止层216的表面可以包括凹陷部分。初步第一单元模制结构290的在第一方向上的边缘部分可以具有台阶形状。另外，初步第一虚设模制结构292在第一方向上的边缘部分可以具有台阶形状。

参照图20，可以在初步第一单元模制结构290、初步第一虚设模制结构292以及初步第一单元模制结构290与初步第一虚设模制结构292之间的基体半导体图案200上形成第一下绝缘层。可以将第一下绝缘层形成为完全覆盖初步第一单元模制结构290和初步第一虚设模制结构292。在基体半导体图案200上的第一下绝缘层的上表面可以比初步第一单元模制结构290的上表面和初步第一虚设模制结构292的上表面高。第一下绝缘层可以包括氧化硅。

此后，可以使第一下绝缘层的上表面平坦化，直到可以暴露停止层216的上表面，以形成初步第一下绝缘图案211a。平坦化工艺可以包括化学机械抛光工艺。当停止层216被暴露时，可以停止抛光工艺。在抛光工艺中，第一牺牲层206可以不被停止层216暴露。因此，可以防止第一牺牲层206在抛光工艺中的损坏。可以通过随后的工艺用栅极图案替换第一牺牲层206，使得栅极图案的厚度可以是均匀的。在平坦化工艺中，可以不暴露面对下填充图案202的停止层216。

参照图21，可以去除停止层216。在去除工艺中，可以不蚀刻面对下填充图案202的停止层216以形成残留停止层图案216a。在示例实施例中，可以通过湿法蚀刻工艺来执行停止层216的去除工艺。

参照图22，可以使初步第一单元模制结构290的上表面、初步第一虚设模制结构292的上表面和初步第一下绝缘图案211a的上表面平坦化，以形成第一单元模制结构300、第一虚设模制结构302和第一下绝缘图案212a。平坦化工艺可以包括化学机械抛光工艺。

可以使初步第一单元模制结构290中的上绝缘层214的上表面和初步第一单元模制结构290中的初步第一下绝缘图案211a的上表面平坦化，以形成具有平坦的上表面的第一单元模制结构300。可以使初步第一单元模制结构290与初步第一虚设模制结构292之间的初步第一下绝缘图案211a平坦化以形成第一下绝缘图案212a。可以使初步第一虚设模制结构292中的上绝缘层214的上表面和初步第一虚设模制结构292中的初步第一下绝缘图案211a的上表面平坦化，以形成具有平坦的上表面的第一虚设模制结构302。可以在基体半导体图案200、第一单元模制结构300的地线切割区域208以及第一虚设模制结构302的残留停止层图案216a上形成第一下绝缘图案212a。

第一单元模制结构300的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以是基本平坦的。第一单元模制结构300的上表面、第一虚设模制结构302的上表面和第一下绝缘图案212a的上表面可以彼此共面。此后，可以执行参照图8至图13以及图1所示的工艺。因此，可以制造如图17中所示的垂直半导体装置。

前述内容是对示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的新颖教导和优点的情况下，在示例实施例中可以进行许多修改。因此，所有这些修改意图被包括在如权利要求中限定的本发明构思的范围内。在权利要求中，装置加功能条款意图覆盖在此描述为执行所列举功能的结构，并且不仅覆盖结构等同物而且覆盖等同结构。因此，将理解的是，前述内容是各种示例实施例的说明，并且不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及其它示例实施例的修改意图被包括在所附权利要求的范围内。

Claims (20)

1.一种集成电路装置，所述集成电路装置包括：

多个电路图案，位于基底上；

下绝缘夹层，位于所述多个电路图案上；

基体半导体图案，位于下绝缘夹层上，所述基体半导体图案包括第一基体半导体图案和第二基体半导体图案，第一基体半导体图案和第二基体半导体图案通过在第一基体半导体图案与第二基体半导体图案之间延伸的第一开口彼此间隔开；

存储器单元堆叠结构，位于基体半导体图案上；以及

虚设模制结构，(i)与存储器单元堆叠结构间隔开，(ii)在第一基体半导体图案和第二基体半导体图案上延伸，并且(iii)延伸到第一开口中，所述虚设模制结构包括：第一虚设模制结构，包括交替地堆叠的多个第一绝缘层和多个第一牺牲层，所述多个第一绝缘层和所述多个第一牺牲层具有具备凹陷形状的剖面的非平面的上表面和下表面；第一下绝缘图案，填充第一虚设模制结构的上表面中的凹陷形状的凹进；以及上虚设模制结构，位于第一虚设模制结构和第一下绝缘图案上，所述上虚设模制结构包括交替地堆叠并且具有基本平坦的上表面和下表面的第二绝缘层和第二牺牲层。

2.根据权利要求1所述的集成电路装置，其中，存储器单元堆叠结构包括：

第一存储器单元堆叠结构，包括交替地堆叠并且具有基本平面的上表面和下表面的第一绝缘层和栅极图案；以及

上存储器单元堆叠结构，位于第一存储器单元堆叠结构上，上存储器单元堆叠结构包括交替地堆叠并且具有基本平面的上表面和下表面的第二绝缘层和栅极图案。

3.根据权利要求2所述的集成电路装置，其中，上虚设模制结构中的第二牺牲层分别与上存储器单元堆叠结构中的栅极图案在竖直方向上定位在同一水平处。

4.根据权利要求2所述的集成电路装置，其中，第一存储器单元堆叠结构中的最上面的栅极图案充当地选择晶体管的栅极图案。

5.根据权利要求4所述的集成电路装置，其中，第一存储器单元堆叠结构中的最上面的栅极图案包括作为从所述最上面的栅极图案切掉的部分的地线切割区域；并且其中，第一下绝缘图案填充地线切割区域。

6.根据权利要求2所述的集成电路装置，其中，第一下绝缘图案的一部分形成在基体半导体图案的在第一存储器单元堆叠结构与第一虚设模制结构之间延伸的部分上，并且填充第一存储器单元堆叠结构与第一虚设模制结构之间的空间；并且其中，第一存储器单元堆叠结构的上表面、第一虚设模制结构的上表面和第一下绝缘图案的上表面彼此基本共面。

7.根据权利要求2所述的集成电路装置，所述集成电路装置还包括位于第一虚设模制结构的面对第一开口的上部上的残留停止层图案。

8.根据权利要求7所述的集成电路装置，其中，残留停止层图案的上表面和下表面不是平面的。

9.根据权利要求1至8中的任意一项所述的集成电路装置，所述集成电路装置还包括位于穿过存储器单元堆叠结构的沟道孔中的沟道结构；并且其中，沟道结构包括电连接到基体半导体图案的沟道。

10.根据权利要求9所述的集成电路装置，其中，沟道孔包括定位在存储器单元堆叠结构的下部处的下沟道孔以及定位在存储器单元堆叠结构的上部处且与下沟道孔连通的上沟道孔。

11.根据权利要求1至8中的任意一项所述的集成电路装置，所述集成电路装置还包括位于第一开口中的下填充图案；并且其中，下填充图案的上表面的中心部分具有凹陷形状的剖面。

12.根据权利要求1至8中的任意一项所述的集成电路装置，其中，第一开口具有5μm至200μm的宽度。

13.根据权利要求1至8中的任意一项所述的集成电路装置，所述集成电路装置还包括电连接到所述多个电路图案中的至少一个的贯穿过孔接触件；并且其中，贯穿过孔接触件穿过虚设模制结构的面对第一开口的部分。

14.根据权利要求1至8中的任意一项所述的集成电路装置，其中，导电图案被包括在虚设模制结构的边缘部分处。

15.根据权利要求1所述的集成电路装置，所述集成电路装置还包括填充存储器单元堆叠结构与虚设模制结构之间的空间的下绝缘图案；并且其中，存储器单元堆叠结构的上表面、虚设模制结构的上表面和下绝缘图案的上表面彼此基本共面。

16.一种集成电路装置，所述集成电路装置包括：

多个电路图案，位于基底上；

下绝缘夹层，位于所述多个电路图案上；

基体半导体图案，位于下绝缘夹层上，所述基体半导体图案包括第一基体半导体图案和第二基体半导体图案，第一基体半导体图案和第二基体半导体图案通过在第一基体半导体图案与第二基体半导体图案之间延伸的第一开口彼此间隔开；

存储器单元堆叠结构，位于基体半导体图案上；

沟道结构，位于穿过存储器单元堆叠结构的沟道孔中，所述沟道结构包括电连接到基体半导体图案的沟道；

虚设模制结构，位于基体半导体图案和第一开口上，虚设模制结构与存储器单元堆叠结构间隔开；以及

下绝缘图案，填充存储器单元堆叠结构与虚设模制结构之间的空间，所述下绝缘图案具有与存储器单元堆叠结构的上表面和虚设模制结构的上表面基本共面的上表面；并且

其中，虚设模制结构包括：第一虚设模制结构，包括第一绝缘层和第一牺牲层，第一绝缘层和第一牺牲层交替地堆叠，具有不是平面的上表面和下表面并且包括具有凹陷形状的剖面的中心部分；第一下绝缘图案，填充第一虚设模制结构的上表面中的凹陷形状的凹进；以及上虚设模制结构，位于第一虚设模制结构和第一下绝缘图案上，上虚设模制结构包括交替地堆叠并且具有基本平面的上表面和下表面的第二绝缘层和第二牺牲层。

17.根据权利要求16所述的集成电路装置，所述集成电路装置还包括穿过虚设模制结构并且电连接到所述多个电路图案中的至少一个的贯穿过孔接触件。

18.一种集成电路装置，所述集成电路装置包括：

多个电路图案，位于基底上；

下绝缘夹层，位于所述多个电路图案上；

非易失性存储器单元的垂直堆叠件，位于下绝缘夹层的第一部分上，非易失性存储器单元的垂直堆叠件包括多个电绝缘层和多个栅极图案并且被布置为电绝缘层和栅极图案的交替堆叠件；

虚设模制结构，位于下绝缘夹层的第二部分上，所述虚设模制结构包括：第一交替堆叠件，具有第一电绝缘层和第一牺牲层，第一电绝缘层和第一牺牲层具有相应的凹陷形状的剖面；以及第二交替堆叠件，具有第二电绝缘层和第二牺牲层，第二电绝缘层和第二牺牲层具有基本平面的上表面和下表面；以及

绝缘图案，(i)填充具有第一电绝缘层和第一牺牲层的第一交替堆叠件中的凹陷形状的凹进，(ii)具有基本平面的上表面，并且(iii)在具有第一电绝缘层和第一牺牲层的第一交替堆叠件的最上面的表面与具有第二电绝缘层和第二牺牲层的第二交替堆叠件的最下面的表面之间延伸。

19.根据权利要求18所述的集成电路装置，所述集成电路装置还包括延伸穿过虚设模制结构并且电结合到所述多个电路图案中的至少一个的贯穿过孔接触件。

20.根据权利要求18所述的集成电路装置，其中，绝缘图案的一部分还在非易失性存储器单元的垂直堆叠件与虚设模制结构之间延伸；并且其中，绝缘图案的所述一部分的上表面与绝缘图案的基本平面的上表面共面。

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