KR20220013800A - 수직형 반도체 소자 - Google Patents

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KR20220013800A
KR20220013800A KR1020200093215A KR20200093215A KR20220013800A KR 20220013800 A KR20220013800 A KR 20220013800A KR 1020200093215 A KR1020200093215 A KR 1020200093215A KR 20200093215 A KR20200093215 A KR 20200093215A KR 20220013800 A KR20220013800 A KR 20220013800A
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김기환
석한솔
임종흔
장기석
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삼성전자주식회사
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Abstract

수직형 반도체 소자는, 기판 상에 베이스 반도체 패턴들이 구비되고, 상기 베이스 반도체 패턴들은 서로 이격되어 베이스 반도체 패턴들 사이에 제1 개구부가 형성될 수 있다. 상기 베이스 반도체 패턴 상에 셀 적층 구조물이 구비될 수 있다. 상기 셀 적층 구조물과 이격되고, 상기 베이스 반도체 패턴 및 제1 개구부 상에 더미 몰드 구조물이 구비될 수 있다. 상기 더미 몰드 구조물은 제1 더미 몰드 구조물, 제1 하부 절연 패턴 및 상부 더미 몰드 구조물이 포함될 수 있다. 상기 제1 더미 몰드 구조물은 제1 절연막들 및 제1 희생막들이 번갈아 반복 적층되고, 상기 제1 절연막들 및 제1 희생막들의 상부면의 중심 부위가 리세스된 형상을 가지는 디싱이 포함될 수 있다. 상기 제1 하부 절연 패턴은 상기 제1 더미 몰드 구조물의 상부면의 디싱 부위를 채울 수 있다. 상기 상부 더미 몰드 구조물은 제2 절연막들 및 제2 희생막들이 번갈아 반복 적층되고, 상기 제2 절연막들 및 제2 희생막들의 상, 하부면은 평탄한 형상을 가질 수 있다. 상기 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.

Description

수직형 반도체 소자{A VERTICAL SEMICONDUCTOR}
본 발명은 수직형 반도체 소자에 관한 것이다.
소자의 집적화에 따라, VNAND 플래시 메모리 소자는 기판 상에 페리 회로가 형성되고, 상기 페리 회로 상에 적층된 메모리 셀들을 포함하는 셀 적층 구조물들이 구비되는 COP(Cell on Peri) 구조를 가질 수 있다. 상기 셀 적층 구조물들 사이에는 층간 절연막이 구비될 수 있다. 상기 셀 적층 구조물의 수직 높이가 증가됨에 따라 상기 층간 절연막의 상부면의 평탄화가 용이하지 않을 수 있다. 따라서, 상기 층간 절연막 상부면에 디싱 불량이 발생될 수 있다.
본 발명의 과제는 공정 불량이 감소되는 구조를 갖는 수직형 반도체 소자를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상에 회로 패턴이 구비될 수 있다. 상기 회로 패턴을 덮는 하부 층간 절연막이 구비될 수 있다. 상기 하부 층간 절연막 상에 베이스 반도체 패턴들이 구비되고, 상기 베이스 반도체 패턴들은 서로 이격되어 베이스 반도체 패턴들 사이에 제1 개구부가 형성될 수 있다. 상기 베이스 반도체 패턴 상에 셀 적층 구조물이 구비될 수 있다. 상기 셀 적층 구조물과 이격되고, 상기 베이스 반도체 패턴 및 제1 개구부 상에 더미 몰드 구조물이 구비될 수 있다. 상기 더미 몰드 구조물은 제1 더미 몰드 구조물, 제1 하부 절연 패턴 및 상부 더미 몰드 구조물이 포함될 수 있다. 상기 제1 더미 몰드 구조물은 제1 절연막들 및 제1 희생막들이 번갈아 반복 적층되고, 상기 제1 절연막들 및 제1 희생막들의 상, 하부면이 평탄하지 않고, 상부면의 중심 부위가 리세스된 형상을 가지는 디싱이 포함될 수 있다. 상기 제1 하부 절연 패턴은 상기 제1 더미 몰드 구조물의 상부면의 디싱 부위를 채울 수 있다. 상기 상부 더미 몰드 구조물은 상기 제1 더미 몰드 구조물 및 제1 하부 절연 패턴 상에 구비되고, 제2 절연막들 및 제2 희생막들이 번갈아 반복 적층되고, 상기 제2 절연막들 및 제2 희생막들의 상, 하부면은 평탄한 형상을 가질 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상에 회로 패턴이 구비될 수 있다. 상기 회로 패턴을 덮는 하부 층간 절연막이 구비될 수 있다. 상기 하부 층간 절연막 상에 베이스 반도체 패턴들, 상기 베이스 반도체 패턴들은 서로 이격되어 베이스 반도체 패턴들 사이에 제1 개구부가 형성될 수 있다. 상기 베이스 반도체 패턴 상에 셀 적층 구조물이 구비될 수 있다. 상기 셀 적층 구조물을 관통하는 채널홀 내에는, 상기 베이스 반도체 패턴들과 전기적으로 연결되는 채널을 포함하는 채널 구조물이 구비될 수 있다. 상기 셀 적층 구조물과 이격되고, 상기 베이스 반도체 패턴 및 제1 개구부 상에 더미 몰드 구조물이 구비될 수 있다. 상기 셀 적층 구조물 및 상기 더미 몰드 구조물 사이를 채우는 하부 절연 패턴이 구비될 수 있다. 상기 셀 적층 구조물, 더미 몰드 구조물 및 하부 절연 패턴의 상부면들은 동일한 평면에 위치할 수 있다. 상기 더미 몰드 구조물은 제1 더미 몰드 구조물 및 상부 더미 몰드 구조물이 포함될 수 있다. 상기 제1 더미 몰드 구조물은 제1 절연막들 및 제1 희생막들이 번갈아 반복 적층되고, 상기 제1 절연막들 및 제1 희생막들의 상, 하부면이 평탄하지 않고, 상부면의 중심 부위가 리세스된 형상을 가지는 디싱이 포함되는 제1 더미 몰드 구조물이 구비될 수 있다. 상기 상부 더미 몰드 구조물은 상기 제1 더미 몰드 구조물 및 제1 하부 절연 패턴 상에 구비되고, 제2 절연막들 및 제2 희생막들이 번갈아 반복 적층되고, 상기 제2 절연막들 및 제2 희생막들의 상, 하부면은 평탄한 형상을 가질 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상에 회로 패턴이 구비될 수 있다. 상기 회로 패턴을 덮는 하부 층간 절연막이 구비될 수 있다. 상기 하부 층간 절연막 상에 베이스 반도체 패턴들이 구비될 수 있다. 상기 베이스 반도체 패턴들은 서로 이격되어 베이스 반도체 패턴들 사이에 제1 개구부가 형성될 수 있다. 상기 베이스 반도체 패턴 상에 셀 적층 구조물이 구비될 수 있다. 상기 셀 적층 구조물을 관통하는 채널홀 내에, 상기 베이스 반도체 패턴들과 전기적으로 연결되는 채널을 포함하는 채널 구조물이 구비될 수 있다. 상기 셀 적층 구조물과 이격되고, 상기 베이스 반도체 패턴 및 제1 개구부 상에 더미 몰드 구조물이 구비될 수 있다. 상기 셀 적층 구조물 및 상기 더미 몰드 구조물 사이를 채우는 하부 절연 패턴이 구비될 수 있다. 상기 셀 적층 구조물, 더미 몰드 구조물 및 하부 절연 패턴의 상부면들은 동일한 평면에 위치할 수 있다. 상기 더미 몰드 구조물은 절연막들 및 희생막들이 번갈아 반복 적층되고, 상기 더미 몰드 구조물의 하부에 위치하는 절연막들 및 희생막들의 상부면은 상, 하부면이 평탄하지 않고, 상기 제1 개구부와 대향하는 부위의 상부면에서 낮은 높이를 가질 수 있다.
예시적인 실시예들에 따른 수직형 반도체 소자는 셀 적층 구조물과 이격되어 더미 몰드 구조물이 포함될 수 있다. 따라서, 셀 적층 구조물과 더미 몰드 구조물 사이의 하부 절연 패턴의 상부면의 디싱이 감소될 수 있다. 또한, 상기 더미 몰드 구조물의 상부에 포함되는 희생막들은 상, 하부면이 평탄한 형상을 가질 수 있다. 따라서, 상기 더미 몰드 구조물의 상부면에는 디싱이 발생되지 않을 수 있다. 상기 수직형 반도체 소자는 상기 디싱에 기인하는 불량이 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 2는 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 3 내지 도 13은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 15 및 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 18 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 표면과 평행하면서 서로 수직한 방향들을 각각 제1 및 제2 방향이라고 하고, 기판 표면과 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 2는 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 페리 회로를 구성하는 회로 패턴들이 구비될 수 있다. 예시적인 실시예에서, 상기 회로 패턴은 하부 트랜지스터들(102) 및 하부 배선(106)을 포함할 수 있다. 상기 하부 배선(106)은 하부 콘택 플러그들 및 하부 도전 패턴들을 포함할 수 있다. 상기 하부 배선(106)은 상기 하부 트랜지스터들(102)과 전기적으로 연결될 수 있다.
상기 기판(100)은 단결정 반도체 물질을 포함할 수 있다. 예를들어, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다. 상기 기판(100) 상에는 셀 적층 구조물이 형성되기 위한 제1 영역과, 상기 셀 적층 구조물이 형성되지 않는 제2 영역을 포함할 수 있다.
상기 기판(100) 상에, 상기 회로 패턴들을 덮는 제1 하부 층간 절연막(104)이 구비될 수 있다.
상기 제1 하부 층간 절연막(104) 상에 하부 패드 패턴(108)이 구비될 수 있다. 상기 제1 하부 층간 절연막(104) 및 하부 패드 패턴(108) 상에 제2 하부 층간 절연막(110)이 구비될 수 있다. 상기 제2 하부 층간 절연막(110)의 상부면은 평탄면을 가질 수 있다.
예시적인 실시예에서, 상기 하부 패드 패턴(108)은 상기 하부 콘택 플러그 및 하부 도전 패턴들을 통해 상기 하부 트랜지스터들(102)과 전기적으로 연결될 수 있다.
상기 제2 하부 층간 절연막(110) 상에 베이스 반도체 패턴들(200)이 구비될 수 있다. 상기 베이스 반도체 패턴(200)은 폴리실리콘을 포함할 수 있다. 상기 베이스 반도체 패턴들(200) 사이에는 제1 개구부(201)가 포함될 수 있다.
예시적인 실시예에서, 상기 베이스 반도체 패턴(200)은 셀 적층 구조물(260)의 형성 부위와 대향하도록 배치될 수 있다. 상기 제1 개구부(201)는 관통 비아 콘택(272)의 형성 부위와 대향하도록 배치될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(201)는 상기 셀 적층 구조물(260)의 외측에 구비될 수 있다. 상기 제1 개구부(201)는 5㎛ 내지 200㎛의 제1 방향의 폭을 가질 수 있다. 예시적인 실시예에서, 상기 제1 개구부(201)는 복수개가 구비될 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 제1 개구부(201)의 일부는 상기 셀 적층 구조물(260)의 가장자리의 계단 부위와 대향하여 구비될 수 있다.
상기 베이스 반도체 패턴(200) 상에 상기 제1 개구부(201) 내부에는 하부 매립 패턴(202)이 구비될 수 있다. 상기 하부 매립 패턴(202)은 평탄하지 않고, 상부면 중심 부위가 리세스된 형상을 가지는 디싱이 포함될 수 있다. 상기 제1 개구부(201)의 폭이 커질수록 상기 하부 매립 패턴(202)의 상부면 내에서 디싱 부위의 최하면과 가장 높은 부위인 최상부면간의 차이가 커질 수 있다. 예를들어, 상기 하부 매립 패턴(202)의 상부면 내에서, 디싱 부위의 최하면과 가장 높은 부위인 최상부면간의 차이는 300Å이상일 수 있다.
즉, 상기 베이스 반도체 패턴(200)과 상기 하부 매립 패턴(202)은 평탄한 상부면을 갖지 않을 수 있다. 즉, 상기 하부 매립 패턴(202)의 상부면은 상기 베이스 반도체 패턴(200)의 상부면보다 낮을 수 있다.
상기 제1 영역의 베이스 반도체 패턴(200) 상에는 셀 적층 구조물(260)이 구비되고, 상기 제2 영역의 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에는 더미 몰드 구조물(262)이 구비될 수 있다.
상기 셀 적층 구조물(260)은 제1 셀 적층 구조물(300a), 제2 셀 적층 구조물(304a) 및 제3 셀 적층 구조물(308a)이 순차적으로 적층된 구조를 가질 수 있다. 상기 더미 몰드 구조물(262)은 제1 더미 몰드 구조물(302), 제2 더미 몰드 구조물(306) 및 제3 더미 몰드 구조물(310)이 순차적으로 적층된 구조를 가질 수 있다. 상기 제2 셀 적층 구조물(304a) 및 제3 셀 적층 구조물(308a)은 상부 셀 적층 구조물일 수 있다. 상기 제2 더미 몰드 구조물(306) 및 제3 더미 몰드 구조물(310)은 상부 더미 몰드 구조물일 수 있다.
상기 셀 적층 구조물(260)은 절연막들(204, 220, 238) 및 게이트 패턴들(254)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 셀 적층 구조물(260)은 제1 방향으로 연장될 수 있고, 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 각 층의 게이트 패턴들(254)의 가장자리 부위가 상기 제1 방향으로 돌출되는 형상을 가질 수 있다.
상기 절연막들(204, 220, 238)은 실리콘 산화물을 포함할 수 있다. 각각의 상기 게이트 패턴들(254)은 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 상기 베리어 금속 패턴은 상기 금속 패턴의 표면을 둘러싸는 형상을 가질 수 있다. 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 금속 패턴은 텅스텐, 구리, 알루미늄 등과 같은 물질을 포함할 수 있다. 일 예로, 상기 금속 패턴은 텅스텐을 포함할 수 있다.
상기 더미 몰드 구조물(262)은 절연막들(204, 220, 238) 및 희생막들(206, 222, 236)이 교대로 반복 적층되는 구조를 포함할 수 있다. 상기 더미 몰드 구조물(262)의 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 상기 절연막들(204, 220, 238)은 실리콘 산화물을 포함할 수 있다. 상기 희생막(206, 222, 236)은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 도 1에 도시된 것과 같이, 상기 더미 몰드 구조물(262)은 절연막들(204, 220, 238) 및 희생막들(206, 222, 236)이 교대로 반복 적층되는 구조를 포함하고, 상기 더미 몰드 구조물(262)의 일부분에는 도전 패턴들(256)이 더 포함될 수 있다. 즉, 상기 더미 몰드 구조물(262)의 가장자리 부위는 상기 희생막(206, 222, 236)의 일부분이 상기 도전 패턴(256)으로 대체된 형상을 가질 수 있다.
일부 예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 더미 몰드 구조물(262)은 절연막들(204, 220, 238) 및 희생막들(206, 222, 236)이 교대로 반복 적층되는 구조를 포함할 수 있고, 상기 더미 몰드 구조물(262)의 가장자리 부위에는 도전 패턴들이 포함되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 셀 적층 구조물(300a)은 제1 절연막들(204) 및 게이트 패턴들(254)이 반복 적층될 수 있다. 상기 제1 셀 적층 구조물(300a)의 게이트 패턴들(254)은 상기 그라운드 선택 트랜지스터 및 그 하부에 위치하는 트랜지스터들의 게이트 패턴으로 제공될 수 있다. 예를들어, 상기 제1 셀 적층 구조물(300a)의 게이트 패턴들(254)은 상기 그라운드 선택 트랜지스터의 게이트 패턴 및 GIDL 트랜지스터들의 게이트 패턴으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 셀 적층 구조물(300a)의 최상부에 형성되는 게이트 패턴(254)은 상기 그라운드 선택 트랜지스터의 게이트 패턴일 수 있다. 상기 제1 셀 적층 구조물(300a)의 최상부에 형성되는 게이트 패턴(254)은 일부 영역이 제거되어 절단된 형상을 가질 수 있고, 상기 절단된 부위는 그라운드 라인 컷팅 영역(208)으로 제공될 수 있다. 예시적인 실시예에서, 상기 그라운드 라인 컷팅 영역(208)은 0.5㎛ 내지 5㎛의 폭을 가질 수 있다. 상기 그라운드 라인 컷팅 영역(208)은 상기 셀 적층 구조물(260)에서 계단 형상을 갖는 부위인 배선 연결 부위에 배치될 수 있다. 즉, 상기 그라운드 라인 컷팅 영역(208)은 메모리 셀들이 형성되는 부위(예를들어, 채널 구조물의 형성 부위)에는 배치되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 더미 몰드 구조물(302)은 제1 절연막(204) 및 제1 희생막(206)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 제1 더미 몰드 구조물(302)은 상기 제2 영역의 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에 구비되며, 상기 하부 매립 패턴(202)의 상부면은 상기 베이스 반도체 패턴(200)의 상부면보다 낮을 수 있다. 그러므로, 상기 제1 더미 몰드 구조물(302)에 포함되는 제1 절연막(204) 및 제1 희생막(206)의 상, 하부면은 평탄하지 않을 수 있다. 즉, 상기 제1 더미 몰드 구조물(302)에 포함되는 제1 절연막(204) 및 제1 희생막(206)의 상, 하부면은 상기 베이스 반도체 패턴(200) 상에서는 높고 상기 하부 매립 패턴(202) 상에서는 낮을 수 있다. 따라서, 상기 하부 매립 패턴(202)과 대향하는 상기 제1 더미 몰드 구조물(302)의 상부면에는 중심부에 리세스가 포함되는 디싱이 발생될 수 있다.
상기 베이스 반도체 패턴(200) 상에 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302) 사이 부위를 채우는 제1 하부 절연 패턴(212a)이 구비될 수 있다. 상기 제1 하부 절연 패턴(212a)은 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302)의 측벽을 덮을 수 있다. 상기 제1 하부 절연 패턴(212a)은 실리콘 산화물을 포함할 수 있다.
상기 제1 하부 절연 패턴(212a)은 상기 하부 매립 패턴(202)과 대향하는 상기 제1 더미 몰드 구조물(302)의 상부면 상에 구비될 수 있다. 따라서, 상기 제1 하부 절연 패턴(212a)은 상기 제1 더미 몰드 구조물(302)의 상부면의 디싱 부위를 채울 수 있다. 또한, 상기 제1 하부 절연 패턴(212a)은 상기 그라운드 라인 컷팅 영역(208)의 내부를 채울 수 있다.
따라서, 상기 제1 셀 적층 구조물(300a), 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a) 상부면은 평탄하며, 동일한 평면 상에 위치할 수 있다.
예시적인 실시예에서, 상기 제2 셀 적층 구조물(304a)은 제2 절연막들(220) 및 게이트 패턴들(254)이 반복 적층될 수 있다. 상기 제2 셀 적층 구조물(304a)의 게이트 패턴들(254)은 셀 트랜지스터의 게이트 패턴으로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 더미 몰드 구조물(306)은 제2 절연막(220) 및 제2 희생막(222)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 제2 더미 몰드 구조물(306)은 상기 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a) 상에 구비되며, 이 때 상기 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a)의 상부면은 평탄할 수 있다. 그러므로, 상기 제2 더미 몰드 구조물(306)에 포함되는 제2 절연막(220) 및 제2 희생막(222)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 하부 매립 패턴(202)과 대향하는 상기 제2 더미 몰드 구조물(306)의 상부면에는 디싱이 발생되지 않을 수 있다.
상기 제1 하부 절연 패턴(212a) 상에, 상기 제2 셀 적층 구조물(304a)과 상기 제2 더미 몰드 구조물(306) 사이 부위를 채우는 제2 하부 절연 패턴(230)이 구비될 수 있다. 상기 제2 하부 절연 패턴(230)은 상기 제2 셀 적층 구조물(304a)과 상기 제2 더미 몰드 구조물(306)의 측벽을 덮을 수 있다. 상기 제2 하부 절연 패턴(230)은 실리콘 산화물을 포함할 수 있다.
상기 제2 셀 적층 구조물(304a), 제2 더미 몰드 구조물(306) 및 제2 하부 절연 패턴(230) 상부면은 평탄하며, 동일한 평면 상에 위치할 수 있다.
예시적인 실시예에서, 상기 제3 셀 적층 구조물(308a)은 제3 절연막들(238) 및 게이트 패턴들(254)이 반복 적층될 수 있다. 상기 제3 셀 적층 구조물(308a)의 게이트 패턴들(254)은 셀 트랜지스터의 게이트 패턴 및 스트링 선택 트랜지스터의 게이트 패턴으로 제공될 수 있다.
예시적인 실시예에서, 상기 제3 더미 몰드 구조물(310)은 제3 절연막(238) 및 제3 희생막(236)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 제3 더미 몰드 구조물(310)은 상기 제2 더미 몰드 구조물(306) 및 제2 하부 절연 패턴(230) 상에 구비되며, 상기 제2 더미 몰드 구조물(306) 및 제2 하부 절연 패턴(230)의 상부면은 평탄할 수 있다. 그러므로, 상기 제3 더미 몰드 구조물(310)에 포함되는 제3 절연막(238) 및 제3 희생막(236)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 하부 매립 패턴(202)과 대향하는 상기 제3 더미 몰드 구조물(310)의 상부면에는 디싱이 발생되지 않을 수 있다.
상기 제2 하부 절연 패턴(230) 상에, 상기 제3 셀 적층 구조물(308a)과 상기 제3 더미 몰드 구조물(310) 사이 부위를 채우는 제3 하부 절연 패턴(240)이 구비될 수 있다. 상기 제3 하부 절연 패턴(240)은 상기 제3 셀 적층 구조물(308a)과 상기 제3 더미 몰드 구조물(310)의 측벽을 덮을 수 있다. 상기 제3 하부 절연 패턴(240)은 실리콘 산화물을 포함할 수 있다.
상기 제3 셀 적층 구조물(308a), 제3 더미 몰드 구조물(310) 및 제3 하부 절연 패턴(240)의 상부면은 평탄하며, 동일한 평면 상에 위치할 수 있다.
예시적인 실시예에서, 상기 셀 적층 구조물(260)에 포함되는 게이트 패턴들(254)이 적층된 수와 상기 더미 몰드 구조물(262)에 포함되는 희생막들(206, 222, 236)이 적층된 수는 서로 동일할 수 있다. 또한, 상기 제2 및 제3 셀 적층 구조물(304a, 308a)에 포함되는 각 층의 게이트 패턴들(254)과 상기 제2 및 제3 더미 몰드 구조물(306, 310)에 포함되는 각 층의 희생막들(222, 236)은 동일한 수직 레벨에 위치할 수 있다.
만일, 상기 제1 내지 제3 더미 몰드 구조물들(302, 306, 310)이 구비되지 않으면, 평탄화 공정을 수행할 때 상기 셀 적층 구조물(260) 외측의 상기 제2 및 제3 하부 절연 패턴(230, 240)의 상부면이 더 많이 제거되어 상기 제2 및 제3 하부 절연 패턴(230, 240)의 상부면에 디싱이 발생될 수 있다. 그러나, 상기 제1 내지 제3 더미 몰드 구조물(302, 306, 310)이 구비됨에 따라, 상기 제2 및 제3 하부 절연 패턴(230, 240)의 상부면들에 디싱이 방지될 수 있다. 그러므로, 상기 제3 하부 절연 패턴(240)의 상부면이 상기 셀 적층 구조물(260)의 상부면보다 낮게 배치되지 않고, 상기 셀 적층 구조물(260)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다.
또한. 상기 제1 하부 절연 패턴(212a)은 상기 제1 더미 몰드 구조물(302) 상부면의 디싱 부위를 채우므로, 상기 제2 및 제3 더미 몰드 구조물(306, 310)내에 포함되는 제2 및 제3 희생막들(222, 236)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 제2 및 제3 셀 몰드 구조물(304, 308) 내의 제2 및 제3 희생막들(222, 236)의 상, 하부면이 평탄하지 않음에 따라 발생될 수 있는 더미 몰드 구조물(262)의 불안정 또는 소자의 공정 불량 등을 방지할 수 있다.
한편, 상기 더미 몰드 구조물(262)이 구비됨으로써, 회로 패턴을 덮는 제1 및 제2 하부 층간 절연막(104, 110) 내에 포함되는 수소 및/또는 붕소가 상부로 침투하는 것을 억제할 수 있다. 즉, 상기 더미 몰드 구조물(262)은 수소 및 붕소의 상부 침투를 억제하는 베리어 구조로도 제공될 수 있다. 이와 같이, 상기 더미 몰드 구조물(262)에 의해 수소 및 붕소의 상부 침투가 억제됨에 따라, 상기 회로 패턴에서 발생되는 대기 전류(standby-current) 및 누설 전류가 감소될 수 있다.
상기 셀 적층 구조물(260)을 관통하여 상기 베이스 반도체 패턴(200)의 상부면을 노출하는 채널홀들(244)이 구비될 수 있다. 상기 각 채널홀들(244) 내에는 채널 구조물(250)이 구비될 수 있다.
상기 채널홀(244)은 수직 방향으로 서로 연통하는 하부 채널홀(232) 및 상부 채널홀(242)을 포함할 수 있다. 상기 하부 채널홀(232)은 상기 제2 셀 적층 구조물(304a) 및 제1 셀 적층 구조물(300a)을 관통하여 상기 베이스 반도체 패턴(200) 상부면을 노출할 수 있다. 상기 상부 채널홀(242)은 상기 하부 채널홀(232) 상에 배치되고, 상기 제3 셀 적층 구조물(308a)을 관통할 수 있다.
상기 채널 구조물(250)은 전하 저장 구조물(250a), 채널(250b), 매립 절연 패턴(250c) 및 캡핑 패턴(250d)을 포함할 수 있다.
상기 전하 저장 구조물(250a)은 상기 채널홀(244)의 측벽과 접촉할 수 있다. 상기 전하 저장 구조물(250a)은 상기 채널홀(244)의 측벽으로부터 블록킹막, 전하 저장막 및 터널 절연막이 순차적으로 적층될 수 있다. 상기 채널(250b)은 상기 터널 절연막과 접하고 상기 베이스 반도체 패턴(200)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 채널(250b)은 상기 베이스 반도체 패턴(200)과 직접 접촉할 수 있다. 일부 예시적인 실시예에서, 상기 베이스 반도체 패턴(200) 상에 채널 연결 패턴(도시안됨)을 더 형성할 수 있고, 상기 채널의 측벽은 상기 채널 연결 패턴과 접촉할 수도 있다.
상기 매립 절연 패턴(250c)은 상기 채널(250b) 상에 구비되고, 상기 채널홀(244)의 내부를 채울수 있다. 상기 캡핑 패턴(250d)은 상기 매립 절연 패턴(250c) 상에 형성되고, 상기 채널(250b)과 전기적으로 접할 수 있다.
상기 제3 셀 적층 구조물(308a), 채널 구조물(250), 제3 더미 몰드 구조물(310) 및 제3 하부 절연 패턴(240) 상에 제1 층간 절연막(252)이 구비될 수 있다. 상기 제1 층간 절연막(252)은 실리콘 산화물을 포함할 수 있다.
이와 같이, 상기 셀 적층 구조물(260) 및 더미 몰드 구조물(262) 사이에는 제1 내지 제3 하부 절연 패턴(212a, 230, 240)이 적층될 수 있다. 상기 제1 내지 제3 하부 절연 패턴(212a, 230, 240)은 동일한 물질(즉, 실리콘 산화물)을 포함할 수 있다. 그러므로, 이들을 병합하여 하나의 하부 절연 패턴으로 칭할 수 있다.
상기 제1 층간 절연막(252) 및 하부 절연 패턴들(212a, 230, 240)을 관통하여, 상기 셀 적층 구조물(260)의 가장자리의 게이트 패턴(254) 상부면들과 각각 접촉하는 셀 콘택 플러그들(270)이 구비될 수 있다. 다만, 도면의 복잡함을 피하기 위하여, 상기 셀 콘택 플러그(270)는 일부만 도시되어 있다.
상기 더미 몰드 구조물(262) 및 하부 매립 패턴(202), 하부 층간 절연막을 관통하여 하부 패드 패턴(108)과 접촉하는 관통 비아 콘택(272)이 구비될 수 있다. 상기 관통 비아 콘택(272)은 회로 패턴들과 전기적으로 연걸될 수 있다.
상기 관통 비아 콘택(272)은 상기 제1 개구부(201) 부위와 대향하는 상기 더미 몰드 구조물(262) 부위를 관통할 수 있다. 또한, 상기 관통 비아 콘택(272)은 상기 베이스 반도체 패턴들(200) 사이의 제1 개구부(201) 부위를 관통할 수 있다. 따라서, 상기 관통 비아 콘택(272)은 상기 제1 더미 몰드 구조물(302)에서 디싱을 포함하는 제1 희생막들(206) 부위를 관통할 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(272)은 상기 더미 몰드 구조물(262) 내에 1개 또는 복수개가 구비될 수 있다.
예시적인 실시예에서, 상기 더미 몰드 구조물(262)의 가장자리에 포함되는 도전 패턴들(256)은 상기 관통 비아 콘택(272)과 접촉되지 않고 서로 이격될 수 있다.
설명한 것과 같이, 상기 수직형 반도체 장치는 셀 적층 구조물(260)의 외측으로 더미 몰드 구조물(262)이 구비될 수 있다. 상기 더미 몰드 구조물(262)에서, 최하부에 위치하는 제1 더미 몰드 구조물(302)에 포함되는 제1 희생막들(206)은 상, 하부면이 평탄하지 않고 상부면에 디싱이 포함될 수 있다. 그러나, 상기 제1 더미 몰드 구조물(302) 상에 구비되는 제2 및 제3 더미 몰드 구조물(306, 310)에 포함되는 제2 및 제3 희생막들(222, 236)은 상, 하부면이 평탄하고 상부면에 디싱이 포함되지 않을 수 있다. 따라서, 상기 더미 몰드 구조물(262)의 최상부면에는 디싱이 포함되지 않을 수 있다.
또한, 상기 셀 적층 구조물(260), 상기 더미 몰드 구조물(262) 및 그 사이에 위치하는 하부 절연 패턴의 상부면은 평탄하고, 실질적으로 동일한 평면에 위치할 수 있다.
상기 수직형 반도체 소자는 더미 몰드 구조물(262) 및/또는 제3 하부 절연 패턴(240)의 상부면에 형성된 디싱에 의한 불량이 감소될 수 있다. 또한, 상기 수직형 반도체 소자는 상기 더미 몰드 구조물(262)이 포함됨에 따라, 하부에 위치하는 회로 패턴에서 발생되는 대기 전류(standby-current) 및 누설 전류가 감소될 수 있다. 따라서, 상기 수직형 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
도 3 내지 도 13은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 페리 회로를 구성하는 회로 패턴들을 형성하고, 상기 회로 패턴들을 덮는 제1 하부 층간 절연막(104)을 형성한다. 상기 회로 패턴은 하부 트랜지스터들(102) 및 하부 배선(106)을 포함할 수 있다. 상기 하부 배선(106)은 하부 콘택 플러그들 및 하부 도전 패턴들을 포함할 수 있다.
상기 제1 하부 층간 절연막(104) 상에 하부 패드 패턴(108)을 형성한다. 상기 제1 하부 층간 절연막(104) 및 하부 패드 패턴(108) 상에 제2 하부 층간 절연막(110)을 형성한다. 상기 제2 하부 층간 절연막(110)의 상부면은 평탄면을 가질 수 있다.
상기 제2 하부 층간 절연막(110) 상에 베이스 반도체막을 형성하고, 상기 베이스 반도체막을 패터닝하여 베이스 반도체 패턴들(200)을 형성한다. 상기 베이스 반도체막은 폴리실리콘을 포함할 수 있다. 상기 베이스 반도체 패턴들(200) 사이에는 제1 개구부(201)가 형성될 수 있다.
예시적인 실시예에서, 상기 베이스 반도체 패턴(200)은 셀 적층 구조물(260)의 형성 부위와 대향하도록 배치될 수 있다. 상기 제1 개구부(201)는 관통 비아의 형성 부위와 대향하도록 배치될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(201)는 상기 셀 적층 구조물(260)의 외측에 구비될 수 있고, 제1 개구부(201)는 5㎛ 내지 200㎛의 제1 방향의 폭을 가질 수 있다.
상기 베이스 반도체 패턴(200) 상에 상기 제1 개구부(201) 내부를 채우는 하부 절연막을 형성한다. 상기 하부 절연막은 실리콘 산화물을 포함할 수 있다. 상기 하부 절연막은 TEOS막 또는 HDP 산화막으로 형성할 수 있다.
상기 베이스 반도체 패턴(200)의 상부면이 노출되도록 상기 하부 매립 절연막을 평탄화함으로써, 상기 제1 개구부(201) 내부에 하부 매립 패턴(202)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
이 때, 상기 제1 개구부(201)의 폭이 5㎛ 내지 200㎛로 넓기 때문에, 상기 평탄화 공정에서 상기 하부 매립 패턴(202)의 중심 부위는 더 많이 연마될 수 있다. 따라서, 상기 하부 매립 패턴(202)의 상부면은 평탄하지 않고, 상부면 중심 부위가 리세스된 형상을 가지는 디싱이 포함될 수 있다. 상기 하부 매립 패턴(202)은 상기 제1 개구부(201)의 내부를 완전하게 채우지 못할 수 있다.
도 4를 참조하면, 상기 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에 제1 절연막(204) 및 제1 희생막(206)을 교대로 반복적으로 적층할 수 있다.
상기 제1 절연막(204)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생막(206)은 상기 제1 절연막(204)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 희생막(206)은 수직형 반도체 소자의 하나의 스트링에 포함되는 그라운드 선택 트랜지스터 및 그 하부의 트랜지스터들의 게이트들을 형성하기 위한 희생막으로 제공될 수 있다. 그러므로, 상기 제1 희생막(206)은 상기 그라운드 선택 트랜지스터 및 그 하부의 트랜지스터들의 수와 동일한 수만큼 적층될 수 있다. 또한, 최상부에 위치하는 상기 제1 희생막(206)은 후속 공정들을 통해 그라운드 선택 트랜지스터의 게이트로 형성될 수 있다.
예시적인 실시예에서, 상기 제1 희생막(206)은 그라운드 선택 트랜지스터의 게이트 및 2개의 GIDL 트랜지스터들의 게이트로 제공될 수 있다. 이 경우, 상기 제1 희생막(206)은 3개의 층으로 형성될 수 있다.
예시적인 실시예에서, 최상부에 위치하는 제1 희생막(206)은 이 후의 연마 공정시에 연마 스토퍼로도 제공될 수 있다. 이 경우, 도시되지는 않았지만, 상기 최상부 제1 희생막(206)이 연마 시에 일부 제거되는 것을 고려하여 상기 최상부 제1 희생막(206)의 두께는 목표 게이트 패턴의 두께보다 더 두껍게 형성할 수 있다. 예를들어, 상기 최상부 제1 희생막(206)의 두께는 상기 목표 게이트 패턴의 두께보다 10 Å 내지 100Å 두껍게 형성할 수 있다.
상기 베이스 반도체 패턴(200) 상부면 상에 형성되는 상기 제1 절연막(204) 및 제1 희생막(206)은 평탄한 상, 하부면을 가질 수 있다. 그러나, 상기 하부 매립 패턴(202) 상부면에는 디싱이 포함되므로, 그 위에 형성되는 상기 제1 절연막(204) 및 제1 희생막(206)에도 동일하게 디싱이 포함될 수 있다. 즉, 상기 하부 매립 패턴(202) 상에 형성되는 상기 제1 절연막(204) 및 제1 희생막(206)은 다른 부위에 형성된 상기 제1 절연막(204) 및 제1 희생막(206)에 비해 낮은 단차(즉, 상부면 높이)를 가질 수 있다. 상기 하부 매립 패턴(202)과 대향하는 최상부의 제1 희생막(206) 상부면에는 디싱(210)이 포함될 수 있다.
도 5를 참조하면, 상기 제1 희생막들(206) 및 제1 절연막들(204)을 패터닝함으로써, 상기 제1 영역 상에 제1 셀 몰드 구조물(300)을 형성하고, 상기 제2 영역 상에는 제1 더미 몰드 구조물(302)을 형성한다. 또한, 상기 제1 셀 몰드 구조물(300)의 최상부에 위치하는 제1 희생막(206)의 일부를 식각하여 그라운드 라인 컷팅 영역(208)을 형성할 수 있다.
예시적인 실시예에서, 상기 그라운드 라인 컷팅 영역(208)은 0.5㎛ 내지 5㎛의 폭을 가질 수 있다.
상기 제1 셀 몰드 구조물(300)은 상기 베이스 반도체 패턴(200) 상부면 상에 형성될 수 있다. 따라서, 상기 제1 셀 몰드 구조물(300)에 포함되는 제1 희생막들(206) 및 제1 절연막들(204)의 상부면 및 하부면은 평탄할 수 있다. 상기 제1 셀 몰드 구조물(300)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 도시되지는 않았지만, 복수의 제1 셀 몰드 구조물(300)들은 상기 제2 방향으로 서로 이격되면서 상기 제2 방향으로 배치될 수 있다. 또한, 도시되지는 않았지만, 상기 복수의 제1 셀 몰드 구조물들(300)은 상기 제1 방향으로도 서로 이격되면서 배치될 수 있다.
상기 제1 더미 몰드 구조물(302)은 상기 베이스 반도체 패턴(200) 상부면 및 하부 매립 패턴(202) 상에 형성될 수 있다. 따라서, 상기 제1 더미 몰드 구조물(302)에서, 상기 하부 매립 패턴(202) 상에 형성되는 제1 희생막들(206) 및 제1 절연막들(204)의 상부면에는 디싱이 포함될 수 있다.
상기 제1 셀 몰드 구조물(300)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 또한, 상기 제1 더미 몰드 구조물(302)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
도 6을 참조하면, 상기 제1 셀 몰드 구조물(300), 상기 제1 더미 몰드 구조물(302) 및 그 사이의 베이스 반도체 패턴(200) 상에 제1 하부 절연막(212)을 형성한다. 상기 제1 하부 절연막(212)은 상기 제1 셀 몰드 구조물(300) 및 제1 더미 몰드 구조물(302)을 충분히 덮도록 형성될 수 있다.
상기 제1 하부 절연막(212)은 상기 제1 셀 몰드 구조물(300), 상기 제1 더미 몰드 구조물(302) 및 그 사이의 베이스 반도체 패턴(200)의 상부면의 단차로 인해 평탄하지 않은 상부면을 가지면서 형성될 수 있다. 예를들어, 상기 제1 하부 절연막(212)은 상기 베이스 반도체 패턴(200) 부위에서 가장 낮은 상부면을 가질 수 있다. 상기 베이스 반도체 패턴(200) 부위의 제1 하부 절연막(212)의 상부면은 상기 제1 셀 몰드 구조물(300) 및 상기 제1 더미 몰드 구조물(302)의 상부면들보다 높게 위치할 수 있다.
상기 제1 하부 절연막(212)은 실리콘 산화물을 포함할 수 있다.
도 7을 참조하면, 최상부에 형성되는 제1 희생막(206)의 상부면이 노출되도록 상기 제1 하부 절연막(212)을 연마하여 제1 하부 절연 패턴(212a)을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 포함한다.
상기 제1 하부 절연 패턴(212a)은 상기 베이스 반도체 패턴(200) 상부면, 상기 제1 셀 몰드 구조물(300)의 그라운드 라인 컷팅 영역(208) 부위, 상기 제1 더미 몰드 구조물(302) 상부면의 디싱 부위에 형성될 수 있다. 상기 베이스 반도체 패턴(200) 상의 제1 하부 절연 패턴(212a)은 상기 제1 셀 몰드 구조물(300) 및 제1 더미 몰드 구조물(302) 사이의 갭을 채울 수 있다. 또한, 상기 제1 하부 절연 패턴(212a)은 상기 제1 셀 몰드 구조물(300)의 그라운드 라인 컷팅 영역(208) 부위 및 상기 제1 더미 몰드 구조물(302) 상부면의 디싱 부위를 채울 수 있다.
따라서, 상기 제1 셀 몰드 구조물(300), 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a)의 상부면은 실질적으로 평탄하고, 동일 평면 상에 위치할 수 있다.
도 8을 참조하면, 상기 제1 셀 몰드 구조물(300), 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a) 상에 제2 절연막들(220) 및 제2 희생막들(222)을 교대로 반복적으로 적층할 수 있다. 상기 제2 절연막(220)은 실리콘 산화물을 포함할 수 있다. 상기 제2 희생막(222)은 상기 제2 절연막(220)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 절연막들(220) 및 제2 희생막들(222)의 적층 구조물의 최상부에는 제2 절연막(220)이 배치될 수 있다. 후속의 연마 공정에서 상기 최상부의 제2 절연막(220)의 상부가 일부 제거될 수 있으므로, 도시하지는 않았지만, 상기 최상부 제2 절연막(220)은 다른 제2 절연막보다 더 두껍게 형성될 수 있다.
상기 제2 희생막들(222)은 수직형 반도체 소자의 하나의 스트링에 포함되는 셀 트랜지스터의 게이트들을 형성하기 위한 희생막으로 제공될 수 있다.
도 9를 참조하면, 상기 제2 희생막들(222) 및 제2 절연막들(220)을 패터닝함으로써, 상기 제1 셀 몰드 구조물(300) 상에 제2 셀 몰드 구조물(304)을 형성하고, 상기 제1 더미 몰드 구조물(302) 상에는 제2 더미 몰드 구조물(306)을 형성한다.
상기 제2 셀 몰드 구조물(304)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 또한, 상기 제2 더미 몰드 구조물(306)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 제2 셀 몰드 구조물(304), 상기 제2 더미 몰드 구조물(306) 및 그 사이의 제1 하부 절연 패턴(212a) 상에 제2 하부 절연막을 형성한다. 상기 제2 셀 몰드 구조물(304) 및 제2 더미 몰드 구조물(306)의 상부면이 노출되도록 상기 제2 하부 절연막의 상부를 평탄화하여 상기 제1 하부 절연 패턴(212a) 상에 제2 하부 절연 패턴(230)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 제2 하부 절연 패턴(230)은 상기 제2 셀 몰드 구조물(304) 및 제2 더미 몰드 구조물(306)의 측벽을 덮을 수 있다.
상기 평탄화 공정에 의해, 상기 제2 셀 몰드 구조물(304), 제2 더미 몰드 구조물(306) 및 제2 하부 절연 패턴(230)의 상부면은 실질적으로 평탄하고, 동일 평면 상에 위치할 수 있다.
만일, 상기 제2 더미 몰드 구조물(306)이 구비되지 않으면, 상기 제2 더미 몰드 구조물(306)이 형성될 부위에 층간 절연막들이 형성될 수 있다. 이 경우, 연마 공정을 수행할 때 상기 층간 절연막의 상부면에는 디싱 불량이 발생될 수 있다. 그러나, 상기 제2 더미 몰드 구조물(306)이 구비됨에 따라, 상기 평탄화 공정을 수행할 때 상기 제2 하부 절연 패턴(230)의 상부의 디싱 불량이 감소될 수 있다.
도 10을 참조하면, 사진 식각 공정을 통해 상기 제2 셀 몰드 구조물(304) 및 제1 셀 몰드 구조물(300)을 식각한다. 따라서, 상기 제2 셀 몰드 구조물(304) 및 제1 셀 몰드 구조물(300)을 관통하고 상기 베이스 반도체 패턴(200) 상부면을 노출하는 하부 채널홀(232)을 형성한다. 상기 하부 채널홀(232) 내부를 채우는 매립 희생막(234)을 형성한다.
도 11을 참조하면, 상기 제2 셀 몰드 구조물(304), 제2 더미 몰드 구조물(306) 및 제2 하부 절연 패턴(230) 상에 제3 절연막 및 제3 희생막을 교대로 반복적으로 적층할 수 있다.
예시적인 실시예에서, 상기 제3 절연막 및 제3 희생막의 적층 구조물의 최상부에는 제3 절연막이 형성될 수 있다.
상기 제3 희생막은 수직형 반도체 소자의 하나의 스트링에 포함되는 셀 트랜지스터의 게이트들 및 스트링 선택 트랜지스터의 게이트를 형성하기 위한 희생막으로 제공될 수 있다.
상기 제3 희생막들 및 제3 절연막들을 패터닝함으로써, 상기 제2 셀 몰드 구조물(304) 상에 제3 셀 몰드 구조물(308)을 형성하고, 상기 제2 더미 몰드 구조물(306) 상에는 제3 더미 몰드 구조물(310)을 형성한다.
상기 제3 셀 몰드 구조물(308)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 또한, 상기 제3 더미 몰드 구조물(310)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
따라서, 상기 제1 영역 상에는 상기 제1 내지 제3 셀 몰드 구조물(300, 304, 308)이 적층된 셀 몰드 구조물이 형성될 수 있다. 상기 제2 영역 상에는 상기 제1 내지 제3 더미 몰드 구조물(302, 306, 310)이 적층된 더미 몰드 구조물(262)이 형성될 수 있다. 상기 셀 몰드 구조물의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 또한, 상기 더미 몰드 구조물(262)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 제3 셀 몰드 구조물(308), 상기 제3 더미 몰드 구조물(310) 및 그 사이의 제2 하부 절연 패턴(230) 상에 제3 하부 절연막을 형성한다. 상기 제3 셀 몰드 구조물(308) 및 제3 더미 몰드 구조물(310)의 상부면이 노출되도록 상기 제3 하부 절연막을 평탄화하여 상기 제2 하부 절연 패턴(230) 상에 제3 하부 절연 패턴(240)을 형성한다. 상기 제3 하부 절연 패턴(240)은 상기 제3 셀 몰드 구조물(308) 및 제3 더미 몰드 구조물(310)의 측벽을 덮을 수 있다.
상기 평탄화 공정에 의해, 상기 제3 셀 몰드 구조물(308), 제3 더미 몰드 구조물(310) 및 제3 하부 절연 패턴(240)의 상부면은 실질적으로 평탄하고, 동일 평면 상에 위치할 수 있다.
상기 제3 더미 몰드 구조물(310)이 구비됨에 따라, 상기 평탄화 공정을 수행할 때 상기 제3 하부 절연 패턴(240)의 상부의 디싱 불량이 감소될 수 있다.
도 12를 참조하면, 사진 식각 공정을 통해 상기 제3 셀 몰드 구조물(308)을 식각한다. 상기 제3 셀 몰드 구조물(308)을 관통하여 상기 하부 채널홀(232) 내의 매립 희생막(234) 상부면을 노출하는 상부 채널홀(242)을 형성한다.
한편, 상기 상부 채널홀(242)을 형성하기 위한 사진 공정에서 기판(100) 상에 형성된 얼라인 마크(도시안됨)를 이용하여 포토 마스크를 얼라인할 수 있다. 이 전의 평탄화 공정에서 디싱 불량이 감소되므로, 상기 디싱에 의해 상기 얼라인 마크가 제거되는 문제가 감소될 수 있다. 따라서, 상기 얼라인 마크의 제거되어, 상기 상부 채널홀(242)이 정상적인 위치에 형성되지 않는 불량이 감소될 수 있다.
예시적인 실시예에서, 상기 하부 및 상부 채널홀(232, 242)의 각각의 중심이 서로 일치하도록 정얼라인 되는 것이 바람직하다. 그러나, 상기 하부 및 상부 채널홀(232, 242)이 서로 연통하지만, 미스얼라인이 발생되어 상기 하부 및 상부 채널홀(232, 242)의 각각의 중심이 서로 다를 수도 있다.
이 후, 상기 매립 희생막(234)을 제거한다. 따라서, 상기 하부 채널홀(232) 및 상부 채널홀(242)이 서로 연통된 채널홀(244)이 형성될 수 있다.
도 13을 참조하면, 상기 채널홀(244) 내부에 채널 구조물(250)을 형성한다.
상기 채널 구조물(250)은 전하 저장 구조물(250a), 채널(250b), 매립 절연 패턴(250c) 및 캡핑 패턴(250d)을 포함할 수 있다.
상기 전하 저장 구조물(250a)은 상기 채널홀(244)의 측벽으로부터 블록킹막, 전하 저장막 및 터널 절연막이 순차적으로 적층될 수 있다. 상기 채널(250b)은 상기 터널 절연막과 접하고 상기 베이스 반도체 패턴(200)과 전기적으로 연결될 수 있다.
이 후, 상기 제3 셀 몰드 구조물(308), 채널 구조물(250), 제3 더미 몰드 구조물(310) 및 제3 하부 절연 패턴(240) 상에 제1 층간 절연막(252)을 형성할 수 있다. 상기 제1 층간 절연막(252)은 실리콘 산화물을 포함할 수 있다.
다음에, 상기 셀 몰드 구조물들에 포함되는 제1 내지 제3 희생막들(206, 222, 236)을 제거하여 상기 제1 내지 제3 절연막들(204, 220, 238)의 수직 방향 사이에 갭들(도시안됨)을 각각 형성한다.
예시적인 실시예에서, 상기 셀 몰드 구조물들에 포함되는 제1 내지 제3 희생막들(206, 222, 236)을 제거하는 공정에서 상기 더미 몰드 구조물(262)에 포함되는 제1 내지 제3 희생막들(206, 222, 236)의 일부도 제거되어 갭들(도시안됨)이 형성될 수 있다. 즉, 상기 더미 몰드 구조물(262)의 측벽 가장자리 부위에 위치한 제1 내지 제3 희생막들(206, 222, 236)이 일부 제거될 수 있다.
일부 예시적인 실시예에서, 상기 셀 몰드 구조물들에 포함되는 제1 내지 제3 희생막들(206, 222, 236)을 제거하는 공정에서 상기 더미 몰드 구조물(262)에 포함되는 제1 내지 제3 희생막들(206, 222, 236)은 제거하지 않을 수도 있다. 이 경우, 상기 더미 몰드 구조물(262)에는 갭이 형성되지 않을 수 있다.
상기 셀 몰드 구조물에 형성된 갭들의 내부에 도전 물질을 채워서, 상기 갭들 내부에 게이트 패턴들(254)을 형성한다. 상기 도전 물질은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 따라서, 절연막들(204, 220, 238) 및 게이트 패턴들(254)이 번갈아 반복 적층되는 셀 적층 구조물(260)이 형성될 수 있다. 즉, 상기 셀 몰드 구조물에 포함되는 제1 내지 제3 희생막들(206, 222, 236)이 게이트 패턴들(254)로 대체됨으로써, 상기 셀 적층 구조물(260)이 형성될 수 있다. 상기 셀 적층 구조물(260)은 제1 셀 적층 구조물(300a), 제2 셀 적층 구조물(304a) 및 제3 셀 적층 구조물(308a)이 적층되는 구조를 가질 수 있다.
상기 더미 몰드 구조물(262)에 갭이 형성된 경우, 상기 더미 몰드 구조물(262)의 갭 내에도 도전 물질이 채워질 수 있다. 상기 도전 물질은 상기 게이트 패턴과 동일한 물질일 수 있다. 따라서, 상기 갭 내에는 도전 패턴(256)이 형성될 수 있다. 즉, 상기 더미 몰드 구조물(262)의 가장자리 부위에는 도전 패턴들(256)이 더 포함될 수 있다.
상기 더미 몰드 구조물에 갭이 형성되지 않은 경우, 도 2에 도시된 것과 같이, 상기 더미 몰드 구조물에는 도전 패턴이 형성되지 않을 수 있다.
다시, 도 1을 참조하면, 상기 제1 층간 절연막(252) 및 하부 절연 패턴들을 관통하여, 상기 셀 적층 구조물(260)의 가장자리의 게이트 패턴(254) 상부면들과 각각 접촉하는 셀 콘택 플러그들(270)을 형성한다.
또한, 상기 더미 몰드 구조물(262), 하부 매립 패턴(202), 제2 하부 층간 절연막(110)을 관통하여 하부 패드 패턴(108)과 접촉하는 관통 비아 콘택(272)을 형성한다.
상기 관통 비아 콘택(272)은 상기 베이스 반도체 패턴들(200) 사이의 제1 개구부(201) 부위를 관통할 수 있다. 그러므로, 상기 관통 비아 콘택(272)은 상기 제1 개구부(201) 부위와 대향하는 상기 더미 몰드 구조물(262) 부위를 관통할 수 있다. 따라서, 상기 관통 비아 콘택(272)은 상기 제1 더미 몰드 구조물(302)에서 디싱을 포함하는 제1 희생막(206) 부위를 관통할 수 있다.
예시적인 실시예에서, 상기 관통 비아 콘택(272)은 상기 더미 몰드 구조물(262) 내에 1개 또는 복수개가 구비될 수 있다. 상기 관통 비아 콘택(272)은 상기 제1 개구부(201) 내부에 1개 또는 복수개가 배치될 수 있다.
예시적인 실시예에서, 상기 더미 몰드 구조물(262)에 포함되는 도전 패턴들(256)은 상기 관통 비아 콘택(272)과 접촉되지 않고 서로 이격될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
상기 반도체 소자는 제1 셀 적층 구조물 및 제1 더미 몰드 구조물 상의 하부 절연막을 제외하고는 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략하거나 간략하게 설명한다.
도 14를 참조하면, 상기 제1 영역의 베이스 반도체 패턴(200) 상에는 셀 적층 구조물(260)이 구비되고, 상기 제2 영역의 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에는 더미 몰드 구조물(262)이 구비될 수 있다.
상기 셀 적층 구조물(260)은 제1 셀 적층 구조물(300a), 제2 셀 적층 구조물(304a) 및 제3 셀 적층 구조물(308a)이 순차적으로 적층된 구조를 가질 수 있다. 상기 더미 몰드 구조물(262)은 제1 더미 몰드 구조물(302), 제2 더미 몰드 구조물(306) 및 제3 더미 몰드 구조물(310)이 순차적으로 적층된 구조를 가질 수 있다.
상기 제1 셀 적층 구조물(300a)은 도 1을 참조로 설명한 제1 셀 적층 구조물과 실질적으로 동일하고, 상기 제1 더미 몰드 구조물(302)은 도 1을 참조로 설명한 제1 더미 몰드 구조물과 실질적으로 동일할 수 있다.
상기 제1 셀 적층 구조물(300a), 제1 더미 몰드 구조물(302) 및 상기 베이스 반도체 패턴(200) 상에 제1 하부 절연막(212b)이 구비될 수 있다. 상기 제1 하부 절연막(212b)의 상부면은 평탄할 수 있다. 상기 제1 하부 절연막(212b)은 실리콘 산화물을 포함할 수 있다.
상기 제1 하부 절연막(212b)은 베이스 반도체 패턴(200) 상에서 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302) 사이 부위를 채울 수 있다. 상기 제1 하부 절연막(212b)은 상기 하부 매립 패턴(202)과 대향하는 상기 제1 더미 몰드 구조물(302)의 상부의 디싱 부위를 채우면서 상기 제1 더미 몰드 구조물(302)의 상부면을 덮을 수 있다. 상기 하부 절연막(212b)은 상기 그라운드 라인 컷팅 영역(208)의 내부를 채우면서 상기 제1 셀 적층 구조물(300a)의 상부면을 덮을 수 있다.
설명한 것과 같이, 상기 제1 하부 절연막(212b)은 상기 제1 셀 적층 구조물(300a) 및 제1 더미 몰드 구조물(302)의 상부면을 덮을 수 있다.
상기 제2 셀 적층 구조물(304a)은 상기 제1 하부 절연막(212b) 상에 구비될 수 있다. 상기 제2 셀 적층 구조물(304a)은 상기 제1 셀 적층 구조물(300a)과 수직 방향으로 대향할 수 있다. 즉, 상기 제1 및 제2 셀 적층 구조물(300a, 304a) 사이에 제1 하부 절연막(212b)이 구비될 수 있다.
상기 제2 더미 몰드 구조물(306)은 상기 제1 하부 절연막(212b) 상에 구비될 수 있다. 상기 제2 더미 몰드 구조물(306)은 상기 제1 더미 몰드 구조물(302)과 수직 방향으로 대향할 수 있다. 즉, 상기 제1 및 제2 더미 몰드 구조물(302, 306) 사이에 제1 하부 절연막(212b)이 구비될 수 있다.
상기 제1 하부 절연막(212b)의 상부면이 평탄하므로, 상기 제2 더미 몰드 구조물(306)에 포함되는 제2 절연막(220) 및 제2 희생막(222)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 하부 매립 패턴(202)과 대향하는 상기 제2 더미 몰드 구조물(306)의 상부면에는 디싱이 발생되지 않을 수 있다.
상기 제1 하부 절연막(212b) 상에, 상기 제2 셀 적층 구조물(304a)과 상기 제2 더미 몰드 구조물(306) 사이 부위를 채우는 제2 하부 절연 패턴(230)이 구비될 수 있다. 상기 제2 하부 절연 패턴(230)은 상기 제2 셀 적층 구조물(304a)과 상기 제2 더미 몰드 구조물(306)의 측벽을 덮을 수 있다. 상기 제2 하부 절연 패턴(230)은 실리콘 산화물을 포함할 수 있다.
상기 제2 셀 적층 구조물(304a), 제2 더미 몰드 구조물 및 제2 하부 절연 패턴(230) 상에 상기 도 1을 참조로 설명한 것과 실질적으로 동일한 구조가 적층될 수 있다.
설명한 것과 같이, 상기 제1 하부 절연막(212b)이 상기 제1 더미 몰드 구조물(302) 내의 제1 희생막(206)의 디싱 부위를 채우고 평탄한 상부면을 가진다. 때문에, 상기 제1 하부 절연막(212b) 상의 상기 제2 및 제3 더미 몰드 구조물(306, 310) 내에 포함되는 제2 및 제3 희생막들(222, 236)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 제2 및 제3 더미 몰드 구조물(306, 310) 내의 제2 및 제3 희생막들(222, 236)이 평탄하지 않음에 따라 발생될 수 있는 더미 몰드 구조물(262)의 구조의 불안정성 및 공정 불량 등을 방지할 수 있다.
상기 더미 몰드 구조물(262)이 구비됨에 따라 제3 하부 절연 패턴(240)의 상부면의 디싱이 방지될 수 있다. 또한, 하부에 위치한 상기 회로 패턴에서 발생되는 대기 전류(standby-current) 및 누설 전류가 감소될 수 있다.
도 15 및 도 16은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 15를 참조하면, 먼저 도 3 내지 도 5을 참조로 설명한 공정을 수행한다.
이 후, 상기 제1 셀 몰드 구조물(300), 상기 제1 더미 몰드 구조물(302) 및 그 사이의 베이스 반도체 패턴(200) 상에 예비 제1 하부 절연막(211)을 형성한다. 상기 예비 제1 하부 절연막(211)은 실리콘 산화물을 포함할 수 있다.
상기 예비 제1 하부 절연막(211)은 상기 제1 셀 몰드 구조물(300), 상기 제1 더미 몰드 구조물(302) 및 그 사이의 베이스 반도체 패턴(200)의 상부면 단차로 인해 평탄하지 않은 상부면을 가지면서 형성될 수 있다. 상기 예비 제1 하부 절연막(211)은 상기 베이스 반도체 패턴(200) 부위에서 가장 낮은 상부면을 가질 수 있다.
상기 예비 제1 하부 절연막(211)은 후속의 연마 공정을 수행한 이 후에도 상기 제1 셀 몰드 구조물(300) 및 제1 더미 몰드 구조물(302) 상에 제1 하부 절연막이 남아있도록 충분한 높이를 갖도록 형성될 수 있다. 상기 베이스 반도체 패턴(200) 부위의 예비 제1 하부 절연막(211)의 두께는 연마 공정 이 후에 상기 제1 셀 몰드 구조물(300) 및 상기 제1 더미 몰드 구조물(302)의 상부면들 상에 남아있는 제1 하부 절연막의 두께보다 높게 형성될 수 있다.
도 16을 참조하면, 상기 예비 제1 하부 절연막(211)의 상부를 연마하여 평탄한 상부면을 갖는 제1 하부 절연막(212b)을 형성한다. 상기 연마 공정은 화학 기계적 연마 공정을 포함한다.
상기 제1 하부 절연막(212b)은 베이스 반도체 패턴(200) 상에서 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302) 사이 부위를 채울 수 있다. 상기 제1 하부 절연막(212b)은 상기 하부 매립 패턴(202)과 대향하는 상기 제1 더미 몰드 구조물(302)의 상부의 디싱 부위를 채우면서 상기 제1 더미 몰드 구조물(302)의 상부면을 덮을 수 있다. 상기 하부 절연막(212b)은 상기 그라운드 라인 컷팅 영역(208)의 내부를 채우면서 상기 제1 셀 적층 구조물(300a)의 상부면을 덮을 수 있다.
상기 제1 하부 절연막(212b)은 상기 제1 셀 적층 구조물(300a) 및 제1 더미 몰드 구조물(302) 상부면을 덮고, 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302) 사이 부위를 채울 수 있다.
예시적인 실시예에서, 상기 제1 하부 절연막(212b)은 상기 제1 셀 몰드 구조물(300), 상기 제1 더미 몰드 구조물(302)에 포함되는 제1 절연막(204)의 두께보다 더 두꺼울 수 있다.
이 후, 상기 제1 하부 절연막(212b) 상에, 도 8 내지 도 13과 도 1을 참조로 설명한 공정들을 동일하게 수행할 수 있다. 따라서, 도 14에 도시된 것과 같은 수직형 반도체 소자를 제조할 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
상기 반도체 소자는 제1 더미 몰드 구조물의 상부를 제외하고는 도 1을 참조로 설명한 반도체 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략하거나 간략하게 설명한다.
도 17을 참조하면, 상기 제1 영역의 베이스 반도체 패턴(200) 상에는 셀 적층 구조물(260)이 구비되고, 상기 제2 영역의 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에는 더미 몰드 구조물(262)이 구비될 수 있다.
상기 셀 적층 구조물(260)은 제1 셀 적층 구조물(300a), 제2 셀 적층 구조물(304a) 및 제3 셀 적층 구조물(308a)이 순차적으로 적층된 구조를 가질 수 있다. 상기 더미 몰드 구조물(262)은 제1 더미 몰드 구조물(302), 제2 더미 몰드 구조물(306) 및 제3 더미 몰드 구조물(310)이 순차적으로 적층된 구조를 가질 수 있다.
상기 제1 셀 적층 구조물(300a)은 제1 절연막(204) 및 게이트 패턴(254)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 제1 셀 적층 구조물(300a)은 제1 방향으로 연장될 수 있고, 상기 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 상기 제1 셀 적층 구조물(300a)의 최상부에는 상부 절연막(214)이 구비될 수 있다. 상기 상부 절연막(214)은 상기 제1 셀 적층 구조물의 최상부 게이트 패턴(254) 상에 구비될 수 있다. 상기 상부 절연막(214)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 절연막(214)의 두께는 상기 제1 절연막(204)의 두께보다 더 두꺼울 수 있다.
상기 제1 더미 몰드 구조물(302)은 제1 절연막(204) 및 제1 희생막(206)이 교대로 반복 적층되는 구조를 가질 수 있다. 상기 제1 더미 몰드 구조물(302)은 상기 제2 영역의 베이스 반도체 패턴(200) 및 하부 매립 패턴(202) 상에 구비되며, 상기 하부 매립 패턴(202)의 상부면은 상기 베이스 반도체 패턴(200)의 상부면보다 낮을 수 있다. 그러므로, 상기 제1 더미 몰드 구조물(302)에 포함되는 제1 절연막(204) 및 제1 희생막(206)의 상, 하부면은 평탄하지 않을 수 있다. 즉, 상기 제1 더미 몰드 구조물(302)에 포함되는 제1 절연막(204) 및 제1 희생막(206)의 상, 하부면은 상기 베이스 반도체 패턴(200) 상에서는 높고 상기 하부 매립 패턴(202) 상에서는 낮을 수 있다.
상기 제1 더미 몰드 구조물(302)의 최상부에는 상기 상부 절연막(214)이 구비될 수 있다. 상기 상부 절연막(214)은 상기 제1 더미 몰드 구조물(302)의 최상부의 제1 희생막(206) 상에는 구비될 수 있다. 상기 상부 절연막(214)의 상, 하부면은 상기 베이스 반도체 패턴(200) 상에서는 높고 상기 하부 매립 패턴(202) 상에서는 낮을 수 있다. 상기 하부 매립 패턴(202)과 대향하는 상기 상부 절연막(214)의 상부면 중심에는 리세스가 포함되는 디싱이 발생될 수 있다. 상기 상부 절연막(214)의 리세스 측벽을 따라 잔류 저지막 패턴(216a)이 구비될 수 있다. 즉, 상기 잔류 저지막 패턴(216a)은 상기 제1 더미 몰드 구조물(302) 상에서 상기 제1 개구부(201)와 대향하도록 배치될 수 있다. 상기 잔류 저지막 패턴(216a)은 평탄하지 않은 상부면 및 하부면을 가질 수 있다. 상기 잔류 저지막 패턴(216a)은 실리콘 질화물을 포함할 수 있다.
상기 베이스 반도체 패턴(200) 상에 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302) 사이 부위를 채우는 제1 하부 절연 패턴(212a)이 구비될 수 있다. 상기 제1 하부 절연 패턴(212a)은 상기 제1 셀 적층 구조물(300a)과 상기 제1 더미 몰드 구조물(302)의 측벽을 덮을 수 있다. 상기 제1 하부 절연 패턴(212a)은 실리콘 산화물을 포함할 수 있다.
상기 제1 하부 절연 패턴(212a)은 상기 잔류 저지막 패턴(216a) 상에 구비되고, 상기 제1 더미 몰드 구조물(302) 상부면의 디싱 부위를 채울 수 있다. 또한, 상기 제1 하부 절연 패턴(212a)은 상기 그라운드 라인 컷팅 영역(208)의 내부를 채울 수 있다.
따라서, 상기 제1 셀 적층 구조물(300a) 및 제1 더미 몰드 구조물(302)과 제1 하부 절연 패턴(212a) 상부면은 평탄하며, 동일한 평면 상에 위치할 수 있다.
상기 상부 절연막(214) 및 제1 하부 절연 패턴(212a) 상부면 상에는 도 1을 참조로 설명한 것과 실질적으로 동일한 구조가 적층될 수 있다.
설명한 것과 같이, 상기 상부 절연막(214) 및 제1 하부 절연 패턴(212a) 상부면이 평탄하므로, 그 위에 배치되는 상기 제2 및 제3 더미 몰드 구조물(306, 310) 내에 포함되는 제2 및 제3 희생막들(222, 236)의 상, 하부면은 평탄할 수 있다. 따라서, 상기 제2 및 제3 더미 몰드 구조물(306, 310) 내의 제2 및 제3 희생막들(222, 236)이 평탄하지 않음에 따라 발생될 수 있는 더미 몰드 구조물(262)의 적층 구조의 불안정성 및 공정 불량 등을 방지할 수 있다.
상기 수직형 반도체 소자는 상기 제1 셀 적층 구조물(300a) 및 제1 더미 몰드 구조물(302)을 형성하는 공정에서 저지막 패턴을 사용함으로써, 상기 셀 적층 구조물(260) 내의 게이트 패턴의 두께가 균일하게 형성될 수 있다.
또한, 상기 더미 몰드 구조물(262)이 구비됨에 따라 제3 하부 절연 패턴(240)의 상부면의 디싱이 방지될 수 있다. 또한, 하부에 위치한 상기 회로 패턴에서 발생되는 대기 전류(standby-current) 및 누설 전류가 감소될 수 있다.
도 18 내지 도 22는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 18을 참조하면, 먼저 도 3 및 도 4를 참조로 설명한 공정을 수행한다.
이 후, 최상부의 제1 희생막(206) 상에 상부 절연막(214)을 형성한다.
예시적인 실시예에서, 상기 상부 절연막(214)은 상기 제1 절연막(204)보다 더 두꺼운 두께로 형성할 수 있다. 상기 상부 절연막(214) 상에 저지막(216)을 형성한다. 상기 상부 절연막(214)은 실리콘 산화물을 포함할 수 있다. 상기 저지막(216)은 실리콘 질화물을 포함할 수 있다.
상기 하부 매립 패턴(202)과 대향하는 부위의 상기 상부 절연막(214) 및 저지막(216)의 상부면은 상대적으로 낮은 높이를 가지므로 상기 저지막(216) 상부면은 리세스를 포함하는 디싱(210)이 형성될 수 있다.
도 19를 참조하면, 상기 저지막(216), 상부 절연막(214), 제1 희생막들(206) 및 제1 절연막들(204)을 패터닝함으로써, 상기 제1 영역 상에 예비 제1 셀 몰드 구조물(290)을 형성하고, 상기 제2 영역 상에는 예비 제1 더미 몰드 구조물(292)을 형성한다. 또한, 상기 예비 제1 셀 몰드 구조물(290)의 저지막(216), 상부 절연막(214) 및 최상부의 제1 희생막(206)의 일부를 식각하여 그라운드 라인 컷팅 영역(208)을 형성할 수 있다.
상기 예비 제1 셀 몰드 구조물(290)은 상기 베이스 반도체 패턴(200) 상부면 상에 형성될 수 있다. 따라서, 상기 예비 제1 셀 몰드 구조물(290)에 포함되는 제1 희생막들(206) 및 제1 절연막들(204)의 상부면 및 하부면은 평탄할 수 있다.
상기 예비 제1 더미 몰드 구조물(292)은 상기 베이스 반도체 패턴(200) 상부면 및 하부 매립 패턴(202) 상에 형성될 수 있다. 따라서, 상기 예비 제1 더미 몰드 구조물(292)에서, 상기 하부 매립 패턴(202) 상에 형성되는 제1 희생막들(206), 제1 절연막들(204), 상부 절연막(214a) 및 저지막(216)의 상부면에는 디싱이 포함될 수 있다.
상기 예비 제1 셀 몰드 구조물(290)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다. 또한, 상기 예비 제1 더미 몰드 구조물(292)의 제1 방향의 가장자리 부위는 계단 형상을 가질 수 있다.
도 20을 참조하면, 상기 예비 제1 셀 몰드 구조물(290), 상기 예비 제1 더미 몰드 구조물(292) 및 그 사이의 베이스 반도체 패턴(200) 상에 제1 하부 절연막을 형성한다. 상기 제1 하부 절연막은 상기 예비 제1 셀 몰드 구조물(290) 및 예비 제1 더미 몰드 구조물(292)을 충분히 덮도록 형성될 수 있다.
상기 베이스 반도체 패턴(200) 부위의 제1 하부 절연막의 상부면은 상기 예비 제1 셀 몰드 구조물(290) 및 상기 예비 제1 더미 몰드 구조물(292)의 상부면들보다 높게 위치할 수 있다. 상기 제1 하부 절연막은 실리콘 산화물을 포함할 수 있다.
이 후, 상기 저지막(216)의 상부면이 노출되도록 상기 제1 하부 절연막을 평탄화하여 예비 제1 하부 절연 패턴(211a)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함한다. 상기 저지막(216)이 노출될 때 상기 연마 공정이 중지되도록 함으로써, 상기 연마 공정에서 상기 제1 희생막(206)이 노출되지 않을 수 있다. 따라서, 상기 연마 공정에서 제1 희생막(206)의 손상 또는 연마가 억제될 수 있다. 상기 제1 희생막(206)은 후속 공정을 통해 게이트 패턴으로 대체되므로, 상기 게이트 패턴의 두께 균일도가 높아질 수 있다.
상기 연마 공정에서, 상기 하부 매립 패턴(202)과 대향하는 부위에 형성된 상기 저지막(216)은 외부에 노출되지 않을 수 있다.
도 21을 참조하면, 노출된 저지막(216)을 제거한다. 상기 제거 공정에서, 상기 하부 매립 패턴(202)과 대향하는 부위에 형성된 저지막은 잔류하여 잔류 저지막 패턴(216a)이 형성될 수 있다.
예시적인 실시예에서, 상기 저지막(216)의 제거 공정은 습식 식각 공정으로 수행될 수 있다.
도 22를 참조하면, 상기 예비 제1 셀 몰드 구조물(290), 예비 제1 더미 몰드 구조물(292) 및 그 사이의 예비 제1 하부 절연 패턴(211a)의 상부면을 평탄화하여 제1 셀 몰드 구조물(300), 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a)을 각각 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함한다.
즉, 상기 예비 제1 셀 몰드 구조물(290)의 상부 절연막(214) 및 예비 제1 하부 절연 패턴(211a)의 상부면이 평탄해지도록 하여, 평탄한 상부면을 갖는 제1 셀 몰드 구조물(300)을 형성한다. 상기 예비 제1 셀 몰드 구조물(290) 및 예비 제1 더미 몰드 구조물(292) 사이의 예비 제1 하부 절연 패턴(211a)의 상부면이 평탄해지도록 하여 제1 하부 절연 패턴(212a)을 형성한다. 상기 예비 제1 더미 몰드 구조물(292)의 상부 절연막(214) 및 예비 제1 하부 절연 패턴(211a)의 상부면이 평탄해지도록하여, 평탄한 상부면을 갖는 제1 더미 몰드 구조물(302)을 형성한다.
상기 제1 하부 절연 패턴(212a)은 상기 베이스 반도체 패턴(200) 상부면, 상기 제1 셀 몰드 구조물(300)의 그라운드 라인 컷팅 영역(208) 부위, 상기 제1 더미 몰드 구조물(302)의 잔류 저지막 패턴(216a) 상의 디싱 부위에 형성될 수 있다.
따라서, 상기 제1 셀 몰드 구조물(300), 제1 더미 몰드 구조물(302) 및 제1 하부 절연 패턴(212a)의 상부면은 실질적으로 평탄하고, 동일 평면 상에 위치할 수 있다.
이 후, 도 8 내지 도 13과 도 1을 참조로 설명한 공정들을 동일하게 수행할 수 있다. 따라서, 도 17에 도시된 것과 같은 수직형 반도체 소자를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 108 : 하부 패드 패턴
200 : 베이스 반도체 패턴 202 : 하부 매립 패턴
204, 220, 238 : 절연막들
206, 222, 236 : 희생막들
208 : 그라운드 라인 컷팅 영역
212a, 230, 240 : 제1 내지 제3 하부 절연 패턴
214 : 상부 절연막 216a : 잔류 저지막 패턴
250 : 채널 구조물
254 : 게이트 패턴 256 : 도전 패턴들(256)
260 : 셀 적층 구조물 262 : 더미 몰드 구조물
270 : 셀 콘택 플러그들 272 : 관통 비아 콘택
300a : 제1 셀 적층 구조물 304a : 제2 셀 적층 구조물
308a : 제3 셀 적층 구조물 302 : 제1 더미 몰드 구조물
306 : 제2 더미 몰드 구조물 310 : 제3 더미 몰드 구조물

Claims (10)

  1. 기판 상에 구비되는 회로 패턴;
    상기 회로 패턴을 덮는 하부 층간 절연막;
    상기 하부 층간 절연막 상에 구비되는 베이스 반도체 패턴들, 상기 베이스 반도체 패턴들은 서로 이격되어 베이스 반도체 패턴들 사이에 제1 개구부가 형성되고;
    상기 베이스 반도체 패턴 상에 구비되는 셀 적층 구조물; 및
    상기 셀 적층 구조물과 이격되고, 상기 베이스 반도체 패턴 및 제1 개구부 상에 구비되는 더미 몰드 구조물을 포함하고;
    상기 더미 몰드 구조물은,
    제1 절연막들 및 제1 희생막들이 번갈아 반복 적층되고, 상기 제1 절연막들 및 제1 희생막들의 상, 하부면이 평탄하지 않고, 상부면의 중심 부위가 리세스된 형상을 가지는 디싱이 포함되는 제1 더미 몰드 구조물;
    상기 제1 더미 몰드 구조물의 상부면의 디싱 부위를 채우는 제1 하부 절연 패턴; 및
    상기 제1 더미 몰드 구조물 및 제1 하부 절연 패턴 상에 구비되고, 제2 절연막들 및 제2 희생막들이 번갈아 반복 적층되고, 상기 제2 절연막들 및 제2 희생막들의 상, 하부면은 평탄한 형상을 갖는 상부 더미 몰드 구조물을 포함하는 수직형 반도체 소자.
  2. 제1 항에 있어서, 상기 셀 적층 구조물은,
    제1 절연막들 및 게이트 패턴들이 번갈아 반복 적층되고, 상기 제1 절연막들 및 게이트 패턴들의 상, 하부면이 평탄한 형상을 갖는 제1 셀 적층 구조물; 및
    상기 제1 셀 적층 구조물 상에 구비되고, 제2 절연막들 및 게이트 패턴들이 번갈아 반복 적층되고, 상기 제2 절연막들 및 게이트 패턴들의 상, 하부면이 평탄한 형상을 갖는 상부 셀 적층 구조물을 포함하는 수직형 반도체 소자.
  3. 제2 항에 있어서, 상기 상부 더미 몰드 구조물의 각 층의 제2 희생막들과 상기 상부 셀 적층 구조물의 각 층의 게이트 패턴들은 동일한 수직 레벨에 위치하는 수직형 반도체 소자.
  4. 제2 항에 있어서, 상기 제1 셀 적층 구조물 및 제1 더미 몰드 구조물 사이의 상기 베이스 반도체 패턴 상에는 상기 제1 셀 적층 구조물 및 제1 더미 몰드 구조물 사이 부위를 채우는 상기 제1 하부 절연 패턴이 구비되고,
    상기 제1 셀 적층 구조물, 제1 더미 몰드 구조물 및 제1 하부 절연 패턴의 상부면들은 동일한 평면에 위치하는 수직형 반도체 소자.
  5. 제2 항에 있어서, 상기 제1 더미 몰드 구조물 상에 상기 제1 개구부와 대향하는 부위에 잔류 저지막 패턴이 더 구비되는 수직형 반도체 소자.
  6. 제5 항에 있어서, 상기 잔류 저지막 패턴은 평탄하지 않는 상, 하부면을 갖는 수직형 반도체 소자.
  7. 제1 항에 있어서, 상기 셀 적층 구조물을 관통하는 채널홀 내에 구비되고, 상기 베이스 반도체 패턴들과 전기적으로 연결되는 채널을 포함하는 채널 구조물을 더 포함하는 수직형 반도체 소자.
  8. 제1 항에 있어서, 상기 제1 개구부 내부에 구비되고, 상부면의 중심부위가 리세스된 형상을 갖는 디싱이 포함되는 하부 매립 패턴이 더 포함되는 수직형 반도체 소자.
  9. 제1 항에 있어서, 상기 제1 개구부와 대향하는 부위의 상기 더미 몰드 구조물을 관통하여 상기 회로 패턴과 전기적으로 연결되는 관통 비아 콘택을 더 포함하는 수직형 반도체 소자.
  10. 제1 항에 있어서, 상기 셀 적층 구조물 및 상기 더미 몰드 구조물 사이를 채우는 하부 절연 패턴이 구비되고,
    상기 셀 적층 구조물, 더미 몰드 구조물 및 하부 절연 패턴의 상부면들은 동일한 평면에 위치하는 수직형 반도체 소자.
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