KR20040000018A - 다마신 배선을 이용한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조방법에서는, 기판 상에 하부절연막과 상부절연막을 적층한 다음, 상부절연막을 식각하여 라인타입 패턴들을 형성한다. 라인타입 패턴들 사이를 완전히 채우는 마스크막을 덮고 평탄화시킨다. 라인타입 패턴들과 마스크막을 동시에 패터닝하여 라인타입 패턴들과 직교하는 배선용 홈들을 하부절연막 위에 형성한다. 배선용 홈들 내벽에 스페이서를 형성한 다음, 배선용 홈들에 도전층을 일부 높이 매립하여 다마신 배선들을 형성한다. 배선들 위로 캡핑막을 덮고 평탄화시킨다. 이어서, 남아있는 마스크막을 선택적으로 제거하여 배선들과 자동으로 정렬된 콘택홀들을 형성한다. 콘택홀들 아래에 있는 하부절연막을 제거하여 콘택홀들의 저부를 연장시킨 다음, 콘택홀들에 도전 물질을 채워 콘택플러그들을 형성한다.

Description

다마신 배선을 이용한 반도체 소자의 제조방법{Method for fabricating semiconductor devices by forming damascene interconnections}
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 다마신 배선을 형성하여 반도체 소자를 제조하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 소자들의 간격이 좁아지고 각 소자가 형성될 수 있는 영역도 좁아지고 있다. 이러한 결과는 콘택영역을 축소시켜 포토리소그래피 공정에서의 정렬 여유도(alignment margin)를 감소시키므로 콘택불량이 발생하기 쉬워진다.
잘 알려진 바와 같이, 지금까지의 반도체 공정은 원하는 패턴 구현을 위해 포토리소그래피 공정을 통하여 진행해 왔다. 그러나 점점 디자인 룰이 급격히 감소함에 따라 포토리소그래피에 의하여 원하는 패턴을 형성하기가 어려운 상태까지 이르렀다.
DRAM과 같은 반도체 소자의 비트라인을 형성할 때에도 이러한 문제가 있다. 예를 들어, 디자인 룰 0.1㎛에서 비트라인 크기가 100nm라고 가정하고 오정렬 마진 40nm을 고려하면 스토리지 노드 콘택의 크기는 40nm가 되어야 한다. 이 정도는 노광장비의 한계이기 때문에 콘택 패턴을 형성하지 못한다. 또 스토리지 노드 콘택 크기를 키우면 오정렬 마진을 그만큼 손해봐야 하므로 스토리지 노드 콘택플러그와 비트라인간의 단락에 취약한 공정이 된다.
포토리소그래피 공정 마진을 확보하면서 고집적 반도체 소자의 콘택을 형성하는 방법으로서, 자기정렬콘택(Self-Aligned Contact ; SAC)을 형성하는 방법이 널리 사용되고 있다. 스토리지 노드 콘택 공정도 SAC과 같은 공정으로 대체하고 있는 실정이다. 그러나, SAC을 형성하는 데에도 포토리소그래피 공정은 여전히 수행되어야 하므로, 디자인 룰이 점점 더 작아짐에 따라 하부층과의 오정렬 마진은 매우 중요하게 관리되어야 한다.
따라서, 비트라인과 스토리지 노드 콘택홀을 형성할 때, 나아가 어떤 임의의 배선과 콘택홀을 형성하는 데에 있어서, 포토리소그래피 공정의 한계 극복 및 오정렬 마진의 확보가 보다 중요한 문제로 대두되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 어떤 배선과 콘택홀을 형성하는 데에 있어서, 오정렬 마진을 확보할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, DRAM의 비트라인과 스토리지 노드 콘택홀을 형성하는 데에 있어서, 오정렬 마진을 충분히 확보할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도이다.
도 2는 본 발명의 실시예들에서 구현하려고 하는 DRAM 셀의 레이아웃이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 도 2의 a-a' 단면에 대응되는 것으로, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 단면도들이다.
도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는 도 2의 b-b' 단면에 대응되는 것으로, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 단면도들이다.
도 4c, 도 5c, 도 6c, 도 7c 및 도 8c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 상면도들이다.
도 9a 및 도 9b는 각각 도 2의 a-a', b-b' 단면에 대응되는 것으로, 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법의 공정을 보여주는 단면도들이다.
도 10a 및 도 10b는 각각 도 2의 a-a', b-b' 단면에 대응되는 것으로, 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법의 공정을 보여주는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
12 : 하부절연막15, 150a : 라인타입 패턴
20, 160 : 마스크막25 : 배선용 홈
27, 172, 192, 194 : 스페이서30 : 다마신 배선
35, 176 : 캡핑막40 : 콘택홀45 : 콘택플러그
120 : 게이트 스택130 : 제1 절연막
135a, 135b : 제1 및 제2 셀패드140 : 제2 절연막
145 : 비트라인 콘택플러그150 : 제3 절연막
170 : 리버스 패턴174 : 비트라인
180 : 비트라인 스택190 : 스토리지노드 콘택홀
195 : 스토리지 노드 콘택플러그
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자 제조방법에서는, 기판 상에 하부절연막과 상부절연막을 적층한 다음, 상부절연막을 식각하여 라인타입 패턴들을 형성한다. 상기 라인타입 패턴들 사이를 완전히 채우는 마스크막을 덮고 상기 라인타입 패턴들이 드러날 때까지 평탄화시킨다. 상기 라인타입 패턴들과 마스크막을 동시에 패터닝하여 상기 라인타입 패턴들과 직교하는 배선용 홈들을 상기 하부절연막 위에 형성하고, 상기 배선용 홈들 내벽에 스페이서를 형성한 다음, 상기 배선용 홈들에 도전층을 일부 높이 매립하여 다마신 배선들을 형성한다. 상기 배선들 위로 캡핑막을 덮고 상기 패터닝된 마스크막이 드러날 때까지 평탄화시킨다. 상기 캡핑막이 형성된 결과물에서 상기 패터닝된 마스크막을 선택적으로 제거하여 상기 배선들과 자동으로 정렬된 콘택홀들을 형성한다. 상기 콘택홀들 아래에 있는 하부절연막을 제거하여 상기 콘택홀들의 저부를 연장시킨다. 상기 콘택홀들에 도전 물질을 채워 콘택플러그들을 형성한다.
바람직하게, 상기 마스크막은 상기 상부절연막, 스페이서 및 캡핑막과 식각선택비가 있는 막질로 형성한다. 예를 들어, 상기 마스크막은 질화막이고 상기 상부절연막, 스페이서 및 캡핑막은 산화막으로 한다.
위와 같은 방법에 의하면, 비교적 오정렬 문제가 적게 콘택홀이 형성될 영역을 미리 확보한 다음에 다마신 배선을 형성한다. 배선을 형성한 다음에 포토리소그래피로 콘택홀을 형성하는 종래의 방법에 비하여 충분한 오정렬 마진이 확보되므로 배선과 콘택플러그간에 단락될 염려없이 반도체 소자를 제조할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 다른 반도체 소자 제조방법에서는, 스토리지 노드 콘택홀의 영역을 미리 확보한 다음에 비트라인을 다마신 방법으로 형성한다. 이 방법에서는, 기판 상에 게이트 스택들과 소스/드레인들을 형성한다. 상기 게이트 스택들 사이의 공간을 채우는 제1 절연막을 덮고 평탄화시킨다. 상기 제1 절연막을 관통하여 상기 각 소스에 연결되는 제1 셀패드와 상기 각 드레인에 연결되는 제2 셀패드를 형성한다. 상기 제1 절연막과 제1 및 제2 셀패드 상에 제2 절연막을 형성한다. 상기 제2 절연막을 관통하여 상기 제2 셀패드에 접하는 비트라인 콘택플러그를 형성한다. 상기 제2 절연막과 비트라인 콘택플러그 상에 제3 절연막을 형성한다. 상기 제3 절연막을 식각하여 스토리지 노드 콘택플러그가 형성될 위치를 노출시키며 상기 게이트 스택들과 평행한 라인타입 패턴들을 형성한다. 상기 라인타입 패턴들 사이를 완전히 채우는 마스크막을 덮고 상기 라인타입 패턴들이 드러날 때까지 평탄화시킨다. 상기 라인타입 패턴들과 마스크막을 동시에 패터닝하여 비트라인들을 매립할 홈들을 한정하는 리버스(reverse) 패턴들을 형성한다. 상기 리버스 패턴들 측벽에 제1 스페이서를 형성한다. 상기 제1 스페이서가 형성된 상기 리버스 패턴들 사이에 도전층을 일부 높이 매립하여 다마신 비트라인들을 형성한다. 상기 비트라인들 위로 상기 리버스 패턴들 사이를 완전히 채우는 캡핑막을 덮고 상기 리버스 패턴들이 드러날 때까지 평탄화시킨다. 상기 캡핑막이 형성된 결과물에서 상기 패터닝된 마스크막을 선택비있게 습식식각하여 그 하부의 제2 절연막을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 노출된 제2 절연막을 건식식각함으로써 상기 스토리지 노드 콘택홀들의 저부를 연장시킨다. 상기 스토리지 노드 콘택홀들에 도전 물질을 매립하여 스토리지 노드 콘택플러그들을 형성한다.
상기 활성영역은 상기 게이트 스택과 직교하게 배치된 것일 수 있다. 경우에 따라서는, 상기 활성영역은 상기 게이트 스택과 예각으로 배치된 다이아고날(diagonal) 구조일 수 있다.
상기 마스크막은 상기 제3 절연막, 제1 스페이서 및 캡핑막과 습식 식각선택비가 있는 막질인 것으로 하는 것이 바람직하다. 예를 들어, 상기 마스크막은 질화막으로 하고, 상기 제3 절연막, 제1 스페이서 및 캡핑막은 산화막으로 한다.
상기 마스크막을 선택비있게 습식식각하여 그 하부의 제2 절연막을 노출시키는 스토리지 노드 콘택홀들을 형성하는 단계 이후, 상기 스토리지 노드 콘택홀들의 내벽에 제2 스페이서를 형성하고 상기 제2 스페이서를 식각마스크로 하여 상기 노출된 제2 절연막을 건식식각함으로써 상기 스토리지 노드 콘택홀들의 저부를 연장시키는 단계를 수행할 수 있다.
상기 스토리지 노드 콘택홀들의 저부를 연장시키는 단계 이후, 그 내벽에제3 스페이서를 형성하는 단계를 더 포함할 수도 있다.
위와 같은 방법에 의하면, 스토리지 노드 콘택홀이 형성될 영역을 비교적 오정렬 문제없이 미리 확보한 다음에 다마신법으로 비트라인을 형성한다. 비트라인을 형성한 다음에 포토리소그래피에 의하여 스토리지 노드 콘택홀을 형성하는 경우보다 스토리지 노드 콘택홀을 원하는 위치에 정확하게 정렬하여 형성할 수 있다. 따라서, 비트라인과 스토리지 노드 콘택플러그간에 단락될 염려없이 반도체 소자를 제조할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
(제1 실시예)
도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도이다.
도 1a를 참조하면, 기판(10) 상에 하부절연막(12)을 형성하고 그 위에 상부절연막을 형성한다. 상부절연막을 식각하여 라인타입 패턴(15)들을 형성한다. 하부절연막(12)이 식각되는 것을 방지하기 위해서는 상부절연막을 식각하는 시간을 조절한다. 또는, 하부절연막(12)과 상부절연막 사이에 식각정지막을 추가로 형성한 다음, 이 식각정지막에서 상부절연막의 식각이 종료되도록 한다.
도 1b를 참조하면, 라인타입 패턴(15)들 사이를 완전히 채우는 마스크막(20)을 덮고, 라인타입 패턴(15)들이 드러날 때까지 평탄화시킨다. 마스크막(20)을 평탄화시키는 방법은 에치백 또는 CMP(Chemical Mechanical Polishing)일 수 있다. 바람직하게, 마스크막(20)은 상부절연막과 식각선택비가 있는 막질로 형성한다. 예를 들어, 상부절연막은 산화막으로 형성하고, 마스크막(20)은 질화막으로 형성한다.
도 1c를 참조하면, 라인타입 패턴(15)들과 마스크막(20)을 동시에 패터닝하여 라인타입 패턴(15)들과 직교하는 배선용 홈(25)들을 하부절연막(12) 위에 형성한다. 참조번호 15a와 20a는 각각 패터닝된 라인타입 패턴(15)과 마스크막(20)을 가리킨다. 본 발명에 따르면, 패터닝된 마스크막(20a)을 후속적으로 제거하여 패터닝된 마스크막(20a)이 있던 자리에 콘택홀을 형성한다. 따라서, 원하는 위치에만 콘택홀을 형성하려면 도 1c와 같은 단계에서 그 원하는 위치에만 마스크막(20a)이 남겨져야 한다. 그러므로, 형성하려는 콘택홀의 위치를 미리 고려하여, 라인타입 패턴(15)들을 형성하고 배선용 홈(25)들을 형성하도록 한다.
도 1d를 참조하면, 배선용 홈(25)들 내벽에 스페이서(27)를 형성한 다음, 배선용 홈(25)들에 도전층을 일부 높이 매립하여 다마신 배선(30)들을 형성한다. 스페이서(27)는 후속 공정에서 마스크막(20a)을 식각으로 제거할 때에 배선(30)들을 식각으로부터 보호하기 위하여 형성하는 것이다. 따라서, 스페이서(27)는마스크막(20a)과 식각선택비가 있는 막질로 형성한다. 그러므로, 스페이서(27)는 상부절연막과 같은 종류인 산화막으로 형성할 수 잇다.
다음에, 배선(30)들 위로 캡핑막(35)을 덮고, 마스크막(20a)이 드러날 때까지 평탄화시킨다. 캡핑막(35)을 평탄화시키는 방법은 에치백 또는 CMP일 수 있다. 캡핑막(35)도 마스크막(20a)과 식각선택비가 있는 막질로 형성한다. 따라서, 캡핑막(35)막도 상부절연막과 같은 종류의 산화막으로 형성할 수 있다.
도 1e를 참조하면, 도 1d의 결과물에서 마스크막(20a)을 선택적으로 제거하여 배선(30)들과 자동으로 정렬된 콘택홀(40)들을 형성한다. 마스크막(20a)은 산화막인 상부절연막, 스페이서(27) 및 캡핑막(35)과 달리 질화막으로 형성하므로, 도 1d의 결과물에 인산 스트립을 적용하면, 마스크막(20a)만 선택적으로 제거할 수 있다. 스페이서(27)는 마스크막(20a)을 제거할 때에 배선(30)들을 보호한다.
이와 같이, 본 실시예에서는 콘택홀(40)들이 포토리소그래피로 형성되지 않고, 배선(30)을 형성하기 전에 콘택홀을 미리 확보하기 위하여 남겨놓은 마스크막을 제거한 그 자리에 자동적으로 형성된다. 따라서, 종래에 배선을 형성한 다음에 포토리소그래피에 의하여 콘택홀을 형성하는 공정에 비하여 오정렬에 의한 영향을 무시할 수 있다.
도 1f를 참조하면, 콘택홀(40)들 아래에 있는 하부절연막(12)을 제거하여 콘택홀(40)들의 저부를 연장시킨다. 참조번호 40a는 저부가 연장된 콘택홀을 가리킨다. 여기에 도전 물질을 채워 콘택플러그(45)들을 형성한다. 도전 물질을 채우기 전에, 콘택홀(40a)들 내벽에 스페이서를 형성하는 단계를 더 포함할 수도 있다. 스페이서를 형성하는 경우에는 콘택플러그(45)와 배선(30)간에 절연 특성이 더욱 우수해진다.
이상 설명한 바와 같이, 본 실시예에서는 콘택홀이 형성될 영역을 마스크막으로 덮어 미리 확보한 다음에 다마신 배선을 형성하고, 마스크막을 제거하여 콘택홀을 형성한다. 배선을 형성하고 포토리소그래피로 콘택홀을 형성하는 종래의 방법에 비하여, 충분한 오정렬 마진이 확보되므로 배선과 콘택플러그간에 단락될 염려없이 반도체 소자를 제조할 수 있다. 따라서, 고집적화에 유리하게 적용될 수 있다.
(제2 실시예)
본 실시예에서는 DRAM의 비트라인을 다마신법으로 형성한 다음 스토리지 노드 콘택플러그를 위한 콘택홀을 형성하는 경우를 설명한다. 도 2는 본 발명의 실시예에서 구현하려고 하는 DRAM 셀의 레이아웃이다. 도 3a 내지 도 8a는 도 2의 a-a' 단면에 대응되는 것으로, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 단면도들이다. 도 3b 내지 도 8b는 도 2의 b-b' 단면에 대응되는 것으로, 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 단면도들이다. 도 4c 내지 도 8c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법의 공정을 순차적으로 보여주는 상면도들이다.
우선 도 2를 참조하면, 장축과 단축을 갖는 활성영역(115)들이 기판 상에 행 및 열을 따라 반복적으로 배치된다. 활성영역(115) 이외의 부분은 절연물질로 이루어진 소자분리막(110)이다. 활성영역(115)의 단축 방향으로 신장하는 게이트스택(120)들이 활성영역(115)과 직교하며 활성영역(115)당 두 개씩 배치된다. 게이트 스택(120) 양측의 활성영역(115)에는 소스(125a)/드레인(125b)이 형성된다. 소스(125a)/드레인(125b)에는 각각 셀패드(135a, 135b)에 의한 콘택영역이 마련된다. 드레인(125b)에 접하는 셀패드(135b) 위에는 비트라인 콘택패드(145)가 형성되고, 비트라인 콘택패드(145)들 위로는 게이트 스택(120) 연장 방향에 수직하게 비트라인 스택(180)이 배치된다. 소스(125a)에 접하는 셀패드(135a) 위에는 스토리지 노드 콘택플러그(195)에 의한 콘택영역이 마련된다.
이제 도 3a 및 도 3b를 참조하면, 기판(105) 상에 도 2에서와 같은 활성영역(115)들을 한정하는 소자분리막(110)을 STI(Shallow Trench Isolation) 방법 등으로 형성한다. 소자분리막(110)이 형성된 기판(105) 상에 게이트 스택(120)들과 소스(125a)/드레인(125b)들을 형성한다.
게이트 스택(120)은 게이트 절연막(112), 게이트 도전층(114) 및 하드 마스크막(116)을 형성하고 이를 패터닝한 다음, 패터닝된 하드 마스크막(116), 게이트 도전층(114) 및 게이트 절연막(112) 측벽에 게이트 스페이서(118)를 형성함으로써 얻어진다. 게이트 스택(120) 양측의 기판(105) 내에 불순물을 주입하여, 소스(125a)/드레인(125b)을 형성한다.
다음에, 게이트 스택(120)들 사이의 공간을 채우는 제1 절연막(130)을 덮고 하드 마스크막(116)을 스토퍼로 하는 CMP 공정에 의하여 평탄화시킨다. 제1 절연막(130)으로는 하드 마스크막(116) 및 게이트 스페이서(118)와 식각선택비가 상이한 물질을 선택한다.
이어서, 소스(125a)/드레인(125b)이 노출되도록 제1 절연막(130)을 소정 부분 식각한다. 이 때, 게이트 도전층(114)은 하드 마스크막(116)과 게이트 스페이서(118)에 의하여 둘러싸여져 있고, 제1 절연막(130)이 하드 마스크막(116) 및 게이트 스페이서(118)와 식각선택비가 상이하므로, 하드 마스크막(116)과 게이트 스페이서(118)의 측면을 따라 SAC 방식으로 홀들이 형성된다. 이 홀들에 도전층을 메꾸어 소스(125a)에 연결되는 제1 셀패드(135a)와 드레인(125b)에 연결되는 제2 셀패드(135b)를 형성한다.
계속하여 제1 절연막(130)과 제1 및 제2 셀패드(135a, 135b) 상에 제2 절연막(140)을 형성한 다음, 제2 절연막(140)을 관통하여 제2 셀패드(135b)에 접하는 비트라인 콘택플러그(145)를 형성한다.
이렇게 비트라인 콘택플러그(145)가 구비된 제2 절연막(140) 상에 다마신 비트라인을 형성하기 위해 500~7000Å 정도 두께의 제3 절연막(150)을 형성한다. 제2 절연막(140)과 제3 절연막(150) 사이에 식각정지막을 형성할 수도 있다.
도 4a 내지 도 4c를 참조하면, 도시한 것처럼 제3 절연막(150)을 식각하여 도 2의 레이아웃에서와 같이 스토리지 노드 콘택플러그(195)가 형성될 위치를 노출시키며 게이트 스택(120)과 평행한 라인타입 패턴(150a)들을 형성한다. 이 때의 패터닝 크기는 게이트 스택(120) CD보다 더 크므로, 게이트 절연막(112), 게이트 도전층(114) 및 하드 마스크막(116)을 패터닝할 정도의 포토리소그래피 공정 수준이면 이 공정을 진행하는 데 아무런 문제가 없다.
제2 절연막(140)과 제3 절연막(150) 사이에 식각정지막을 형성한 경우라면,식각정지막이 노출될 때까지 제3 절연막(150)을 식각한 다음, 식각정지막을 제거하여 제2 절연막(140)을 노출시키도록 한다. 그렇지 않은 경우에는 제3 절연막(150)을 식각하는 시간을 조절하여 제3 절연막(150)만 식각되도록 하고 제2 절연막(140)의 식각은 억제한다.
다음에, 라인타입 패턴(150a)들 사이를 마스크막(160)으로 완전히 채우고 라인타입 패턴(150a)들이 드러날 때까지 평탄화시킨다. 마스크막(160)을 덮는 두께는 500~10000Å일 수 있다. 이러한 두께로 형성된 마스크막(160)을 평탄화시키는 방법은 에치백 또는 CMP에 의할 수 있다. 이 때 마스크막(160)은 제3 절연막(150)과 습식 식각선택비가 높은 막이어야 한다. 예를 들어, 제3 절연막(150)이 산화막이면 마스크막(160)은 질화막으로 한다.
도 5a 내지 도 5c를 참조하면, 라인타입 패턴(150a)들과 마스크막(160)을 동시에 패터닝하여 비트라인들을 매립할 홈들을 한정하는 리버스 패턴(170)들을 형성한다. 리버스 패턴(170)은 패터닝된 라인타입 패턴(150b)과 패터닝된 마스크막(160a)으로 이루어진다. 패터닝된 마스크막(160a)은 도 2의 레이아웃에서와 같이 스토리지 노드 콘택플러그(195)가 형성될 부분 위에만 위치함을 알 수 있다.
도 6a 내지 도 6c를 참조하면, 리버스 패턴(170)들 측벽에 100~2000Å 정도 두께의 제1 스페이서(172)를 형성한다. 이를 위해서는, 리버스 패턴(170)들이 형성된 결과물 전면에 스페이서용 절연막을 덮고 에치백한다. 이 때 사용하는 스페이서용 절연막 역시 마스크막(160a)과는 식각선택비가 높은 것이어야 한다. 따라서,제1 스페이서(172)를 위한 스페이서용 절연막은 제3 절연막(150)과 같은 종류를 사용하면 된다. 이 제1 스페이서(172)의 역할은 후속 습식 식각시 비트라인을 보호하는 것이다.
그 다음, 리버스 패턴(170)들 사이에 도전층을 일부 높이 매립하여 비트라인(174)들을 형성한다. 이를 위해서는, 제1 스페이서(172)가 형성된 결과물 전면에 도전층을 덮고 에치백하여 리버스 패턴(170) 안으로 도전층을 밀어 넣는다. 도전층은 예를 들어 폴리실리콘막 또는 금속막(예컨대 텅스텐)으로 형성한다. 도전층으로서 금속막을 형성하는 경우에는 그 전에 Ti/TiN막 등의 배리어막(미도시)을 더 형성한다.
다음에, 비트라인(174)들 위로 리버스 패턴(170)들 사이를 완전히 채우는 캡핑막(176)을 덮고 리버스 패턴(170)들이 드러날 때까지 평탄화시킨다. 캡핑막(176)을 덮는 두께는 100~5000Å일 수 있고, 캡핑막(176)을 평탄화시키는 방법은 에치백 또는 CMP일 수 있다. 캡핑막(176) 역시 마스크막(160a)과는 식각선택비가 높은 것이어야 한다. 따라서, 제3 절연막(150)과 같은 종류를 사용하면 된다. 이로써, 도 2의 레이아웃과 같은 위치에 다마신법으로 비트라인 스택(180)들이 형성된다. 비트라인 스택(180)들은 각각 비트라인(174)과 그 상부의 캡핑막(176) 및 그들 측벽의 제1 스페이서(172)로 이루어진 것이다.
특히, 도 6c를 참조하면, 결과물의 상면에는 캡핑막(176) 및 제3 절연막(150b)과 식각선택비가 높은 마스크막(160a)이 공존하게 되며, 스토리지 노드 콘택플러그가 들어갈 자리에만 마스크막(160a)이 남아 있는 것을 볼 수 있다.
이제 도 7a 내지 도 7c를 참조하면, 마스크막(160a)을 선택비있게 습식식각하여 그 하부의 제2 절연막(140)을 노출시키는 스토리지 노드 콘택홀(190)들을 형성한다. 마스크막(160a)은 질화막이고 제3 절연막(150b), 제1 스페이서(172) 및 캡핑막(176)은 산화막이므로, 인산 스트립에 의하여 마스크막(160a)만을 선택적으로 제거할 수 있다.
이와 같이 본 실시예에서는, 스토리지 노드 콘택홀이 형성될 영역을 마스크막으로 덮어 미리 확보한 다음에 다마신 비트라인을 형성하고, 마스크막을 제거하여 스토리지 노드 콘택홀을 형성한다. 비트라인을 형성한 다음에 포토리소그래피로 스토리지 노드 콘택홀을 형성하는 종래의 방법에 비하여 충분한 오정렬 마진이 확보된다. 따라서, 스토리지 노드 콘택플러그와 비트라인간에 단락되는 문제없이 공정을 진행할 수 있다. 그리고, 종래에 비하여 스토리지 노드 콘택홀의 오픈 사이즈가 커진다.
도 8a 내지 도 8c를 참조하면, 노출된 제2 절연막(140)을 건식식각함으로써 비트라인 스택(180)과 자동으로 정렬된 스토리지 노드 콘택홀(190)들의 저부를 연장시킨다. 참조번호 190a는 저부가 연장된 정렬된 스토리지 노드 콘택홀을 가리킨다. 앞의 도 7a 내지 도 7c를 참조하여 설명한 단계에서 열려진 부분을 그냥 에치백하면 제2 절연막(140)이 식각되어 바르게 얼라인된 스토리지 노드 콘택홀(190a)이 형성된다. 계속하여, 스토리지 노드 콘택홀(190a)들에 도전 물질을 매립하여 스토리지 노드 콘택플러그(195)들을 형성한다.
(제3 실시예)
본 실시예는 상기 제2 실시예와 도 7a 내지 도 7c를 참조하여 설명한 단계까지는 동일하다.
도 9a 및 도 9b를 참조하면, 마스크막(160a)을 선택비있게 습식식각하여 그 하부의 제2 절연막(140)을 노출시키는 스토리지 노드 콘택홀(190)들을 형성하는 단계 이후, 스토리지 노드 콘택홀(190)들의 측벽에 제2 스페이서(192)를 형성하고, 제3 절연막(150b)과 제2 스페이서(192)를 식각마스크로 하여 제2 절연막(140)을 건식식각함으로써 스토리지 노드 콘택홀(190)들의 저부를 연장시킨다. 참조번호 190b는 저부가 연장된 스토리지 노드 콘택홀을 가리킨다. 계속하여, 스토리지 노드 콘택홀(190b)들에 도전 물질을 매립하여 스토리지 노드 콘택플러그(195)들을 형성한다. 제2 스페이서(192)를 형성함으로써, 스토리지 노드 콘택플러그(195)와 비트라인(174)간의 절연특성이 더욱 좋아진다.
(제4 실시예)
본 실시예는 상기 제2 실시예와 도 7a 내지 도 7c를 참조하여 설명한 단계까지는 동일하다.
도 10a 및 도 10b를 참조하면, 마스크막(160a)을 선택비있게 습식식각하여 그 하부의 제2 절연막(140)을 노출시키는 스토리지 노드 콘택홀(190)들을 형성한 다음, 노출된 제2 절연막(140)을 건식식각함으로써 비트라인 스택(180)과 자동으로 정렬된 스토리지 노드 콘택홀(190)들의 저부를 연장시킨다. 참조번호 190a는 저부가 연장된 정렬된 스토리지 노드 콘택홀을 가리킨다. 도 7a 내지 도 7c를 참조하여 설명한 단계에서 열려진 부분을 그냥 에치백하면 제2 절연막(140)이 식각되어 바르게 얼라인된 스토리지 노드 콘택홀(190a)이 형성된다.
다음에, 스토리지 노드 콘택홀(190a) 내벽에 제3 스페이서(194)를 형성한 다음, 도전 물질로 메꾸어 스토리지 노드 콘택플러그(195)들을 형성한다. 제3 스페이서(194)에 의하여, 스토리지 노드 콘택플러그(195)와 비트라인(174)의 절연특성이 더욱 좋아진다.
이상 설명한 바와 같은 제2 내지 제4 실시예들에서는, 종래의 비트라인 포토리소그래피 공정, 절연막 증착 및 스토리지 노드 콘택홀 포토리소그래피 공정 순으로 진행되는 공정대신에, 간단한 스토리지 노드 콘택홀 포토리소그래피 공정을 먼저 진행하고 비트라인 포토리소그래피 공정을 진행한다. 이로 인해, 스토리지 노드 콘택플러그와 비트라인간에 단락 문제가 없는 공정이 된다. 그리고, 종래 방법대로 하면 오정렬 마진이 부족한 스토리지 노드 콘택홀 포토리소그래피 공정을 본 실시예들에서는 비트라인 형성 공정보다 앞쪽에 진행하므로 오정렬 마진이 더욱 확보되는 장점이 있다. 스토리지 노드 콘택홀의 오픈 사이즈가 커지므로 접촉저항이 개선되는 장점도 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다. 예를 들어, 위의 실시예들에서는 활성영역이 게이트 스택과 직교하게 배치된 경우의 레이아웃을 예로 들어 설명하였으나, 경우에 따라서 활성영역은 게이트 스택과 예각으로 배치된 다이아고날 구조일 수 있다.
상술한 본 발명에 의하면, 임의의 콘택홀 또는 스토리지 노드 콘택홀을 형성하는 것과 같이 오정렬 마진이 부족한 공정을 배선 또는 비트라인 형성 공정 앞쪽에 진행하므로 오정렬 마진이 더욱 확보되는 장점이 있다. 따라서, 콘택의 사이즈를 키울 수 있게 되므로 접촉저항을 개선할 수 있다.
포토리소그래피를 생략하고 하부층의 패턴을 따라 그대로 식각하면 저절로 콘택홀 또는 스토리지 노드 콘택홀이 형성되어 배선 또는 비트라인과의 오정렬 마진을 생각할 필요가 없이 콘택홀 또는 스토리지 노드 콘택홀을 형성할 수 있다. 따라서, 임의의 콘택플러그와 배선간, 스토리지 노드 콘택플러그와 비트라인간에 단락되는 문제없이 공정을 진행할 수 있다.
공정이 단순화되고 오정렬 마진을 고려하지 않아도 되므로 급속한 디자인 룰 감소가 가능하여, 반도체 소자의 집적도를 높이는 데에 기여할 수 있다. 충분한 콘택 마진을 확보할 수 있어서 공정의 복잡성을 피할 수 있고 반도체 소자의 수율을 개선할 수 있다.

Claims (17)

  1. 기판 상에 하부절연막과 상부절연막을 적층하는 단계;
    상기 상부절연막을 식각하여 라인타입 패턴들을 형성하는 단계;
    상기 라인타입 패턴들 사이를 완전히 채우는 마스크막을 덮고 상기 라인타입패턴들이 드러날 때까지 평탄화시키는 단계;
    상기 라인타입 패턴들과 마스크막을 동시에 패터닝하여 상기 하부절연막 위에 상기 라인타입 패턴들과 직교하는 배선용 홈들을 형성하는 단계;
    상기 배선용 홈들 내벽에 스페이서를 형성한 다음, 도전층을 일부 높이 매립하여 다마신 배선들을 형성하는 단계;
    상기 배선들 위로 캡핑막을 덮고 상기 패터닝된 마스크막이 드러날 때까지 평탄화시키는 단계;
    상기 캡핑막이 형성된 결과물에서 상기 패터닝된 마스크막을 선택적으로 제거하여 상기 배선들과 자동으로 정렬된 콘택홀들을 형성하는 단계;
    상기 콘택홀들 아래에 있는 하부절연막을 제거하여 상기 콘택홀들의 저부를 연장시키는 단계; 및
    상기 콘택홀들에 도전 물질을 채워 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 마스크막은 상기 상부절연막 및 캡핑막과 식각선택비가 있는 막질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 마스크막은 질화막이고 상기 상부절연막 및 캡핑막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 마스크막을 평탄화시키는 방법은 에치백 또는CMP(Chemical Mechanical Polishing)인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 캡핑막을 평탄화시키는 방법은 에치백 또는 CMP인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 콘택홀들을 형성하는 단계 이후, 그 내벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 기판 상에 게이트 스택들과 소스/드레인들을 형성하는 단계;
    상기 게이트 스택들 사이의 공간을 채우는 제1 절연막을 덮고 평탄화시키는 단계;
    상기 제1 절연막을 관통하여 상기 각 소스에 연결되는 제1 셀패드와 상기 각 드레인에 연결되는 제2 셀패드를 형성하는 단계;
    상기 제1 절연막과 제1 및 제2 셀패드 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 관통하여 상기 제2 셀패드에 접하는 비트라인 콘택플러그를 형성하는 단계;
    상기 제2 절연막과 비트라인 콘택플러그 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 식각하여 스토리지 노드 콘택플러그가 형성될 위치를 노출시키며 상기 게이트 스택들과 평행한 라인타입 패턴들을 형성하는 단계;
    상기 라인타입 패턴들 사이를 완전히 채우는 마스크막을 덮고 상기 라인타입 패턴들이 드러날 때까지 평탄화시키는 단계;
    상기 라인타입 패턴들과 마스크막을 동시에 패터닝하여 비트라인들을 매립할 홈들을 한정하는 리버스(reverse) 패턴들을 형성하는 단계;
    상기 리버스 패턴들 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서가 형성된 상기 리버스 패턴들 사이에 도전층을 일부 높이 매립하여 다마신 비트라인들을 형성하는 단계;
    상기 비트라인들 위로 상기 리버스 패턴들 사이를 완전히 채우는 캡핑막을 덮고 상기 리버스 패턴들이 드러날 때까지 평탄화시키는 단계;
    상기 캡핑막이 형성된 결과물에서 상기 패터닝된 마스크막을 선택비있게 습식식각하여 그 하부의 제2 절연막을 노출시키는 스토리지 노드 콘택홀들을 형성하는 단계;
    상기 노출된 제2 절연막을 건식식각함으로써 스토리지 노드 콘택홀들의 저부를 연장시키는 단계; 및
    상기 스토리지 노드 콘택홀들에 도전 물질을 매립하여 스토리지 노드 콘택플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 제3 절연막의 두께는 500~7000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 마스크막은 상기 제3 절연막, 제1 스페이서 및 캡핑막과 습식 식각선택비가 있는 막질인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 마스크막은 질화막이고 상기 제3 절연막, 제1 스페이서 및 캡핑막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 마스크막을 덮는 두께는 500~10000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서, 상기 마스크막을 평탄화시키는 방법은 에치백 또는 CMP인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제7항에 있어서, 상기 제1 스페이서 두께는 100~2000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제7항에 있어서, 상기 캡핑막을 덮는 두께는 100~5000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제7항에 있어서, 상기 캡핑막을 평탄화시키는 방법은 에치백 또는 CMP인 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제7항에 있어서, 상기 마스크막을 선택비있게 습식식각하여 그 하부의 제2 절연막을 노출시키는 스토리지 노드 콘택홀들을 형성하는 단계 이후, 상기 스토리지 노드 콘택홀들의 내벽에 제2 스페이서를 형성하고 상기 캡핑막과 제2 스페이서를 식각마스크로 하여 상기 노출된 제2 절연막을 건식식각함으로써 상기 스토리지 노드 콘택홀들의 저부를 연장시키는 단계를 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제7항에 있어서, 상기 스토리지 노드 콘택홀들의 저부를 연장시키는 단계 이후, 그 내벽에 제3 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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