KR100843714B1 - 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법 - Google Patents

콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법 Download PDF

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Abstract

콘택 구조체 형성 방법 및 이를 이용한 반도체소자의 제조방법을 제공한다. 이 콘택 구조체의 형성방법은 반도체기판에 활성영역을 한정하는 소자분리영역을 형성하는 것을 포함한다. 상기 활성영역을 가로지르며 상기 소자분리영역으로 연장된 게이트 패턴을 형성한다. 상기 게이트 패턴을 갖는 반도체기판 상에 희생막을 형성한다. 상기 희생막을 패터닝하여 상기 활성영역 상에 잔존하는 희생 패턴을 형성한다. 상기 소자분리영역 상에 몰딩 패턴을 형성한다. 상기 몰딩 패턴 및 상기 게이트 패턴을 식각마스크로 이용하여 상기 희생 패턴을 식각하여 상기 게이트 패턴 양 옆의 상기 활성영역을 노출시키는 콘택 홀들을 형성한다. 상기 콘택 홀들을 각각 채우는 콘택 패턴들을 형성한다.

Description

콘택 구조체 형성 방법 및 이를 이용한 반도체소자의 제조방법{Method of forming a contact structure and method of fabricating a semiconductor device using the same}
도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이다.
도 2a 내지 도 9c는 본 발명의 실시예들에 따른 반도체소자를 나타낸 단면도들이다.
본 발명은 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의 제조방법에 관한 것으로, 특히 고집적화된 반도체소자를 제조하는데 이용할 수 있는 콘택 구조체의 형성방법 및 이를 이용하여 반도체소자를 제조하는 방법에 관한 것이다.
최근, 반도체소자가 고집적화 및 대용량화되면서 반도체 칩 사이즈의 최소화를 위한 공정의 확보가 필요해지고 있다. 디램(DRAM)과 같은 반도체소자의 메모리 셀의 디자인 룰과 칩 사이즈가 감소하면서, 포토리소그래피 공정의 한계 극복과 충분한 공정 마진(process margin) 확보가 더욱 어려워지고 있다. 특히, 반도체 소자의 집적도가 증가함에 따라, 콘택 홀들의 크기 및 이들 사이의 간격이 점점 감소하 고 있기 때문에, 콘택 홀들을 형성하기 위한 포토리소그래피 공정에 어려움이 있다.
콘택 홀들을 형성하는 방법에 대해 미국특허 제6,878,612호에 "반도체소자를 위한 자기정렬 콘택 공정(Self-aligned contact process for semiconductor device)" 이라는 제목으로 나가오 등(Nagao et al.)에 의해 개시된 바 있다.
나가오 등(Nagao et al.)에 따르면, 반도체기판 상에 제1 및 제2 게이트 전극들을 형성하고, 상기 제1 및 제2 게이트 전극들을 갖는 반도체기판 상에 균일한 두께를 갖는 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 갖는 반도체기판 상에 평탄화된 상부면을 가지며 상기 제1 및 제2 게이트 전극들 사이를 채우는 실리콘 산화막을 형성한다. 이어서, 상기 실리콘 산화막 상에 개구부를 갖는 마스크 패턴을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴으로 형성한다. 이어서, 상기 마스크 패턴을 식각마스크로 이용하여 상기 실리콘 산화막을 건식 식각하여 상기 제1 및 제2 게이트 전극들 사이에 콘택 홀을 형성한다.
상술한 바와 같이, 나가오 등(Nagao et al.)에 따르면, 포토리소그래피 공정 및 건식 식각공정을 이용하여 실리콘 산화막을 건식 식각함으로써 콘택 홀을 형성한다. 포토레지스트 패턴을 식각마스크로 이용하여 콘택 홀을 형성하는 방법은 고집적화된 반도체소자의 제조에 이용하는데 어려움이 있다. 최근의 고집적화 경향에 따라, 소자형성영역에 형성되는 콘택 홀과 다른 소자형성영역에 형성되는 다른 콘택 홀 사이의 간격이 점점 작아지고 있기 때문이다. 이에 따라, 서로 다른 소자형성영역들에 형성되는 콘택 홀들을 형성하기 위한 공정 마진이 감소하여 반도체 소 자의 수율을 개선시키는 데 한계가 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택 구조체의 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 콘택 구조체의 형성방법을 이용하는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 콘택 구조체 형성방법을 제공하는데 있다. 이 콘택 구조체 형성방법은 기판 상에 서로 평행한 라인 패턴들을 형성하는 것을 포함한다. 상기 라인 패턴들 사이에 서로 이격된 몰딩 패턴들을 형성한다. 상기 몰딩 패턴들 사이에 위치함과 아울러 상기 라인 패턴들 사이에 위치하는 콘택 패턴을 형성한다.
본 발명의 몇몇 실시예에서, 상기 라인 패턴들의 각각은 차례로 적층된 도전성 패턴 및 캐핑 마스크와 아울러 상기 도전성 패턴의 측벽 및 상기 캐핑 마스크 측벽 상의 스페이서를 포함할 수 있다.
다른 실시예에서, 상기 몰딩 패턴들을 형성하는 것은 상기 라인 패턴들을 갖는 기판 상에 희생막을 형성하고, 상기 희생막 상에 마스크 패턴들을 형성하되, 상기 마스크 패턴들의 각각은 상기 라인 패턴들과 교차하는 방향성을 갖는 라인 형태로 형성되고, 상기 마스크 패턴들을 식각마스크로 이용하여 상기 희생막을 식각하여 개구부들을 형성하되, 상기 마스크 패턴들 하부에 상기 희생막이 잔존하고, 상 기 마스크 패턴들을 제거하고, 상기 개구부들을 갖는 기판 상에 몰딩 물질막을 형성하고, 상기 잔존하는 희생막의 상부면이 노출될때까지 상기 몰딩 물질막을 평탄화하여 상기 몰딩 패턴들을 형성하고, 상기 몰딩 패턴들 및 상기 라인 패턴들을 식각마스크로 이용하여 상기 잔존하는 상기 희생막을 식각하는 것을 포함할 수 있다.
한편, 상기 희생막을 형성하기 전에, 상기 라인 패턴들을 갖는 기판 상에 콘포멀한(conformal) 식각저지막을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 몰딩 패턴들은 절연성 물질막으로 형성할 수 있다.
본 발명의 다른 양태에 따르면, 반도체소자에서의 콘택 구조체 형성방법을 제공하는데 있다. 이 콘택 구조체의 형성방법은 반도체기판에 활성영역을 한정하는 소자분리영역을 형성하는 것을 포함한다. 상기 활성영역을 가로지르며 상기 소자분리영역으로 연장된 게이트 패턴을 형성한다. 상기 게이트 패턴을 갖는 반도체기판 상에 희생막을 형성한다. 상기 희생막을 패터닝하여 상기 활성영역 상에 잔존하는 희생 패턴을 형성한다. 상기 소자분리영역 상에 몰딩 패턴을 형성한다. 상기 몰딩 패턴 및 상기 게이트 패턴을 식각마스크로 이용하여 상기 희생 패턴을 식각하여 상기 게이트 패턴 양 옆의 상기 활성영역을 노출시키는 콘택 홀들을 형성한다. 상기 콘택 홀들을 각각 채우는 콘택 패턴들을 형성한다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴은 상기 활성영역 상에서 차례로 적층된 게이트 유전막, 게이트 전극 및 캐핑 마스크를 포함할 수 있다. 더 나아 가, 상기 게이트 패턴은 상기 게이트 전극의 측벽과 상기 캐핑 마스크의 측벽을 덮는 게이트 스페이서를 더 포함할 수 있다.
한편, 상기 게이트 패턴을 형성한 후에, 상기 게이트 패턴을 갖는 반도체기판 상에 콘포멀한 식각 저지막을 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 희생 패턴을 형성하는 것은 상기 희생막을 갖는 반도체기판 상에 상기 활성영역과 중첩하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각마스크로 이용하여 상기 희생막을 식각하여 개구부를 형성하되, 상기 마스크 패턴 하부에 상기 희생 패턴이 잔존하고, 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 몰딩 패턴은 절연성 물질막으로 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 콘택 구조체 형성방법을 이용한 반도체소자의 제조방법을 제공하는데 있다. 이 반도체소자의 제조방법은 반도체기판에 활성영역들을 한정하는 소자분리영역을 형성하는 것을 포함한다. 상기 활성영역들 및 상기 소자분리영역 상에 서로 이격된 게이트 패턴들을 형성한다. 이 경우에, 상기 게이트 패턴들의 각각은 라인 형태를 가지며 상기 활성영역들과 교차하도록 형성된다. 상기 게이트 패턴들 사이에 서로 이격된 제1 몰딩 패턴들을 형성한다. 상기 제1 몰딩 패턴들 사이에 위치함과 아울러 상기 게이트 패턴들 사이에 위치하는 콘택 패턴들을 형성한다.
본 발명의 몇몇 실시예에서, 상기 반도체기판은 셀 어레이 영역 및 코어 영 역을 갖되, 상기 활성영역들은 상기 셀 어레이 영역 내에 위치할 수 있다.
또한, 상기 활성영역들은 상기 셀 어레이 영역에서 2차원적으로 배열되되, 그들의 각각은 장축 및 단축을 가질 수 있다. 상기 게이트 패턴들은 상기 각 활성영역들에 하나 또는 둘 이상이 위치함과 아울러 상기 장축 방향을 따라 배열된 상기 활성영역들 사이에 위치하도록 복수개가 배치될 수 있다.
또한, 상기 게이트 패턴들은 상기 셀 어레이 영역을 가로지르도록 형성할 수 있다.
또한, 상기 제1 몰딩 패턴들을 형성하는 것은 상기 게이트 패턴들을 갖는 반도체기판 상에 희생막을 형성하고, 상기 희생막을 패터닝하여 상기 셀 어레이 영역에서 상기 활성영역들 사이에 위치하는 제1 개구부들을 형성하되, 상기 희생막은 상기 활성영역들 상에 잔존하고, 상기 제1 개구부들을 채우는 제1 몰딩 패턴들을 형성하고, 상기 셀 어레이 영역에서 상기 제1 몰딩 패턴들과 상기 게이트 패턴들을 식각마스크로 이용하여 상기 활성영역들 상에 잔존하는 상기 희생막을 제거하는 것을 포함할 수 있다.
또한, 상기 희생막을 패터닝하는 것은 상기 희생막 상에 마스크 패턴들을 형성하되, 상기 셀 어레이 영역에서 상기 마스크 패턴들의 각각은 상기 게이트 패턴들과 교차하는 방향성을 갖는 라인 형태를 갖도록 형성됨과 아울러 상기 활성영역들과 중첩하도록 형성되고, 상기 마스크 패턴들을 식각마스크로 이용하여 상기 희생막을 식각하고, 상기 마스크 패턴들을 제거하는 것을 포함할 수 있다.
한편, 상기 제1 개구부들을 형성하는 동안에, 상기 코어 영역에서 상기 희생 막을 패터닝하여 상기 셀 어레이 영역을 둘러싸는 제2 개구부를 형성하고, 상기 제1 몰딩 패턴들을 형성하는 동안에, 상기 제2 개구부를 채우는 제2 몰딩 패턴을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 몰딩 패턴들을 형성하는 것은 상기 게이트 패턴들을 갖는 반도체기판 상에 희생막을 형성하고, 상기 희생막을 패터닝하여 상기 활성영역들 사이에 위치하는 제1 개구부들을 형성하되, 상기 희생막은 상기 활성영역들 상에 잔존하고, 상기 제1 개구부들을 채우는 제1 몰딩 패턴들을 형성하고, 상기 제1 몰딩 패턴들과 상기 게이트 패턴들을 식각마스크로 이용하여 상기 활성영역들 상에 잔존하는 상기 희생막을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 몰딩 패턴들은 절연성 물질막으로 형성할 수 있다.
또 다른 실시예에서, 상기 게이트 패턴들의 각각은 상기 활성영역들에서 차례로 적층된 게이트 유전막, 게이트 전극 및 캐핑 마스크를 포함할 수 있다. 더 나아가, 상기 게이트 패턴들의 각각은 상기 게이트 전극의 측벽 및 상기 캐핑 마스크의 측벽 상에 제공된 게이트 스페이서를 더 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 패턴들을 형성한 후에, 상기 게이트 패턴들을 갖는 반도체기판 상에 콘포멀한(conformal) 식각저지막을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 콘택 패턴들을 갖는 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하여 상기 각 게이트 패턴들의 양 옆에 위치 하는 콘택 패턴들 중 하나와 전기적으로 연결된 콘택 플러그를 형성하고, 상기 층간절연막 상에 상기 콘택 플러그와 중첩하는 정보 저장 요소(data storage element)를 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이하에서, 도 1, 도 2a 내지 도 9c를 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체소자를 나타낸 평면도이고, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 도 1의 I-I′선을 따라 취해진 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 도 1의 II-II′선을 따라 취해진 단면도들이고, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c 및 도 9c는 도 1의 III-III′선을 따라 취해진 단면도들이다. 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a에 있어서, 참조부호 "CA"는 셀 어레이 영역을 나타내고, 참조부호 "CO"는 코어 영역을 나타낸다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 셀 어레이 영역(CA) 및 코어 영역(CO)을 갖는 반도체기판(100)을 준비한다. 상기 반도체기판(100)에 활성영역들(105a)을 한정하는 소자분리영역(105s)을 형성할 수 있다. 상기 셀 어레이 영역(CA)에서 평면도로 보았을 때, 상기 활성영역들(105a)의 각각은 장축 및 단축을 가지며, 상기 활성영역들(105a)은 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다. 상기 소자분리영역(105s)은 얕은 트렌치 소자분리 기술을 이용하여 형성할 수 있다. 좀더 구체적으로, 상기 소자분리영역(105s)을 형성하는 것은 상기 반도체기판(100)에 트렌치를 형성하고, 상기 트렌치를 채우는 절연막을 형성하는 것을 포함할 수 있다. 한편, 상기 반도체기판(100) 내에 트렌치를 형성한 후에, 상기 트렌치의 내벽에 버퍼 산화막 및 절연성 라이너를 차례로 형성할 수도 있다.
도 1, 도 3a, 도 3b 및 도 3c를 참조하면, 상기 활성영역들(105a) 및 상기 소자분리 영역(105s) 상에 서로 이격된 라인 패턴들을 형성할 수 있다. 상기 라인 패턴들은 차례로 적층된 도전성 패턴 및 캐핑마스크와 아울러서 상기 도전성 패턴의 측벽 및 상기 캐핑 마스크의 측벽 상의 스페이서를 포함할 수 있다.
한편, 상기 라인 패턴들은 반도체소자의 게이트 패턴들(123)일 수 있다. 예를 들어, 상기 게이트 패턴들(123)은 상기 활성영역들(105a)을 가로지르며 상기 소자분리 영역(105s)으로 연장되도록 형성될 수 있다. 상기 게이트 패턴들(123)의 각각은 라인 형태를 가지며 상기 활성영역들(105a)과 교차하는 방향성을 가질 수 있다. 그리고, 상기 게이트 패턴들(123)은 상기 셀 어레이 영역(CA)을 가로지르도록 형성될 수 있다.
한편, 상기 게이트 패턴들(123)의 각각은 설계 도안의 용이 및 고집적화를 위해서 전기적으로 관련 없는 활성 영역들 사이를 지나가도록 형성할 수 있다. 또한, 상기 게이트 패턴들(123)의 각각은 회로를 구성하기 위하여 복수개의 활성 영역들(105a) 상부를 가로지르도록 형성할 수 있다. 또한, 복수개의 상기 게이트 패턴들(123)은 상기 각 활성영역들(105a)에 하나 또는 둘 이상이 위치함과 아울러 상기 장축 방향을 따라 배열된 상기 활성영역들 사이에 위치하도록 배치될 수 있다.
상기 활성영역들(105a)에서, 상기 게이트 패턴들(123)의 각각은 차례로 적층된 게이트 유전막(110), 게이트 전극(113) 및 캐핑 마스크(119)를 포함할 수 있다. 상기 게이트 패턴들(123)을 형성하는 것은 상기 활성영역들(105a)을 갖는 반도체기판 상에 게이트 유전막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막 상에 캐핑 마스크(119)를 형성하고, 상기 캐핑 마스크(119)를 식각마스크로 이용하여 상기 게이트 도전막을 식각하는 것을 포함할 수 있다. 상기 게이트 전극(113)과 상기 캐핑 마스크(119) 사이에 금속 실리사이드(116)가 개재될 수 있다. 상기 게이트 유전막(110)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 전극(113)은 금속막, 금속질화막 및 도우프트 폴리 실리콘막 중 적어도 하나를 포함하도록 형성할 수 있다. 상기 캐핑 마스크(119)는 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하도록 형성할 수 있다.
한편, 상기 게이트 유전막(110)을 형성하기 전에, 상기 활성영역들(105a)을 가로지르는 게이트 트렌치를 형성하는 것을 더 포함할 수 있다. 이에 따라, 상기 게이트 패턴들(123)은 상기 게이트 트렌치를 채우도록 형성될 수 있다. 따라서, 리세스 채널 영역을 갖는 트랜지스터를 제공할 수 있다.
한편, 상기 게이트 패턴들(123)의 각각은 상기 게이트 전극(113)의 측벽 및 상기 캐핑 마스크(119)의 측벽 상에 제공된 게이트 스페이서(121)를 더 포함할 수 있다. 상기 게이트 스페이서(121)는 실리콘 산화막 및 실리콘 질화막 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 게이트 패턴들(123) 양 옆의 상기 활성영역들(105a)에 불순물 영역들(126a, 126b)을 형성할 수 있다. 따라서, 상기 활성영역들(105a)에 트랜지스터들이 제공될 수 있다. 상기 트랜지스터들은 리세스 채널 영역을 가질 수 있다.
본 실시예에서, 장축 및 단축을 갖는 상기 활성영역들(105a) 중 하나의 활성영역 상에는 한 쌍의 게이트 패턴들이 형성될 수 있다. 이 경우에, 상기 활성영역들(105a)의 각각은 상기 한쌍의 게이트 패턴들에 의해 3개의 영역들로 구분되어 질 수 있다. 그리고, 상기 장축 방향을 따라 배열된 활성영역들 사이에 상기 게이트 패턴들이 위치할 수 있다. 상기 한 쌍의 게이트 패턴들 양옆에 위치한 활성영역에 제1 불순물 영역들(126a)이 형성되고, 상기 한쌍의 게이트 패턴들 사이에 위치하는 활성영역에 제2 불순물 영역(126b)이 형성될 수 있다. 상기 제1 불순물 영역들(126a)과 상기 제1 불순물 영역들(126b)은 동일한 도전형을 가질 수 있다.
도 1, 도 4a, 도 4b 및 도 4c를 참조하면, 상기 트랜지스터들을 갖는 반도체기판 상에 식각저지막(130)을 형성할 수 있다. 상기 식각저지막(130)은 콘포멀하게(conformally) 형성할 수 있다. 상기 식각저지막(130)은 상기 소자분리영 역(105s)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 소자분리영역(105s)을 실리콘 산화막으로 형성하는 경우에, 상기 식각저지막(130)은 실리콘 질화막으로 형성할 수 있다.
상기 식각저지막(130)을 갖는 반도체기판 상에 희생막(135)을 형성할 수 있다. 상기 희생막(135)은 평평한 상부면을 갖도록 형성할 수 있다. 예를 들어, 상기 희생막(135)을 형성하는 것은 상기 식각저지막(130)을 갖는 반도체기판 상에 희생 물질막을 형성하고, 상기 희생 물질막을 에치백 기술 또는 화학기계적 연마기술을 이용하여 평탄화시키는 것을 포함할 수 있다. 따라서, 상기 희생막(135)은 상기 게이트 패턴들(123) 양 옆의 빈 공간을 채울 수 있다. 한편, 상기 희생막(135)은 상기 게이트 패턴들(123)을 덮도록 형성할 수도 있다.
상기 희생막(135)은 상기 식각저지막(130)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 식각저지막(130)을 실리콘 질화막으로 형성하는 경우에, 상기 희생막(135)은 실리콘 산화막 또는 실리콘 저마늄막(SiGe layer)으로 형성할 수 있다.
한편, 상기 희생막(135)은 상기 게이트 스페이서(121) 및 상기 캐핑 마스크(119)와 식각선택비를 갖는 물질로 형성할 수 있다.
한편, 상기 희생막(135)은 상기 소자분리영역(105s)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 상기 소자분리영역(105s)을 실리콘 산화막으로 형성하는 경우에, 상기 희생막(135)은 실리콘 질화막으로 형성할 수도 있다.
도 1, 도 5a, 도 5b 및 도 5c를 참조하면, 상기 희생막(135) 상에 상기 셀 어레이 영역(CA) 내의 상기 활성영역들(105a)과 중첩하며 상기 셀 어레이 영역(CA)을 가로지르는 마스크 패턴들(140)을 형성할 수 있다. 상기 셀 어레이 영역(CA)에서, 상기 마스크 패턴들(140)의 각각은 상기 게이트 패턴들(123)과 교차하는 방향성을 갖는 라인 형태로 형성할 수 있다. 상기 마스크 패턴들(140)은 포토레지스트 패턴으로 형성할 수 있다. 이와는 달리, 상기 마스크 패턴들(140)은 상기 희생막(135)에 대하여 식각선택비를 갖는 물질을 포함하는 하드 마스크 패턴으로 형성할 수도 있다.
상기 마스크 패턴들(140)을 식각마스크로 이용하여 상기 희생막(135)을 식각하여 제1 개구부들(145a)을 갖는 희생 패턴들(135a)을 형성할 수 있다. 상기 셀 어레이 영역(CA)에서, 상기 희생 패턴들(135a)은 상기 마스크 패턴들(140) 하부에 형성될 수 있다. 즉, 상기 셀 어레이 영역(CA)에서, 상기 희생 패턴들(135a)은 상기 활성영역들(105a) 상에 형성될 수 있다. 예를 들어, 상기 마스크 패턴들(140)을 식각마스크로 이용하는 건식 식각공정을 이용하여 상기 희생막(135)을 이방성 식각하여 상기 마스크 패턴들(140) 하부에 잔존하는 상기 희생 패턴들(135a)을 형성할 수 있다. 여기서, 상기 제1 개구부들(145a)은 상기 활성영역들(105a) 사이에 위치할 수 있다.
한편, 상기 제1 개구부들(145a)을 형성하는 동안에, 상기 코어 영역(CO)에서 상기 셀 어레이 영역(CA)을 둘러싸는 제2 개구부(145b)가 형성될 수 있다. 좀더 구체적으로, 상기 마스크 패턴들(140)을 상기 셀 어레이 영역(CA)을 가로지르도록 형성함과 아울러 상기 코어 영역(CO)에서 상기 셀 어레이 영역(CA)을 둘러싸는 개구 부를 갖도록 형성할 수 있다. 따라서, 상기 마스크 패턴들(140)을 식각마스크로 이용하여 상기 희생막(135)을 식각함으로써 상기 제1 개구부들(145a) 및 상기 제2 개구부(145b)를 형성할 수 있다.
한편, 상기 마스크 패턴들(140)을 식각마스크로 이용하여 상기 희생막(135)을 이방성 식각하는 동안에, 상기 마스크 패턴들(140) 양 옆에 위치하는 상기 게이트 패턴들(123)의 상기 캐핑 마스크(119)의 일부분이 식각될 수 있다. 따라서, 상기 캐핑 마스크(119)에 리세스된 영역(146)이 형성될 수 있다.
도 1, 도 6a, 도 6b 및 도 6c를 참조하면, 상기 마스크 패턴들(140)을 제거할 수 있다. 이어서, 상기 제1 개구부들(145a)을 채우는 제1 몰딩 패턴들(150a)을 형성함과 아울러 상기 제2 개구부(145b)를 채우는 제2 몰딩 패턴(150b)을 형성할 수 있다. 좀더 구체적으로, 상기 제1 및 제2 개구부들(145a, 145b)을 갖는 반도체기판 상에 몰딩 물질막을 형성하고, 상기 몰딩 물질막을 에치 백 기술 또는 화학기계적연마기술을 이용하여 평탄화하는 것을 포함할 수 있다. 한편, 상기 리세스된 영역(146)에 상기 몰딩 물질막이 잔존하여 제3 몰딩 패턴(151)이 형성될 수도 있다.
상기 제1 및 제2 몰딩 패턴들(150a, 150b)은 상기 희생 패턴들(135a)에 대하여 식각선택비를 갖는 절연성 물질막으로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(135a)을 실리콘 질화막으로 형성하는 경우에, 상기 제1 및 제2 몰딩 패턴들(150a, 150b)은 실리콘 산화막으로 형성할 수 있다. 이와는 달리, 상기 희생 패턴들(135a)을 실리콘 산화막으로 형성하는 경우에, 상기 제1 및 제2 몰딩 패턴 들(150a, 150b)은 실리콘 질화막으로 형성할 수 있다.
도 1, 도 7a, 도 7b 및 도 7c를 참조하면, 상기 제1 및 제2 몰딩 패턴들(150a, 150b)을 갖는 반도체기판 상에 포토레지스트 패턴(155)을 형성할 수 있다. 상기 포토레지스트 패턴(155)은 상기 셀 어레이 영역(CA)을 노출시키는 개구부를 가질 수 있다. 그리고, 상기 포토레지스트 패턴(155)은 상기 제2 몰딩 패턴(150b)과 중첩할 수 있다.
상기 제1 몰딩 패턴들(150a), 상기 제2 몰딩 패턴들(150b), 상기 게이트 패턴들(123) 및 상기 포토레지스트 패턴(155)을 식각마스크로 이용하여 상기 희생 패턴들(135a) 및 상기 희생 패턴들(135a) 하부의 상기 식각저지막(130)을 차례로 식각하여 상기 게이트 패턴들(123) 양 옆의 상기 활성영역들(105a)을 노출시키는 콘택 홀들(160a, 160b)을 형성할 수 있다. 즉, 상기 셀 어레이 영역(CA)에서, 상기 게이트 패턴들(123) 한쪽 옆의 제1 불순물 영역들(126a)을 노출시키는 제1 콘택 홀들(160a)을 형성함과 아울러서 상기 게이트 패턴들(123) 다른쪽 옆의 제2 불순물 영역들(126b)을 노출시키는 제2 콘택 홀들(160b)을 형성할 수 있다. 그리고, 상기 코어 영역(CO)에서, 상기 포토레지스트 패턴(155)과 중첩하는 상기 희생 패턴들(135a)은 잔존할 수 있다. 본 실시예에서, 홀 타입의 개구부를 갖는 포토레지스트 패턴을 형성하는 공정을 사용하지 않고, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성할 수 있다. 따라서, 고해상도의 포토리소그래피 장비를 사용하지 않더라도, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성할 수 있다.
상기 콘택 홀들(160a, 160b)을 형성하기 위하여 상기 희생 패턴들(135a) 및 상기 식각저지막(130)을 식각하는 것은 건식 식각 공정 및/또는 습식 식각 공정을 이용할 수 있다. 예를 들어, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성하는 것은 상기 희생 패턴들(135a)을 등방성 식각하고, 상기 식각저지막(130)을 이방성 식각하는 것을 포함할 수 있다. 그 결과, 도면 7b에 도시된 바와 같이 상기 식각저지막(130)이 상기 게이트 패턴들(123)의 측벽에 잔존할 수 있다.
상기 셀 어레이 영역(CA)에서, 상기 희생 패턴들(135a)은 습식 식각 공정으로 식각하여 제거할 수 있다. 따라서, 상기 희생 패턴들(135a)을 습식 식각하므로 인하여, 식각공정에 의해 노출된 다른 패턴들, 예를 들어 게이트 패턴들이 식각되는 것을 방지할 수 있다. 다시 말하면, 상기 활성영역들(105a) 상에 위치한 상기 게이트 패턴들(123)이 건식 식각 공정에 노출되는 것을 방지할 수 있으므로, 건식 식각 공정에 의해 게이트 패턴들이 식각되어 게이트 전극들이 노출되는 불량을 방지할 수 있다.
한편, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성하는 것은 상기 희생 패턴들(135a) 및 상기 식각저지막(130)을 습식 식각 공정을 이용하여 식각하는 것을 포함할 수 있다. 예를 들어, 상기 희생 패턴들(135a)을 실리콘 산화막으로 형성하는 경우에, 불산을 함유하는 식각용액을 사용하여 상기 희생 패턴들(135a)을 식각할 수 있다. 이와는 달리, 상기 희생 패턴들(135a)을 실리콘 질화막으로 형성하는 경우에, 인산을 함유하는 식각용액을 사용하여 상기 희생 패턴들(135a)을 식각할 수 있다.
한편, 상기 포토레지스트 패턴(155)을 형성하는 것은 생략할 수 있다. 상기 포토레지스트 패턴(155)을 형성하는 것을 생략하는 경우에, 상기 제1 및 제2 몰딩 패턴들(150a, 150b)과 상기 게이트 패턴들(123)을 식각마스크로 이용하여 상기 식각저지막(130)이 노출될 때까지 상기 희생 패턴들(135a)을 식각할 수 있다. 상기 희생 패턴들(135a)을 식각하는 동안에, 상기 식가저지막(130)은 상기 소자분리영역(105s)이 식각되는 것을 방지할 수 있다. 이어서, 상기 게이트 패턴들(123) 양 옆의 상기 제1 및 제2 불순물 영역들(126a, 126b)을 노출시키도록 상기 식각저지막(130)을 식각하여 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성할 수 있다.
이와 같이, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성하는 것은 상기 제1 및 제2 몰딩 패턴들(150a, 150b)과 아울러 상기 게이트 패턴들(123)을 이용하여 상기 희생 패턴들(135a)을 식각하는 것을 포함하기 때문에, 상기 제1 및 제2 콘택 홀들(160a, 160b)을 형성하기 위한 충분한 공정 마진(process margin)를 확보할 수 있다. 또한, 서로 인접하는 활성영역들 상에 형성되는 콘택 홀들 사이에 미리 형성된 상기 제1 몰딩 패턴들(150a)이 개재되기 때문에, 미세 콘택 홀을 형성하기 위한 포토리소그래피 공정의 한계를 극복할 수 있다. 즉, 콘택 홀들 사이의 간격을 상기 제1 몰딩 패턴들(150a)을 형성하는 공정에서 쉽게 제어할 수 있으므로, 콘택 홀들의 크기를 제어할 수 있고, 콘택 홀들 사이의 간격이 감소함에 따라 발생하는 콘택 불량을 방지할 수 있다.
도 1, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 포토레지스트 패턴(155)을 제거할 수 있다. 상기 제1 콘택 홀들(160a)을 채우는 제1 콘택 패턴들(165a)을 형성함과 아울러 상기 제2 콘택 홀들(160b)을 채우는 제2 콘택 패턴들(165b)을 형성 할 수 있다. 좀더 구체적으로, 상기 제1 및 제2 콘택 패턴들(165a, 165b)을 형성하는 것은 상기 제1 및 제2 콘택 홀들(160a, 160b)을 갖는 반도체기판 상에 도전막을 형성하고, 상기 도전막이 상기 제1 및 제2 콘택 홀들(160a, 160b) 내에 잔존하도록 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 도전막을 평탄화하는 것은 에치 백 기술 또는 화학기계적 연마기술을 이용할 수 있다. 화학기계적 연마기술을 이용하여 상기 도전막을 평탄화하는 경우에, 상기 캐핑 마스크들(119)의 상부면들이 낮아질 수 있다. 이 경우에, 상기 캐핑 마스크들(119)은 상기 게이트 전극(113) 상에 잔존하고, 상기 캐핑 마스크들(119) 상의 상기 제3 몰딩 패턴들(도 7c의 151)은 제거될 수 있다.
상기 제1 및 제2 콘택 패턴들(165a, 165b)은 실질적으로 사각형 형태로 형성될 수 있다. 그 이유는 라인 형태로 형성되는 상기 게이트 패턴들(123) 사이에 위치함과 아울러 라인 형태의 상기 마스크 패턴들(도 5a, 도 5b, 도 5c의 140)에 의한 상기 제1 개구부들(도 5a의 145a)에 형성된 상기 제1 몰딩 패턴들(150a) 사이에 위치하기 때문이다. 따라서, 상기 제1 및 제2 콘택 패턴들(165a, 165b)의 크기를 충분히 확보할 수 있고, 이에 따라 상기 게이트 패턴들(123) 양 옆의 상기 활성영역들(105a)과 상기 제1 및 제2 콘택 패턴들(165a, 165b) 사이의 접촉 면적을 충분히 확보할 수 있다. 즉, 상기 제1 불순물 영역들(126a)과 상기 제1 콘택 패턴들(165a) 사이의 접촉 면적과 아울러 상기 제2 불순물 영역들(126b)과 상기 제2 콘택 패턴들(165b) 사이의 접촉 면적을 충분히 확보할 수 있다. 따라서, 상기 제1 및 제2 불순물 영역들(126a, 126b)과 상기 제1 및 제2 콘택 패턴들(165a, 165b) 사이 의 접촉 저항 특성을 개선할 수 있다. 또한, 서로 다른 활성영역들 사엥 형성된 콘택 패턴들 사이의 쇼트 불량을 방지하여 반도체소자의 수율을 개선시킬 수 있다.
도 1, 도 9a, 도 9b 및 도 9c를 참조하면, 상기 제1 및 제2 콘택 패턴들(165a, 165b)을 갖는 반도체기판 상에 하부 층간절연막(170)을 형성할 수 있다. 상기 하부 층간절연막(170)은 실리콘 산화막으로 형성할 수 있다. 상기 하부 층간절연막(170)을 관통하며 상기 제2 콘택 패턴들(165b)과 접촉하는 다이렉트 콘택 플러그들(175)을 형성할 수 있다. 상기 하부 층간절연막(170) 상에 상기 다이렉트 콘택 플러그들(175)을 덮는 도전성 라인들(180)을 형성할 수 있다. 상기 도전성 라인들(180)은 상기 게이트 패턴들(123)에 교차하는 방향성을 갖도록 형성될 수 있다. 도면에 도시하지는 않았지만, 상기 도전성 라인들(180)의 측벽들 상에 절연성 스페이서들을 형성할 수 있다. 상기 절연성 스페이서들은 상기 하부 층간절연막(170)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다.
상기 도전성 라인들(180)을 갖는 반도체기판 상에 상부 층간절연막(185)을 형성할 수 있다. 상기 상부 층간절연막(185)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 및 하부 층간절연막들(185, 170)을 관통하며 상기 제1 콘택 패턴들(165a)과 접촉하는 베리드 콘택 플러그들(190)을 형성할 수 있다.
상기 상부 층간절연막(185) 상에 상기 베리드 콘택 플러그들(190)을 덮는 정보 저장 요소들(195)을 형성할 수 있다. 상기 정보 저장 요소들(195)은 커패시터 유전막을 포함할 수 있다. 따라서, 상기 정보 저장 요소(196)는 디램과 같은 메모리 소자의 커패시터일 수 있다. 한편, 상기 정보 저장 요소(195)는 비휘발성 정보 저장 매체를 포함할 수 있다. 예를 들어, 상기 정보 저장 요소(195)는 상변이 물질막과 같은 저항성 물질막을 포함할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 반도체기판 상에 서로 평행한 라인 패턴들을 형성하고, 상기 라인 패턴들 사이에 위치하며 서로 이격된 몰딩 패턴들을 형성하고, 상기 라인 패턴들 사이에 위치함과 아울러 상기 몰딩 패턴들 사이에 위치하는 콘택 구조체를 형성한다. 이와 같은 콘택 구조체는 반도체기판의 활성영역 상에 형성된다. 따라서, 홀 타입의 개구부를 갖는 포토레지스트 패턴을 형성하는 공정을 생략할 수 있으므로, 포토리소그래피 공정의 한계를 극복할 수 있다. 또한, 상기 콘택 구조체를 형성하기 위한 충분한 공정 마진을 확보할 수 있다. 따라서, 상술한 바와 같은 콘택 구조체를 형성하는 방법을 이용하여 고집적화된 반도체소자를 제조할 수 있다. 또한, 상기 콘택 구조체와 상기 활성영역 사이의 접촉 면적을 충분히 확보할 수 있다. 따라서, 상기 콘택 구조체와 상기 활성영역 사이의 접촉 저항 특성을 개선할 수 있다.

Claims (25)

  1. 기판 상에 서로 평행한 라인 패턴들을 형성하고,
    상기 라인 패턴들 사이에 서로 이격된 몰딩 패턴들을 형성하고,
    상기 몰딩 패턴들 사이에 위치함과 아울러 상기 라인 패턴들 사이에 위치하는 콘택 패턴을 형성하는 것을 포함하는 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 라인 패턴들의 각각은 차례로 적층된 도전성 패턴 및 캐핑 마스크와 아울러 상기 도전성 패턴의 측벽 및 상기 캐핑 마스크 측벽 상의 스페이서를 포함하는 콘택 구조체 형성방법.
  3. 제 1 항에 있어서,
    상기 몰딩 패턴들을 형성하는 것은
    상기 라인 패턴들을 갖는 기판 상에 희생막을 형성하고,
    상기 희생막 상에 마스크 패턴들을 형성하되, 상기 마스크 패턴들의 각각은 상기 라인 패턴들과 교차하는 방향성을 갖는 라인 형태로 형성되고,
    상기 마스크 패턴들을 식각마스크로 이용하여 상기 희생막을 식각하여 개구부들을 형성하되, 상기 마스크 패턴들 하부에 상기 희생막이 잔존하고,
    상기 마스크 패턴들을 제거하고,
    상기 개구부들을 갖는 기판 상에 몰딩 물질막을 형성하고,
    상기 잔존하는 희생막의 상부면이 노출될때까지 상기 몰딩 물질막을 평탄화하여 상기 몰딩 패턴들을 형성하고,
    상기 몰딩 패턴들 및 상기 라인 패턴들을 식각마스크로 이용하여 상기 잔존하는 상기 희생막을 식각하는 것을 포함하는 콘택 구조체 형성방법.
  4. 제 3 항에 있어서,
    상기 희생막을 형성하기 전에,
    상기 라인 패턴들을 갖는 기판 상에 콘포멀한(conformal) 식각저지막을 형성하는 것을 더 포함하는 콘택 구조체 형성방법.
  5. 제 1 항에 있어서,
    상기 몰딩 패턴들은 절연성 물질막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  6. 반도체기판에 활성영역을 한정하는 소자분리영역을 형성하고,
    상기 활성영역을 가로지르며 상기 소자분리영역으로 연장된 게이트 패턴을 형성하고,
    상기 게이트 패턴을 갖는 반도체기판 상에 희생막을 형성하고,
    상기 희생막을 패터닝하여 상기 활성영역 상에 잔존하는 희생 패턴을 형성하 고,
    상기 소자분리영역 상에 몰딩 패턴을 형성하고,
    상기 몰딩 패턴 및 상기 게이트 패턴을 식각마스크로 이용하여 상기 희생 패턴을 식각하여 상기 게이트 패턴 양 옆의 상기 활성영역을 노출시키는 콘택 홀들을 형성하고,
    상기 콘택 홀들을 각각 채우는 콘택 패턴들을 형성하는 것을 포함하는 콘택 구조체 형성방법.
  7. 제 6 항에 있어서,
    상기 게이트 패턴은 상기 활성영역 상에서 차례로 적층된 게이트 유전막, 게이트 전극 및 캐핑 마스크를 포함하는 콘택 구조체 형성방법.
  8. 제 7 항에 있어서,
    상기 게이트 패턴은 상기 게이트 전극의 측벽과 상기 캐핑 마스크의 측벽을 덮는 게이트 스페이서를 더 포함하는 콘택 구조체 형성방법.
  9. 제 6 항에 있어서,
    상기 게이트 패턴을 형성한 후에,
    상기 게이트 패턴을 갖는 반도체기판 상에 콘포멀한 식각 저지막을 형성하는 것을 더 포함하는 콘택 구조체 형성방법.
  10. 제 6 항에 있어서,
    상기 희생 패턴을 형성하는 것은
    상기 희생막을 갖는 반도체기판 상에 상기 활성영역과 중첩하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 희생막을 식각하여 개구부를 형성하되, 상기 마스크 패턴 하부에 상기 희생 패턴이 잔존하고,
    상기 마스크 패턴을 제거하는 것을 포함하는 콘택 구조체 형성방법.
  11. 제 6 항에 있어서,
    상기 몰딩 패턴은 절연성 물질막으로 형성하는 것을 특징으로 하는 콘택 구조체 형성방법.
  12. 반도체기판을 준비하고,
    상기 반도체기판에 활성영역들을 한정하는 소자분리영역을 형성하고,
    상기 활성영역들 및 상기 소자분리영역 상에 서로 이격된 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 라인 형태를 가지며 상기 활성영역들과 교차하고,
    상기 게이트 패턴들 사이에 서로 이격된 제1 몰딩 패턴들을 형성하고,
    상기 제1 몰딩 패턴들 사이에 위치함과 아울러 상기 게이트 패턴들 사이에 위치하는 콘택 패턴들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 반도체기판은 셀 어레이 영역 및 코어 영역을 갖되, 상기 활성영역들은 상기 셀 어레이 영역 내에 위치하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 활성영역들은 상기 셀 어레이 영역에서 2차원적으로 배열되되, 그들의 각각은 장축 및 단축을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 게이트 패턴들은 상기 각 활성영역들에 하나 또는 둘 이상이 위치함과 아울러 상기 장축 방향을 따라 배열된 상기 활성영역들 사이에 위치하도록 배치된 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 게이트 패턴들은 상기 셀 어레이 영역을 가로지르도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 제1 몰딩 패턴들을 형성하는 것은
    상기 게이트 패턴들을 갖는 반도체기판 상에 희생막을 형성하고,
    상기 희생막을 패터닝하여 상기 셀 어레이 영역에서 상기 활성영역들 사이에 위치하는 제1 개구부들을 형성하되, 상기 희생막은 상기 활성영역들 상에 잔존하고,
    상기 제1 개구부들을 채우는 제1 몰딩 패턴들을 형성하고,
    상기 셀 어레이 영역에서 상기 제1 몰딩 패턴들과 상기 게이트 패턴들을 식각마스크로 이용하여 상기 활성영역들 상에 잔존하는 상기 희생막을 제거하는 것을 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 희생막을 패터닝하는 것은
    상기 희생막 상에 마스크 패턴들을 형성하되, 상기 셀 어레이 영역에서 상기 마스크 패턴들의 각각은 상기 게이트 패턴들과 교차하는 방향성을 갖는 라인 형태를 갖도록 형성됨과 아울러 상기 활성영역들과 중첩하도록 형성되고,
    상기 마스크 패턴들을 식각마스크로 이용하여 상기 희생막을 식각하고,
    상기 마스크 패턴들을 제거하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 개구부들을 형성하는 동안에, 상기 코어 영역에서 상기 희생막을 패터닝하여 상기 셀 어레이 영역을 둘러싸는 제2 개구부를 형성하고,
    상기 제1 몰딩 패턴들을 형성하는 동안에, 상기 제2 개구부를 채우는 제2 몰딩 패턴을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  20. 제 12 항에 있어서,
    상기 제1 몰딩 패턴들을 형성하는 것은
    상기 게이트 패턴들을 갖는 반도체기판 상에 희생막을 형성하고,
    상기 희생막을 패터닝하여 상기 활성영역들 사이에 위치하는 제1 개구부들을 형성하되, 상기 희생막은 상기 활성영역들 상에 잔존하고,
    상기 제1 개구부들을 채우는 제1 몰딩 패턴들을 형성하고,
    상기 제1 몰딩 패턴들과 상기 게이트 패턴들을 식각마스크로 이용하여 상기 활성영역들 상에 잔존하는 상기 희생막을 제거하는 것을 포함하는 반도체소자의 제조방법.
  21. 제 12 항에 있어서,
    상기 제1 몰딩 패턴들은 절연성 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 12 항에 있어서,
    상기 게이트 패턴들의 각각은 상기 활성영역들에서 차례로 적층된 게이트 유 전막, 게이트 전극 및 캐핑 마스크를 포함하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 게이트 패턴들의 각각은 상기 게이트 전극의 측벽 및 상기 캐핑 마스크의 측벽 상에 제공된 게이트 스페이서를 더 포함하는 반도체소자의 제조방법.
  24. 제 12 항에 있어서,
    상기 게이트 패턴들을 형성한 후에,
    상기 게이트 패턴들을 갖는 반도체기판 상에 콘포멀한(conformal) 식각저지막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  25. 제 12 항에 있어서,
    상기 콘택 패턴들을 갖는 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하여 상기 각 게이트 패턴들의 양 옆에 위치하는 콘택 패턴들 중 하나와 전기적으로 연결된 콘택 플러그를 형성하고,
    상기 층간절연막 상에 상기 콘택 플러그와 중첩하는 정보 저장 요소(data storage element)를 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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