KR100333541B1 - 반도체소자의제조방법 - Google Patents

반도체소자의제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트라인을 소자분리 영역 형성시에 같이 형성함으로써 폴디드 비트라인 (Folded Bitline) 구조를 만들어 소자의 제조공정 단계를 줄일 수 있고, 또한 전체적인 단차를 낮춰 후속 공정의 난이도를 줄임으로써 반도체 소자의 제조공정 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

Description

반도체 소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 비트라인(Bitline)을 소자분리 영역 형성시에 같이 형성함으로써 폴디드 비트라인 (Folded Bitline)구조를 만들어 소자의 제조공정 단계를 줄일 수 있고, 전체적인 토폴로지(Topology)를 낮춰 후속 공정의 난이도도 줄임으로써 반도체 소자의 제조공정 수율을 향상시킬 수 있는 고집적 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 기억소자가 고집적화되어 그 크기가 작아짐에 따라, 보다 많은 집적을 용이하게 하기위한 여러 가지 수단이 강구되고 있다. 이에 따른 여러 가지 방안중에서 가장 간단한 것은 소자의 크기를 줄이는 것이다. 그런데, 소자의 크기를 줄여주는 데에는 공정장비에 따른 한계가 있다.
상기 한계를 극복하기 위한 방법중의 하나는 사용하는 층(layer)의 수를 늘리는 방법이다. 이러한 방법의 대표적인 것으로 폴디드비트라인 구조의 디램(dram) 셀 (Cell)에서 비트라인 콘택을 형성하는 부분을 확보하는 것을 예로 들 수 있다. 소자활성영역(Active area)을 하나의 직사각형 형태로 형성하지 않고 Z형이나 T형 형태로 형성하여 비트라인 콘택 형성 영역을 확보하는 것은, 소자가 작아짐에 따라 끝부분의 형태가 원래의 설계대로 형성되지 않음으로 해서 문제가 있다.
또 하나의 해결책으로 사용할 수 있는 방안으로, 한 번의 콘택 공정과 한 번의 중간층(Contact Pad)을 형성하는 방법을 들 수 있다. 그러나 이 방법은 사용하는 층의 수를 늘리게 됨에 따라, 단차가 증가하며 이는 후속 공정의 난이도를 증가시키는 문제점을 가지게 된다.
이하 첨부된 도면을 참조하여 종래의 기술에 대해 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체 소자의 제조방법을 도시한 도면으로서, 상기 각 도면에 있어서, 도(도a)는 평면도, 도(b,c.d)는 단면도이다.
도 1a 를 참조하면, 반도체 기판(1) 상부에 소자 사이의 분리를 위한 소자분리막(2)을 형성한 후, 게이트 절연막(3)을 형성하고, 워드라인(4)을 형성한 후, 소오스/드레인 접합영역(6)을 형성하고, 전체구조 상부에 절연막을 덮은 후, 이방성 식각하여 절연막 스페이서(Spacer)(7)를 형성한다.
이때 상기 워드라인(4) 상에는 식각 장벽으로 사용되는 절연막(5)이 형성되어 있다.
또한 상기 절연막 스페이서(7)를 산화막, 질화막 또는 질화막과 산화막의 적층 구조로 형성할 수 있다.
도 1b 를 참조하면, 전체구조 상부에 제 1 층간 절연막(8)을 형성하고, 상기 제 1 층간 절연막(8)을 리소그래피공정과 식각공정을 거쳐 식각함에 의해 콘택 플러그(Contact Plug)(9)를 형성하고, 콘택 패드(Contact Pad)(11)도 리소그래피와 식각 공정을 거쳐 형성 한다.
이때 상기 도면에서는, 콘택 플러그(9)를 비트라인 콘택이 형성될 부분뿐만아니라 저장전극 콘택이 형성될 부분에도 형성한다.
도 1c 를 참조하면, 전체구조 상부에 소정두께의 제 2 층간 절연막(12)을 형성하고, 비트라인 콘택(13)을 형성한 후, 비트라인 (14)을 형성한다.
상기 도 1c 에 도시된 기술에서는, 추가로 2번의 리도그래피 공정(콘택 플러그, 콘택 패드 형성시)이 필요하며, 상기 콘택 패드(11)를 형성하기 위하여 상기 제 1 층간 절연막(8)을 사용함으로써 소자의 전체적인 단차가 증대되는 단점이 있다.
또한, 상기 비트라인(14)을 형성하기 위해서도 상기 제 2 층간 절연막(12)이 필요하여 전체적인 단차는 더욱 증대되게 되는 단점이 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 종래 기술에 비해 콘택 패드 및 비트라인 형성에 의해 발생하는 단차를 줄여주면서도 공정의 난이도를 경감시켜 반도체 소자 제조에 따른 비용을 절감할 수 있고, 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체 소자의 제조방법을 도시한 도면으로서, 상기 각 도면에 있어서, 도(a)는 평면도, 도(b,c.d)는 단면도.
도 2a 는 본 발명의 방법에 따라 제조된 반도체 소자의 평면도.
도 2b 내지 도 2j 는 상기 도 2a 에서 A-A', B-B' 및 C-C'의 절단면에 따라 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도.
도 3a와 도 3b 는 상기 도 2a 에서 A-A', B-B' 또는 C-C'의 절단면에 따라 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도.
도 4a와 도 4b 는 상기 도 2a 에서 A-A', B-B' 또는 C-C'의 절단면에 따라 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 18 : 제 1 산화막
19 : 제 1 질화막 24 : 소자분리막
25 : 비트라인 26 : 제 2 산화막
27 : 게이트 절연막 30 : 워드라인
31 : 제 2 절연막 33 : 소오스/드레인 접합영역
35 : 절연막 스페이서 37 : 층간 절연막
39 : 콘택 플러그 41 : 제 2 질화막
43 : 제 3 절연막
이상의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법의 특징은,
반도체 기판 상부에 패드 절연막을 형성하는 공정과,
소자분리 마스크를 사용한 사진식각공정으로 상기 패드 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 공정과,
전체표면 상에 소자분리용 절연막 및 비트라인용 도전막의 적층구조를 형성하는 공정과,
상기 적층구조를 평탄화 식각하여 상기 트렌치에 소자분리막과 비트라인을 형성하는 공정과,
상기 비트라인 상부에 산화막을 형성하는 공정과,
상기 패드 절연막을 제거하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
도 2a 는 본 발명의 방법에 따라 제조된 반도체 소자의 평면도이고, 도 2b 내지 도 2j 는 상기 도 2a 에서 A-A', B-B' 또는 C-C'의 절단면에 따라 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
먼저, 도 2a 는 본 발명에 따른 반도체 소자의 평면도이다. 앞서 설명한 종래기술의 도 1c 의 (a)와 비교해 볼 때, 비트라인 콘택(13)과 콘택 플러그(9)가 생략되어 있는 평면도처럼 보이는데, 실제 공정진행상 도 1c 의 (a) 에서의 콘택 패드(11)처럼 표시된 층이 콘택 플러그로 사용될 것이므로, 비트라인 콘택(13)과 콘택 패드(11)가 생략된 평면도이다.
도 2b 를 참조하면, 반도체 기판(10) 상에 패드(Pad) 절연막으로 제 1 산화막(18)과 제 1 질화막(19)을 차례로 형성한후, 소자 분리 영역의 제 1 질화막(19), 제 1 산화막(18) 및 반도체 기판(10)을 선택 식각하여 트렌치를 형성한다.
도　2c　를 참조하면, 제 1 절연막(24a)과 비트라인으로 사용될 다결정실리콘(25a)를 차례로 형성한다. 이때, A-A'로 표시한 위치에서의 소자 분리영역의 폭은 상기 제 1 절연막(24a)만 형성될 경우에는 완전히 채워지는 폭이고, B-B′로 표시한 위치에서의 소자 분리 영역의 폭은 상기 제 1 절연막(24a)만 형성될 경우에는 완전히 채워지지 않는 폭이어야 한다.
도 2d 를 참조하면, 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 CMP 라 함)를 이용한 연마공정으로 상기 다결정실리콘(25a)과 제 1 절연막(24a)을 소자분리 영역에만 남긴다.
여기서, 상기 소자분리 영역에만 잔존하는 제 1 절연막(24a)으로 소자분리막(24)을 형성하고, 그리고 다결정실리콘(25a)으로 비트라인(25)을 형성한다.
도 2e 를 참조하면, 산화 공정을 거치면서 소자 활성영역에서는 상기 질화막(19)이 상부를 가리고 있어 산화막이 형성되지 않고, 상기 비트라인(25)에만 제 2 산화막(26)이 형성된다.
도 2f 를 참조하면, 상기 질화막(19)과 제 1 산화막(18)을 제거한 후, 이어서 게이트 절연막(27)을 형성한다.
도 2g 를 참조하면, 워드라인 도전막(30a)과 식각 장벽으로 사용될 제 2 절연막(31)을 차례로 형성한다.
도 2h 를 참조하면, 워드라인 식각 공정을 거쳐 워드라인(30)을 형성하고, 소오스/드레인 접합영역(33)을 형성한 이후에, 절연막 스페이서(35) 형성 공정을 거친다.
도 2i 를 참조하면, 전체구조 상부에 층간 절연막(37)을 형성한다.
도 2j 를 참조하면, 상기 층간 절연막(37)에 플러그 콘택홀을 정의하고, 도전막을 형성한후 에치백 공정을 거쳐 콘택 플러그(39)를 형성한다.
이때, 상기 도 2j 의 (c)(상기 도 2a 의 C-C' 선에 따른 단면도)에서 보는 바와 같이, 비트라인(25)과 소자 활성영역의 연결이 이루어진다.
한편, 도 1c , 도 2a 및 도 2j 를 비교해 보면, 도 1c 에서 도시된 종래 기술에서는, 비트라인 콘택을 소자 활성영역 바깥에 형성하기 위해 추가로 2번의 리도그래피 공정(플러그 콘택, 콘택 패드)이 필요하며, 콘택 패드층과 비트라인을 형성하기 위하여 층간 절연막을 사용함으로써 소자의 전체적인 단차가 증대되는 단점이 있다.
도 2a 에 도시된 본 발명에 의한 레이아웃에서는, 비트라인이 소자의 활성영역(Active)과 따로 그려져 있으나, 실제로는 비트라인이 소자 분리 영역 형성시에 같이 형성되어 따로 비트라인 형성 공정이 없고, 또한 비트라인 콘택은 콘택 플러그로 대신되므로 공정 단순화가 이루어져 있다.
따라서 상기한 본 발명의 반도체 소자 제조공정에서는 종래의 기술에 비해, 콘택 패드, 비트라인 콘택, 비트라인 등 3번의 리소그래피 공정이 생략됨을 알 수 있으며, 또한, 비트라인 및 콘택 패드 형성시까지 한 번의 층간 절연막이 사용되고 있어, 소자의 전체적인 단차가 낮아지는 장점도 있다.
도 3a와 도 3b 는 상기 도 2a 에서 A-A', B-B' 또는 C-C'의 절단면에 따라 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
도 3a 를 참조하면, 반도체 기판(10) 상에 패드 절연막으로 제 1 산화막(18)과 제 1 질화막(19)을 차례로 형성한후, 소자 분리 영역의 제 1 질화막(19), 제 1 산화막(18) 및 반도체 기판(10)을 선택 식각하여 트렌치를 형성한다.
그리고, 상기 트렌치를 포함한 전면에 제 2 질화막(41), 제 1 절연막(24a) 및 비트라인으로 사용될 다결정실리콘(25a)를 차례로 형성한다.
도 3b 를 참조하면, CMP를 이용한 연마공정으로 상기 다결정실리콘(25a), 제 1 절연막(24a) 및 제 2 질화막(41)을 소자분리 영역에만 남기는 공정을 진행할 수 있다.
여기서,　상기 소자분리 영역에만 잔존하는 제 1 절연막(24a)으로 소자분리막(24)을 형성하고, 그리고 다결정실리콘(25a)으로 비트라인(25)을 형성한다.
그리고, 산화 공정을 거치면서 소자 활성영역에서는 상기 질화막(19)이 상부를 가리고 있어 산화막이 형성되지 않고, 상기 비트라인(25)에만 제 2 산화막(26)이 형성된다.
이때, 상기 비트라인(25)에만 제 2 산화막(26)을 형성시키기 위한 산화 공정시 상기 제 2 질화막(41)에 의해 소자 분리 영역의 측면이 산화되는 것을 방지한다.
이어, 차후 공정의 진행은 본 발명의 제 1 실시예와 같은 공정을 진행된다.
도 4a와 도 4b 는 상기 도 2a 에서 A-A', B-B' 또는 C-C'의 절단면에 따라 본 발명의 제 3 실시 예에 따른 반도체 소자의 제조방법을 나타낸 단면도이다.
먼저, 본 발명의 제 1 실시예와 동일한 공정을 진행하여 소자분리막(24)을형성하고, 그리고 비트라인(25)을 형성한다.
도 4a 를 참조하면, 상기 비트라인(25)을 추가 식각하고, 그 상부에 제 3 절연막(43)을 형성한다.
도 4b 를 참조하면, 상기 제 1 질화막(19)을 식각 방지막으로 하는 CMP 공정으로 상기 제 3 절연막(43)을 연마한 후, 상기 제 1 질화막(19)과 제 1 산화막(18)을 제거하여 상기 비트라인(25) 상에만 제 3 절연막(43)을 잔존시킨다.
그리고, 차후 공정의 진행은 본 발명의 제 1 실시예와 같은 공정을 진행한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 소자 제조방법은, 비트라인을 소자분리 영역 형성시에 같이 형성함으로써 폴디드 비트라인 (Folded Bitline)구조를 만들어 기존의 기술에 비해 콘택 형성 공정 단계에서의 공정 단계 및 난이도가 감소하면서도, 다른 공정 단계에서의 난이도를 증가시키지 않는 기술이므로, 고집적 기억소자에 사용될 경우, 공정 단계의 감소 및 공정의 난이도 감소에 의한 비용 감소 및 수율 향상 등의 경제적 이득이 있는 기술이다.

Claims (7)

  1. 반도체 기판 상부에 패드 절연막을 형성하는 공정과,
    소자분리 마스크를 사용한 사진식각공정으로 상기 패드 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 공정과,
    전체표면 상에 소자분리용 절연막 및 비트라인용 도전막의 적층구조를 형성하는 공정과,
    상기 적층구조를 평탄화 식각하여 상기 트렌치에 소자분리막과 비트라인을 형성하는 공정과,
    상기 비트라인 상부에 산화막을 형성하는 공정과,
    상기 패드 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 평탄화 식각 공정을 화학적 기계 연마 공정 또는 에치백 공정 중 하나의 공정을 사용하여 진행함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판 상부의 패드 절연막 형성 공정 없이 소자분리 영역의 반도체 기판 상부를 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소자분리막과 비트라인을 형성한 후, 열산화 공정으로 산화막을 전면에 성장시키고 상기 패드 절연막을 식각 마스크로 상기 산화막을 전면 식각하여 상기 비트라인 상부에 산화막을 남기는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 패드 절연막이 질화막이거나 산화막/질화막의 적층인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막이 산화막, 질화막 또는 산화막/질화막의 적층 구조인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 반도체 기판 상부에 패드 절연막을 형성하는 공정과,
    소자분리 마스크를 사용한 사진식각공정으로 상기 패드 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 공정과,
    전체표면 상에 소자분리용 절연막 및 비트라인용 도전막의 적층구조를 형성하는 공정과,
    상기 적층구조를 평탄화 식각하여 상기 트렌치에 소자분리막과 비트라인을형성하는 공정과,
    상기 비트라인의 상부를 식각하는 공정과,
    상기 상부 부위가 식각된 비트라인을 포함한 전면에 절연막을 형성하는 공정과,
    상기 패드 절연막을 식각 방지막으로 하는 평탄화 공정으로 상기 절연막을 식각하여 상기 비트라인 상부에 절연막을 잔존시키는 공정과,
    상기 패드 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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