KR20040008687A - 반도체 소자의 자기 정렬 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 콘택 불량을 방지할 수 있는 반도체 소자의 자기 정렬 콘택홀 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 도전층 및 하드 마스크막을 구비하는 도전 라인을 형성한다음, 상기 도전 라인 양측벽에 스페이서를 형성한다. 그후, 상기 반도체 기판 상부에 상기 도전 라인 사이의 공간이 매립되도록 층간 절연막을 형성하고, 상기 층간 절연막 상부에 상기 도전 라인 사이의 공간에 콘택홀을 형성하기 위한 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴 양측벽에 버퍼 스페이서를 형성한다음, 상기 버퍼 스페이서 및 마스크 패턴을 마스크로 하여, 상기 스페이서의 측벽면을 따라 층간 절연막을 식각하여, 자기 정렬 콘택홀을 형성한다.

Description

반도체 소자의 자기 정렬 콘택홀 형성방법{Method for forming self aligned contact hole in semiconductor}
본 발명은 반도체 메모리 소자의 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 자기 정렬 콘택홀 형성방법에 관한 것이다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 자기 정렬 콘택 방식이 제안되었다.
도 1a 및 도 1b는 종래의 반도체 소자의 자기 정렬 콘택홀 형성방법을 나타낸 단면도이다. 본 도면에서는 예를들어, 자기 정렬 콘택 방식에 따른 스토리지 노드 콘택홀 형성방법을 나타낸다.
도 1a에 도시된 바와 같이, 모스 트랜지스터 및 층간 절연막이 포함되어 있는 반도체 기판(10) 상부에 비트 라인용 도전막(12), 실리사이드막(14) 및 하드 마스크막(16)을 순차적으로 적층한다음, 소정 부분 패터닝하여 비트 라인 구조물(18)을 형성한다. 그후, 비트 라인 구조물(18) 양측벽에 실리콘 질화막 스페이서(20)을 공지의 비등방성 식각 방식으로 형성한다. 비트 라인 구조물(18) 사이의 간격이 충진되도록 제 1 층간 절연막(22)을 형성한다음, 제 1 층간 절연막(22)상부에 에치 스톱퍼(24) 및 제 2 층간 절연막(26)을 증착한다. 이어서, 콘택홀을 한정하기 위한포토레지스트 패턴(28)을 제 2 층간 절연막(26) 상부에 공지의 포토리소그라피 방법에 의하여 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(28)을 마스크로 하여, 제 2 층간 절연막(26), 에치 스톱퍼(24) 및 제 2 층간 절연막(22)을 식각하여, 콘택홀(30)을 형성한다. 이때, 콘택홀(30)은 실리콘 질화막 스페이서(20)의 측벽면을 따라 자기 정렬적으로 형성된다.
그러나, 반도체 메모리 소자의 집적도가 높아짐에 따라, 상기한 비트 라인 구조물(18) 양측에 형성되는 실리콘 질화막 스페이서(20) 역시 박막으로 형성되고, 특히 비트 라인 구조물(18) 양측 상단 부분(예를들어 쇼울더 부분)의 실리콘 질화막 스페이서(20)는 그 두께를 확보하기 어렵다. 이로 인하여, 콘택홀(30) 형성을 위한 식각 공정시, 박막으로 형성된 비트 라인 구조물(18) 양측 상단 부분의 스페이서(22)가 쉽게 유실된다. 도 1b의 X 부분은 실리콘 질화막 스페이서(20)의 유실된 상태를 보여준다.
이와같이, 자기 정렬 콘택홀(30)을 형성하기 위한 실리콘 질화막 스페이서(22)가 유실되면, 실리콘 질화막 스페이서(22)가 감싸고 있는 도전층(실리사이드막 또는 비트 라인용 도전층)이 노출되어져, 콘택홀(30)내에 매립될 도전층과 쇼트가 발생되어, 콘택 불량이 유발된다.
따라서, 본 발명의 목적은 상기한 종래 문제점을 해결하기 위한 것으로, 콘택 불량을 방지할 수 있는 반도체 소자의 자기 정렬 콘택홀 형성방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 자기 정렬 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 자기 정렬 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 140 : 비트 라인 구조물
150 : 비트 라인 스페이서 155 : 제 1 층간 절연막
160 : 에치 스톱퍼 170 : 제 2 층간 절연막
180 : 포토레지스트 패턴 195 : 버퍼 스페이서
200 : 콘택홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 도전층 및 하드 마스크막을 구비하는 도전 라인을 형성한다음, 상기 도전 라인 양측벽에 스페이서를 형성한다. 그후, 상기 반도체 기판 상부에 상기 도전 라인 사이의 공간이 매립되도록 층간 절연막을 형성하고, 상기 층간 절연막 상부에 상기 도전 라인 사이의 공간에 콘택홀을 형성하기 위한 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴 양측벽에 버퍼 스페이서를 형성한다음, 상기 버퍼 스페이서 및 마스크 패턴을 마스크로 하여, 상기 스페이서의 측벽면을 따라 층간 절연막을 식각하여, 자기 정렬 콘택홀을 형성한다.
이때, 상기 하드 마스크막 및 상기 스페이서는 실리콘 질화막으로 형성할 수 있으며, 상기 마스크 패턴은 에치 스톱퍼를 포함할 수 있다.
또한, 상기 버퍼 스페이서는 상기 에치 스톱퍼 및 상기 층간 절연막 모두와 식각 선택비를 갖는 물질로 형성하는 것이 바람직하며, 상기 버퍼 스페이서 및 마스크 패턴의 선폭의 합은 상기 도전 라인과 스페이서의 선폭의 합보다 크다.
이때, 도전 라인은 비트 라인 혹은 워드 라인일 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 자기 정렬 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다. 아울러, 본 실시예는 자기 정렬 콘택 방식으로 형성된 스토리지 노드 콘택홀을 일예로 설명한다.
먼저, 도 2a를 참조하여, 게이트, 소오스, 드레인을 포함하는 모스 트랜지스터(도시되지 않음) 및 절연막등이 형성된 반도체 기판(100) 상부에 비트 라인용 도전막(110), 실리사이드막(120) 및 하드 마스크막(130)을 순차적으로 적층한다음, 소정 부분 패터닝하여 비트 라인 구조물(140)을 형성한다. 이때, 비트 라인 도전막(110)은 예를 들어 도핑된 폴리실리콘막으로 형성될 수 있고, 실리사이드막(120)은 예를 들어 텅스텐 실리사이드막으로 형성될 수 있으며, 하드 마스크막(130)은 예를 들어, 실리콘 질화막으로 형성될 수 있다. 아울러, 비트 라인 구조물(140)은 하부 모스 트랜지스터의 드레인과 전기적으로 연결되어 있다. 그후, 비트 라인 구조물(140)이 형성된 반도체 기판(100) 상부에 스페이서용 절연막을 증착한다. 이때, 비트 라인 구조물(140) 사이의 간격이 미세함에 따라, 스페이서용 절연막 역시 박막으로 형성한다. 그후, 스페이서용 절연막을 비등방성 식각하여, 비트 라인 구조물(140) 측벽에 잔류하는 비트 라인 스페이서(150)를 형성한다.
그리고나서, 비트 라인 구조물(140) 및 비트 라인 스페이서(150)가 형성된 반도체 기판(100) 상부에 비트 라인 구조물(140) 사이의 공간이 충분히 매립되도록 제 1 층간 절연막(155)을 증착한다. 이때, 제 1 층간 절연막(155)은 별도의 처리에 의하여 그 표면을 평탄화시킬 수 있다. 제 1 층간 절연막(155) 상부에 층간 절연막을 구성하는 물질, 예를들어 실리콘 산화막과 식각 선택비가 상이한 물질로 에치스톱퍼(160)를 형성하고, 그 상부에 제 2 층간 절연막(170)을 형성한다. 다음, 스토리지 콘택홀을 형성하기 위한 포토레지스트 패턴(180)을 공지의 포토리소그라피 공정으로 형성한다. 이때, 포토레지스트 패턴(180)은 예를 들어, 상기 모스 트랜지스터의 소오스 영역(도시되지 않음) 또는 소오스 영역과 콘택하고 있는 플러그(도시되지 않음)을 노출시킨다.
도 2b를 참조하여, 포토레지스트 패턴(180)을 마스크로 하여, 노출된 제 2 층간 절연막(170) 및 에치 스톱퍼(160)를 패터닝한다. 이때, 에치 스톱퍼(160)가 제 2 층간 절연막(170)에 비하여 식각 선택비가 우수하므로, 제 2 층간 절연막(170)이 더 좁은 선폭으로 패터닝된다. 그후, 포토레지스트 패턴(180)을 제거한다.
그후, 반도체 기판(100) 결과물 상부에 버퍼층(190)을 증착한다. 버퍼층(190)은 비트 라인 스페이서(150) 및 제 1 층간 절연막(155) 각각과 식각 선택비를 갖는 물질임이 바람직하며, 예를들어, 폴리실리콘막이 이용될 수 있다. 이때, 버퍼층(190)은 패터닝된 제 2 층간 절연막(170) 사이의 공간이 매립되지 않도록 소정 두께, 예를 들어 400 내지 600Å 정도로 형성한다.
도 2c에 도시된 바와 같이, 버퍼층(190)을 비등방성 식각하여, 패터닝된 제 2 층간 절연막(170) 및 에치 스톱퍼(160) 측벽에 버퍼 스페이서(195)를 형성한다. 이때, 한쌍의 버퍼 스페이서(195)와 패터닝된 에치 스톱퍼(160)의 선폭의 합은, 비트 라인 스페이서(150)와 비트 라인 구조물(140)의 선폭의 합보다 크다. 바람직하게는, 상부면에서 바라볼 때, 상기 한쌍의 버퍼 스페이서(195)와 패터닝된 에치 스톱퍼(160)에 의하여 상기 비트 라인 스페이서(150)와 비트 라인 구조물(140)이 가려질수 있도록 버퍼 스페이서(195)를 형성한다.
그후, 도 2d에 도시된 바와 같이, 버퍼 스페이서(195)를 마스크로 하여, 제 1 층간 절연막을 식각하여, 자기 정렬 콘택홀(200)을 형성한다. 이때, 자기 정렬 콘택홀(200) 형성시 비트 라인 스페이서(150)의 측벽면을 따라 식각되되, 버퍼 스페이서(195)가 비트 라인 스페이서(150)를 보호하고 있으므로, 비트 라인 스페이서(150)가 유실되지 않는다. 이에따라, 비트 라인 구조물(140)이 노출되지 않아, 이후 자기 정렬 콘택홀(200)내에 충진될 물질과 쇼트를 일으키지 않는다.
이때, 본 실시예는 스토리지 노드 콘택홀을 예를 들어 설명하였지만, 이에 국한되지 않고, 자기 정렬 콘택 방식으로 형성되는 모든 콘택홀에 적용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 콘택홀을 한정하기 위한 패터닝된 제 2 층간 절연막과 에치 스톱퍼 측벽에 버퍼 스페이서를 형성하여, 스토리지 노드 콘택홀 형성시, 비트 라인 스페이서의 유실을 방지한다. 이에따라, 비트 라인 구조물과 스토리지 노드 콘택홀내에 매립될 도전층과의 쇼트를 방지하여, 콘택 불량을 방지한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

  1. 반도체 기판상에 도전층 및 하드 마스크막을 구비하는 도전 라인을 형성하는 단계;
    상기 도전 라인 양측벽에 스페이서를 형성하는 단계;
    상기 반도체 기판 상부에 상기 도전 라인 사이의 공간이 매립되도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 상기 도전 라인 사이의 공간에 콘택홀을 형성하기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴 양측벽에 버퍼 스페이서를 형성하는 단계; 및
    상기 버퍼 스페이서 및 마스크 패턴을 마스크로 하여, 상기 스페이서의 측벽면을 따라 층간 절연막을 식각하여, 자기 정렬 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크막 및 상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 형성방법.
  3. 제 1 항에 있어서,
    상기 마스크 패턴은 에치 스톱퍼를 포함하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 버퍼 스페이서는 상기 에치 스톱퍼 및 상기 층간 절연막 모두와 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 형성방법.
  5. 제 4 항에 있어서,
    상기 버퍼 스페이서는 폴리실리콘막으로 형성하는 것을 특징으로 하는 자기 정렬 콘택홀 형성방법.
  6. 제 5 항에 있어서,
    상기 버퍼 스페이서 및 마스크 패턴의 선폭의 합은 상기 도전 라인과 스페이서의 선폭의 합보다 큰 것을 특징으로 하는 반도체 소자의 자기 정렬 콘택홀 형성방법.
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