KR20040008675A - 반도체 메모리 소자의 형성방법 - Google Patents
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Abstract
비트 라인과 스토리지 노드 콘택 플러그간의 쇼트를 방지할 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 먼저, 반도체 기판상에 콘택 플러그를 갖는 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성한다. 상기 제 2 층간 절연막의 소정 부분에 비트 라인 구조물을 형성한다음, 상기 비트 라인 구조물 상부에 스페이서용 절연막을 증착하고, 상기 스페이서용 절연막 상부에 제 3 층간 절연막을 증착한다. 그후, 상기 선택된 콘택 플러그가 노출되도록 비트 라인 구조물 상부에 비트 라인 구조물의 선폭보다는 더 큰 선폭을 갖도록 마스크 패턴을 형성하고, 상기 마스크 패턴의 형태로 제 3 층간 절연막, 스페이서용 절연막 및 제 2 층간 절연막을 일괄 식각하여, 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택홀을 형성한다.
Description
본 발명은 반도체 메모리 소자의 형성방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자의 스토리지 노드 콘택홀 형성방법에 관한 것이다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 자기 정렬 콘택 방식이 제안되었다.
도 1a 및 도 1b는 자기 정렬 콘택 방식을 이용한 스토리지 노드 콘택홀 형성방법을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 공지의 방법으로 모스 트랜지스터(도시되지 않음)를 형성한다음, 모스 트랜지스터를 덮도록 제 1 층간 절연막(12)을 형성한다. 그후, 모스 트랜지스터의 소오스 및 드레인(도시되지 않음)이 노출되도록 제 1 층간 절연막(12)을 식각하여, 자기 정렬 콘택홀(도시되지 않음)을 형성한다. 그후, 자기 정렬 콘택홀이 충분히 매립되도록 도전층을 증착한다음, 제 1 층간 절연막(12) 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing)하여, 콘택 플러그(14)를 형성한다. 콘택 플러그(14) 및 제 1 층간 절연막(12) 상부에 제 2 층간 절연막(16)을 형성한다. 이때, 제 2 층간 절연막(16)의 내부에는 비트 라인 콘택 플러그(도시되지 않음)가 형성되어 있다.
제 2 층간 절연막(16) 상부에 비트 라인용 도전막(18), 실리사이드막(19) 및 하드 마스크막(20)을 순차적으로 적층한다음, 소정 부분 패터닝하여 비트 라인 구조물(25)을 형성한다. 이때, 하드 마스크막(20)은 예를 들어, 실리콘 질화막으로 형성될 수 있다. 그후, 비트 라인 구조물(25)이 형성된 제 2 층간 절연막(16) 상부에 실리콘 질화막을 형성하고, 실리콘 질화막을 비등방성 식각하여, 실리콘 질화막 스페이서(28)를 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 비트 라인 구조물(25)이 형성된 제 2 층간 절연막(16) 상부에 제 3 층간 절연막(29) 및 에치 스톱퍼(도시되지 않음)를 순차적으로 증착한다. 다음, 비트 라인 구조물(25) 사이에 있는 콘택 플러그(14) 중 모스 트랜지스터의 소오스 영역과 콘택되는 콘택 플러그(14)가 노출되도록 에치 스톱퍼 및 제 3 층간 절연막(29)을 식각하여, 스토리지 노드 콘택홀(32)을 형성한다. 스토리지 노드 콘택홀(32) 형성을 위한 제 3 층간 절연막(29) 식각시, 질화막 스페이서(28)의 측벽면을 따라 스토리지 노드 콘택홀(32)이 자기 정렬적으로 형성된다. 그후, 스토리지 노드 콘택홀(32)내에 도전물을 충진하여, 스토리지 노드 플러그(35)를 형성한다.
그러나, 반도체 메모리 소자의 집적도가 높아짐에 따라, 상기한 비트 라인 구조물(25) 양측에 형성되는 실리콘 질화막 스페이서(28) 역시 박막으로 형성된다. 이로 인하여, 실리콘 질화막 스페이서(28)를 형성하기 위한 비등방성 식각공정시, 실리콘 질화막 스페이서(28)의 상단 부분이 쉽게 유실되어 버린다. 이와같은 실리콘 질화막 스페이서(28)의 유실로 인하여, 비트 라인(19)의 측벽 부분이 일부 노출될 수 있어, 비트 라인 구조물(25)과 스토리지 노드 콘택 플러그(35)간에 절연을 확보할 수 없다.
따라서, 본 발명의 목적은 상기한 종래 문제점을 해결하기 위한 것으로, 비트 라인과 스토리지 노드 콘택 플러그간의 쇼트를 방지할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 자기 정렬 콘택 방식을 이용한 스토리지 노드 콘택홀 형성방법을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 140 : 비트 라인 구조물
145 : 스페이서용 실리콘 질화막 150 : 제 3 층간 절연막
155 : 마스크 패턴 160 : 스토리지 노드 콘택홀
170 : 스토리지 노드 콘택 플러그 180 : 스토리지 노드 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 먼저, 반도체 기판상에 콘택 플러그를 갖는 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성한다. 상기 제 2 층간 절연막의 소정 부분에 비트 라인 구조물을 형성한다음, 상기 비트 라인 구조물 상부에 스페이서용 절연막을 증착하고, 상기 스페이서용 절연막 상부에 제 3 층간 절연막을 증착한다. 그후, 상기 선택된 콘택 플러그가 노출되도록 비트 라인 구조물 상부에 비트 라인 구조물의 선폭보다는 더 큰 선폭을 갖도록 마스크 패턴을 형성하고, 상기 마스크 패턴의 형태로 제 3 층간 절연막, 스페이서용 절연막 및 제 2 층간 절연막을 일괄 식각하여, 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택홀을 형성한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 반도체 기판(100) 상부에 게이트, 소오스, 드레인(도시되지 않음)을 포함하는 모스 트랜지스터(도시되지 않음)를 공지의 방식으로 형성한다. 모스 트랜지스터가 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(105)을 형성한다. 그후, 모스 트랜지스터의 소오스 및 드레인(도시되지 않음)이 노출되도록 제 1 층간 절연막(105)을 식각하여, 자기 정렬 콘택홀(도시되지 않음)을 형성한다. 그후, 자기 정렬 콘택홀 내에 공지의 방식으로 콘택 플러그(110)를 형성한다.
그 다음, 콘택 플러그(110) 및 제 1 층간 절연막(105) 상부에 제 2 층간 절연막(115)을 형성한다. 도면에는 도시되지 않았지만, 제 2 층간 절연막(115)의 내부에는 드레인과 콘택되는 콘택 플러그(110)와 연결되도록 비트 라인 콘택 플러그(도시되지 않음)가 형성되어 있다.
제 2 층간 절연막(115) 상부에 비트 라인용 도전막(120), 실리사이드막(125) 및 하드 마스크막(130)을 순차적으로 적층한다음, 소정 부분 패터닝하여 비트 라인 구조물(140)을 형성한다. 이때, 비트 라인 도전막(120)은 예를 들어 도핑된 폴리실리콘막으로 형성될 수 있고, 실리사이드막(125)은 예를 들어 텅스텐 실리사이드막으로 형성될 수 있으며, 하드 마스크막(20)은 예를 들어, 실리콘 질화막으로 형성될 수 있다. 그후, 비트 라인 구조물(140)이 형성된 제 2 층간 절연막(115) 상부에 비트 라인 스페이서용 실리콘 질화막(145)을 증착한다.
그 다음, 도 2b에 도시된 바와 같이, 비트 라인용 실리콘 질화막(145) 상부에 제 3 층간 절연막(150) 및 에치 스톱퍼(도시되지 않음)를 순차적으로 증착한다. 에치 스톱퍼 상부에 스토리지 노드 콘택 한정용 마스크 패턴(155)을 공지의 포토리소그라피 공정으로 형성한다. 이때, 마스크 패턴(155)은 비트 라인 구조물(140) 사이에 있는 콘택 플러그(110) 중 모스 트랜지스터의 소오스 영역과 콘택되는 콘택플러그(110)가 노출되도록 형성되며, 마스크 패턴(155)은 비트 라인 구조물(140)의 선폭보다 크게 형성된다. 바람직하게는 마스크 패턴(155)의 각각의 측벽은 대응하는 비트 라인 구조물(140)의 각각의 측벽과 일정 거리만큼 이격되도록 형성된다. 이러한 마스크 패턴(155)을 이용하여 에치 스톱퍼, 제 3 층간 절연막(150), 스페이서용 실리콘 질화막(145) 및 제 2 층간 절연막(115)을 일괄적으로 식각하여, 스토리지 노드 콘택홀(160)을 형성한다. 이때, 마스크 패턴(155)의 선폭을 비트 라인 구조물(140)의 선폭보다 크게 형성하였으므로, 스페이서용 실리콘 질화막(145)이 비트 라인 구조물(140) 양측벽에 잔류하게 된다. 이에따라, 비트 라인 구조물(140) 특히, 비트 라인용 도전막(120)과 실리사이드막(125)의 측벽이 노출되지 않는다.
도 2c를 참조하여, 마스크 패턴(155)을 공지의 방법으로 제거한다음, 스토리지 노드 콘택홀(160)이 충분히 매립되도록 도전층, 예를 들어, 도핑된 폴리실리콘막을 증착한다. 그리고나서, 도핑된 폴리실리콘막을 에치 스톱퍼(도시되지 않음)이 노출되도록 화학적 기계적 연마하여, 스토리지 노드 콘택 플러그(170)를 형성한다.
도 2d에 도시된 바와 같이, 스토리지 노드 콘택 플러그(170)와 콘택되도록, 공지의 방식으로 스토리지 노드 전극(180)을 형성한다.
이때, 본 실시예는 스토리지 노드 콘택홀을 예를들어 설명하였지만, 이에 국한되지 않고, 자기 정렬 콘택 방식으로 형성되는 모든 콘택홀에 적용할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 콘택홀 형성시, 에치 스톱퍼, 제 3 층간 절연막, 비트 라인 스페이서용 실리콘 질화막및 제 2 층간 절연막을, 비트 라인 구조물이 노출되지 않도록 일괄적으로 식각한다. 이에따라, 비트 라인 스페이서 형성으로 인한 비트 라인 구조물의 노출을 방지할 수 있어, 비트 라인 구조물과 스토리지 노드 콘택 사이의 절연을 확보할 수 있다.
아울러, 비트 라인 스페이서를 형성하기 위한 식각 공정을 배제할 수 있어, 공정을 단순화할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (4)
- 반도체 기판상에 콘택 플러그를 갖는 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;상기 제 2 층간 절연막의 소정 부분에 비트 라인 구조물을 형성하는 단계;상기 비트 라인 구조물 상부에 스페이서용 절연막을 증착하는 단계;상기 스페이서용 절연막 상부에 제 3 층간 절연막을 증착하는 단계;상기 선택된 콘택 플러그가 노출되도록 비트 라인 구조물 상부에 비트 라인 구조물의 선폭보다는 더 큰 선폭을 갖도록 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴의 형태로 제 3 층간 절연막, 스페이서용 절연막 및 제 2 층간 절연막을 일괄 식각하여, 상기 콘택 플러그를 노출시키는 스토리지 노드 콘택홀을 형성하는 단계를 포함하는 반도체 메모리 소자의 형성방법.
- 제 1 항에 있어서,상기 비트 라인 구조물을 형성하는 단계는,상기 제 2 층간 절연막 상부에 비트 라인용 도전막을 증착하는 단계;상기 비트 라인용 도전막 상부에 실리사이드막을 형성하는 단계;상기 실리사이드막 상부에 하드 마스크막을 형성하는 단계; 및상기 하드 마스크막, 실리사이드막 및 비트 라인용 도전막을 소정 부분 패터닝하여, 비트 라인 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
- 제 1 항에 있어서,상기 제 3 층간 절연막을 형성하는 단계와, 상기 마스크 패턴을 형성하는 단계 사이에, 상기 제 3 층간 절연막과 식각 선택비가 상이한 에치 스톱퍼를 더 형성하는 단계를 포함하고,상기 스토리지 노드 콘택홀을 형성하기 위한 일괄 식각시 에치 스톱퍼가 동시에 식각되는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
- 제 1 항에 있어서,상기 마스크 패턴은 그것의 각 측벽이 대응하는 비트 라인 구조물의 측벽과 일정 거리만큼 이격되도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 형성방법.
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Cited By (1)
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| KR100742722B1 (ko) * | 2005-11-12 | 2007-07-25 | 인스티튜트 포 인포메이션 인더스트리 | 무선 통신 시스템, 프레임 전송 방법 및 그 프로그램을 기록한 기록매체 |
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- 2002-07-19 KR KR1020020042345A patent/KR20040008675A/ko not_active Application Discontinuation
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| KR100742722B1 (ko) * | 2005-11-12 | 2007-07-25 | 인스티튜트 포 인포메이션 인더스트리 | 무선 통신 시스템, 프레임 전송 방법 및 그 프로그램을 기록한 기록매체 |
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