KR20030049479A - 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 - Google Patents

다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 Download PDF

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Abstract

다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조 방법을 개시한다. 본 발명에 따르면, 하부구조가 형성된 기판 상에 비트라인이 형성될 부분을 노출시키는 홀을 한정하는 절연막 패턴을 형성한다. 이어서, 상기 홀의 내벽 상에 제1 스페이서를 형성하고, 상기 홀을 일부 높이까지 매립하는 비트라인 도전층을 다마신 기법으로 형성한다. 다음에, 상기 비트라인 도전층 상에 상기 홀을 매립하는 비트라인 마스크를 형성한다. 이렇게 형성된 비트라인 마스크 및 제1 스페이서를 식각 마스크로 하여 상기 절연막 패턴을 식각함으로써 상기 제1 스페이서의 표면을 노출시키는 스토리지 노드 콘택홀을 형성한다. 이어서, 상기 표면이 노출된 제1 스페이서 상에 상기 제1 스페이서보다 유전율이 낮은 제2 스페이서를 형성하여 비트라인을 완성한 다음, 상기 스토리지 노드 콘택홀을 완전히 매립하는 스토리지 노드 콘택패드를 형성한다.

Description

다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조 방법{Method for fabricating semiconductor device wherein bit-lines are formed by damascene technique}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 감소된 디자인 룰의 비트라인을 용이한 공정에 의하여 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 소자가 고집적화, 대용량화되면서 칩 사이즈의 최소화를 위한 공정의 확보가 필요해지고 있다. 최근의 디램 셀 관련 분야에서는 디자인 룰 0.13㎛ 이하의 공정 개발이 추진되고 있다. 그런데, 디램 셀의 디자인 룰과 칩 사이즈가 감소하면서, 비트라인 형성과 충분한 공정 마진 확보가 어려워지는 문제가 있다.
먼저 도 1을 참조하면, 종래에는 하부구조가 형성된 기판(미도시) 상에 층간절연막(10)을 형성한 다음, 비트라인 도전층(15)과 비트라인 마스크(20)를 형성한다. 이를 위해서는, 상기 층간절연막(10) 상에 비트라인용 도전물질(미도시)과 비트라인 마스크용 절연물질(미도시)을 순차적으로 증착한 다음, 사진식각공정에 의하여 이들을 패터닝하게 된다. 이어서, 상기 비트라인 도전층(15)과 비트라인 마스크(20)의 측벽 상에 스페이서(25)를 형성하여 비트라인 도전층(15), 비트라인 마스크(20) 및 스페이서(25)를 포함하는 비트라인(30)을 완성한다.
그런데 도 2를 참조하면, 이와 같은 방식으로 비트라인을 형성할 경우 디자인 룰 0.13㎛ 이하에서 비트라인 임계치수(CD)가 100nm 이하이다. 따라서, 종래의 제조 방법에서는 사진식각공정으로 비트라인을 형성하는 데에 많은 어려움이 있다. 그리고, 하부구조 이를테면 비트라인 콘택패드와 비트라인간의 미스 얼라인 마진 부족에 의한 문제도 발생할 수 있다.
계속해서 도 1을 참조하면, 후속 공정을 위하여 상기 비트라인(30) 사이의 공간을 매립하는 갭필절연막(40)을 형성한다. 그런데, 디자인 룰 감소에 따라 비트라인과 비트라인 사이의 공간이 작아지게 되어 도면에 나타낸 바와 같이, 갭필절연막(40) 내에 보이드(V)가 발생하기 쉽다. 이와 같은 보이드(V)에 콘택패드용 도전물질이 채워지면 이로 인해 콘택패드간에 브릿지가 발생하는 문제가 있다.
한편, 도 3은 디자인 룰에 대한 비트라인의 로딩 커패시턴스(loading capacitance)를 나타낸 그래프이다. 이를 참조하면, 디자인 룰이 작아짐에 따라 비트라인의 로딩 커패시턴스가 증가하는 것을 알 수 있다. 이는 도 2에 나타낸 바와 같이, 디자인 룰이 작아짐에 따라 비트라인 스페이서의 두께도 작아지기 때문이다. 로딩 커패시턴스가 증가되면 반도체 소자의 리프레쉬 특성이 악화되는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 전술한 기존 공정의 문제점을 해결하기 위하여, 디자인 룰이 감소되어도 비트라인의 패턴 형성이 용이하고, 충분한 공정 마진을 확보할 수 있으며, 비트라인의 로딩 커패시턴스를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 갭 필 마진 부족에 의해 갭필절연막 내에 발생한 보이드를 보여주는 도면이다.
도 2는 종래의 제조 방법에 따를 경우, 디자인 룰에 대한 비트라인의 임계치수와 비트라인 스페이서의 두께를 나타낸 그래프이다.
도 3은 종래의 제조 방법에 따를 경우, 디자인 룰에 대한 비트라인의 로딩 커패시턴스를 나타낸 그래프이다.
도 4 내지 도 13은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예에서 예로 든 반도체 소자의 셀 영역의 레이아웃 평면도이다.
도 15는 본 발명의 실시예에 따를 경우, 디자인 룰에 대한 비트라인의 임계치수와 비트라인 스페이서의 두께를 나타낸 그래프이다.
도 16은 본 발명의 실시예에 따를 경우, 디자인 룰에 대한 비트라인의 로딩 커패시턴스를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
150a : 절연막 패턴,160a : 제1 스페이서,
165a : 비트라인 도전층,170 : 비트라인 마스크,
T : 스토리지 노드 콘택홀,175 : 제2 스페이서,
180 : 스토리지 노드 콘택패드
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 하부구조가 형성된 기판 상에 비트라인이 형성될 부분을 노출시키는 홀을 한정하는 절연막 패턴을 형성한다. 이어서, 상기 홀의 내벽 상에 제1 스페이서를 형성하고, 상기 홀을 일부 높이까지 매립하는 비트라인 도전층을 다마신 기법으로 형성한다. 다음에, 상기 비트라인 도전층 상에 상기 홀을 매립하는 비트라인 마스크를 형성한다. 이렇게 형성된 비트라인 마스크 및 제1 스페이서를 식각 마스크로 하여 상기 절연막 패턴을 식각함으로써 상기 제1 스페이서의 표면을 노출시키는 스토리지 노드 콘택홀을 형성한다. 이어서, 상기 표면이 노출된 제1 스페이서 상에 상기 제1 스페이서보다 유전율이 낮은 제2 스페이서를 형성하여 비트라인을 완성한다. 그리고, 상기 스토리지 노드 콘택홀을 완전히 매립하는 스토리지 노드 콘택패드를 형성한다. 후속적으로 상기 스토리지 노드 콘택패드의 상면에 접하는 커패시터를 더 형성할 수 있다.
본 발명에 의하면, 비트라인 형성시 사진식각공정이 아닌 다마신 기법을 이용하므로 비트라인 형성이 용이해진다. 그리고, 비트라인의 디자인 룰이 작아져서 발생하는 하부 콘택패드와의 미스 얼라인을 최소화할 수 있다. 또한, 갭필절연막내에 보이드가 발생할 염려가 없다. 뿐만 아니라, 비트라인 도전층에 바로 접하는 제1 스페이서 상에 형성하는 제2 스페이서는 상기 제1 스페이서에 비하여 유전율이 낮으므로, 비트라인 로딩 커패시턴스가 감소되어 리프레쉬 특성이 개선된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 4 내지 도 13은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 14는 본 발명의 실시예에 따른 반도체 소자의 셀 영역의 레이아웃 평면도이다. 도 4 내지 도 13에서 각 도면의 좌측은 도 14의 a-a'선을 따라 기판을 절취한 경우이고, 도면의 우측은 도 14의 b-b'선을 따라 기판을 절취한 경우이다.
도 4를 참조하면, 기판(100) 상에 활성영역을 한정하는 소자분리막(90)으로서 예를 들어 쉘로우 트렌치 소자분리막(Shallow Trench Isolation : STI)을 형성한다. 상기 활성영역에 다수의 게이트(도 14의 105)와 소스/드레인(도 14의 110)을형성한다. 다음에, 상기 소스/드레인에 접하는 콘택패드(120)와 상기 콘택패드(120)의 상면에 접하는 비트라인 콘택패드(130)를 형성한다. 참조부호 115와 125는 각각 층간절연막이다.
도 5를 참조하면, 도 4의 결과물 상에 절연막(150), 예를 들어 실리콘 산화막을 형성한다. 상기 절연막(150)의 두께는 예를 들어 1000 내지 5000Å가 되도록 할 수 있다. 다음에, 상기 절연막(150) 상에 비트라인이 형성될 부분을 노출시키는 감광막 패턴(155)을 형성한다. 실제 반도체 소자에서 비트라인 형성시 마스크의 바(bar) : 스페이스(space)는 2 : 3 정도이므로, 비트라인의 디자인 룰이 작아진다 하더라도 본 실시예에 따를 경우 비트라인 형성이 용이하다는 것을 알 수 있다.
이는 도 15로부터도 확인할 수 있다. 도 15는 본 발명의 실시예에 따를 경우, 디자인 룰에 대한 비트라인의 CD와 비트라인 스페이서의 두께를 나타낸 그래프이다. 도 15를 참조하면, 종래 제조 방법에 따른 도 2의 경우와 동일한 디자인 룰일지라도, 본 발명의 실시예에 따를 경우 비트라인의 CD와 비트라인 스페이서의 두께가 커짐을 알 수 있다. 따라서, 동일한 디자인 룰에 대하여 종래보다 공정이 용이해진다.
다음에, 도 6을 참조하면, 상기 감광막 패턴(155)을 식각 마스크로 하여 상기 절연막(150)을 식각한다. 여기서, 비등방성인 성질을 갖고 있는 건식식각을 사용하는 것이 유리하다. 이로써, 상기 비트라인이 형성될 부분을 노출시키는 홀(H)을 한정하는 절연막 패턴(150a)이 형성된다.
도 7을 참조하면, 애슁과 스트립공정을 적용하여 상기 감광막 패턴(155)을도 6의 결과물에서 완전히 제거한 후, 상기 기판(100) 전면에 제1 스페이서용 절연막(160)을 형성한다. 상기 절연막 패턴(150a)을 형성하는 데에 이용되는 실리콘 산화막은 실리콘 질화막과 식각선택비가 있으므로, 후속의 식각 공정을 위하여 상기 제1 스페이서용 절연막(160)으로서 실리콘 질화막을 형성할 수 있다. 상기 제1 스페이서용 절연막(160)은 상기 홀(H)을 완전히 매립하지 않는 정도 두께로 형성하는데, 예를 들어 300 내지 500Å 두께로 형성할 수 있다.
도 8을 참조하면, 상기 제1 스페이서용 절연막(160)을 블랭킷(blanket) 식각하여 상기 절연막 패턴(150a)의 상면 및 상기 홀(H)의 바닥이 드러나도록 한다. 이로써, 상기 홀(H)의 내벽 상에 비트라인의 제1 스페이서(160a)가 형성된다. 상기 제1 스페이서(160a)는 후속적으로 스토리지 노드 콘택홀 식각시 식각 마스크로 이용된다. 특히, 숄더 부위가 취약해지는 것을 방지할 수 있다. 이어서, 상기 기판(100) 전면에 상기 홀(H)을 완전히 매립하는 도전층(165)을 형성한다. 예를 들어, 텅스텐(W)을 증착한다.
도 9를 참조하면, 도 8의 결과물에 에치백(etch-back) 공정을 진행하여 상기 도전층(165)을 일부 식각해냄으로써 상기 도전층(165)이 상기 홀(H)을 일부 높이만 매립하도록 한다. 즉, 도 8 및 도 9의 단계를 거쳐 상기 홀(H)을 일부 높이까지 매립하는 비트라인 도전층(165a)을 다마신 기법으로 형성하는 것이다. 이 때, 상기 비트라인 도전층(165a)이 상기 홀(H)의 약 1/2 높이까지 매립하도록 할 수 있다. 이처럼, 비트라인 도전층을 사진식각방법으로 형성하지 않으므로 디자인 룰이 감소되어도 비트라인 도전층 형성이 용이해진다. 그리고, 비트라인의 디자인 룰이 작아져서 발생하는 하부 콘택패드와의 미스 얼라인을 최소화할 수 있다. 또한, 절연막을 형성한 다음 네가티브 개념으로 비트라인을 형성하게 되므로, 종래와 달리 비트라인 형성 후 비트라인 사이의 좁은 공간에 갭필절연막을 형성하지 않는다. 따라서, 갭필절연막 내에 보이드가 발생할 염려가 없으므로, 콘택패드간의 브릿지를 방지할 수 있다.
도 10을 참조하면, 도 9의 결과물 전면에 상기 홀(H)을 완전히 매립하는 비트라인 마스크용 절연막(미도시)을 형성한 뒤 에치백 또는 화학기계적 연마(CMP)를 진행하여, 비트라인 마스크(170)를 형성한다. 이러한 비트라인 마스크(170)는 상기 비트라인 도전층(165a) 상에서 상기 홀(H)을 매립한다. 상기 비트라인 마스크(170)는 후속 공정에서 스토리지 노드 콘택홀 식각시 식각 마스크 역할을 하여 비트라인 도전층과 스토리지 노드 콘택패드간의 단락을 방지하여 줄 수 있어야 한다. 따라서, 상기 절연막 패턴(150a)을 실리콘 산화막을 이용하여 형성하는 경우, 상기 제1 스페이서용 절연막(160)과 마찬가지로 상기 비트라인 마스크용 절연막으로서 실리콘 질화막을 형성할 수 있다. 이 때 그 두께는 1000 내지 5000Å 정도로 할 수 있다.
도 11을 참조하면, 상기 비트라인 마스크(170) 및 제1 스페이서(160a)를 식각 마스크로 하여 상기 절연막 패턴(150a)을 식각함으로써 상기 제1 스페이서(160a)의 표면을 노출시키는 스토리지 노드 콘택홀(T)을 형성한다. 상기 절연막 패턴(150a)은 실리콘 산화막을 이용하여 형성하고 상기 비트라인 마스크(170) 및 제1 스페이서(160a)는 실리콘 질화막을 이용하여 형성하면, 상기비트라인 마스크(170) 및 제1 스페이서(160a)의 손상없이 상기 절연막 패턴(150a)을 선택적으로 식각할 수 있다. 따라서, 상기 비트라인 도전층(165a)과 상기 스토리지 노드 콘택홀(T)에 후속적으로 매립되는 스토리지 노드 콘택패드간의 단락을 방지할 수 있다.
도 12를 참조하면, 상기 스토리지 노드 콘택홀(T)이 형성된 결과물 상에 상기 제1 스페이서(160a)보다 유전율이 낮은 절연막(미도시)을 형성한다. 이어서, 상기 절연막을 블랭킷 식각하면, 상기 비트라인 마스크(170)의 상면과 상기 스토리지 노드 콘택홀(T)이 드러나면서, 상기 제1 스페이서(160a) 상에 제2 스페이서(175)가 형성된다. 실리콘 질화막을 이용하여 상기 제1 스페이서(160a)를 형성한 경우, 상기 절연막으로서 실리콘 산화막을 형성할 수 있다. 이 때, 실리콘 산화막의 두께는 100 내지 500Å 정도로 할 수 있다. 실리콘 산화막의 유전율은 실리콘 질화막의 60% 수준이다. 따라서, 본 발명의 실시예에서처럼 실리콘 질화막과 실리콘 산화막으로 이루어진 이른바 '듀얼 스페이서(dual spacer)'를 형성하면, 실리콘 질화막으로만 스페이서를 형성하는 경우에 비하여 비트라인 로딩 커패시턴스를 현저하게 감소시킬 수 있다. 이는 도 16과 도 3을 비교하여 확인할 수 있다. 도 16은 본 발명의 실시예에 따를 경우, 디자인 룰에 대한 비트라인의 로딩 커패시턴스를 나타낸 그래프이다. 도 16을 참조하면, 종래 제조 방법에 따른 도 3의 경우와 동일한 디자인 룰일지라도, 본 발명의 실시예에 따를 경우 비트라인의 로딩 커패시턴스가 감소된다. 이에 따라, 본 발명의 실시예에 따를 경우 반도체 소자의 리프레쉬 특성이 개선된다.
다음에 도 13을 참조하면, 상기 스토리지 노드 콘택홀(T)을 완전히 매립하는 스토리지 노드 콘택패드(180)를 형성한다. 예를 들어, 도 12의 결과물 상에 폴리실리콘을 1000 내지 5000Å 정도 두께로 증착하여 상기 스토리지 노드 콘택홀(T)을 완전히 매립한 다음, 에치백 공정을 적용하여 상기 절연막 패턴(150a)의 상면을 노출시킨다. 후속적으로 상기 스토리지 노드 콘택패드(180)의 상면에 접하는 커패시터(190)를 더 형성한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 비트라인 형성시 사진식각방법을 이용하는 종래와 달리 다마신 기법을 이용한다. 따라서, 디자인 룰이 감소되어도 비트라인 형성이 용이해진다. 그리고, 디자인 룰이 작아져서 발생하는 비트라인과 하부 콘택패드와의 미스 얼라인을 최소화할 수 있다. 또한, 절연막을 형성한 다음 네가티브 개념으로 비트라인을 형성하게 되므로 종래와 달리 비트라인 형성 후 비트라인 사이의 좁은 공간에 갭필절연막을 형성하지 않는다. 이에 따라, 갭필절연막 내에 보이드가 발생할 염려가 없다. 이러한 효과를 통해, 본 발명은 디자인 룰 0.09 ㎛ 이하의 반도체 소자에 확대 적용이 가능하다.
그리고 본 발명에 의하면, 비트라인 도전층에 직접 접하는 제1 스페이서와, 이보다 유전율이 낮은 제2 스페이서로 이루어진 듀얼 스페이서를 형성한다. 예를들어, 실리콘 질화막과 실리콘 산화막으로 이루어진 듀얼 스페이서를 형성하면 실리콘 질화막만으로 스페이서를 형성하는 경우에 비하여 비트라인 로딩 커패시턴스를 30% 이상 개선할 수 있다. 이것은 셀 커패시턴스를 15~20% 증가시키는 효과로 이어지고, 이에 따라 리프레쉬 타임을 50ms 이상 개선할 수 있다.

Claims (10)

  1. 하부구조가 형성된 기판 상에 비트라인이 형성될 부분을 노출시키는 홀을 한정하는 절연막 패턴을 형성하는 단계;
    상기 홀의 내벽 상에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서가 형성된 홀을 일부 높이까지 매립하는 비트라인 도전층을 형성하는 단계;
    상기 비트라인 도전층 상에 상기 홀을 매립하는 비트라인 마스크를 형성하는 단계;
    상기 비트라인 마스크 및 제1 스페이서를 식각 마스크로 하여 상기 절연막 패턴을 식각함으로써 상기 제1 스페이서의 표면을 노출시키는 스토리지 노드 콘택홀을 형성하는 단계;
    상기 표면이 노출된 제1 스페이서 상에 상기 제1 스페이서보다 유전율이 낮은 제2 스페이서를 형성하는 단계; 및
    상기 제2 스페이서가 형성된 결과물 상에 상기 스토리지 노드 콘택홀을 완전히 매립하는 스토리지 노드 콘택패드를 형성하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 절연막 패턴을 형성하는 단계는
    상기 기판 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 상기 비트라인이 형성될 부분을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 한 건식식각에 의하여 상기 실리콘 산화막을 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 스페이서를 형성하는 단계는
    상기 기판 전면에 상기 홀을 완전히 매립하지 않는 정도 두께로 실리콘 질화막을 형성하는 단계; 및
    상기 절연막 패턴의 상면 및 상기 홀의 바닥이 드러나도록 상기 실리콘 질화막을 블랭킷(blanket) 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 절연막 패턴은 상기 제1 스페이서 및 비트라인 마스크와 식각선택비가 있는 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 비트라인 도전층을 형성하는 단계는
    상기 기판 전면에 상기 제1 스페이서가 형성된 홀을 완전히 매립하는 도전층을 형성하는 단계; 및
    상기 도전층이 상기 홀을 일부 높이까지 매립하도록 상기 도전층을 에치백(etch-back)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 도전층은 텅스텐막으로서 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 비트라인 도전층은 상기 제1 스페이서가 형성된 홀을 약 1/2 높이까지 매립하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 비트라인 마스크를 형성하는 단계는
    상기 비트라인 도전층이 형성된 기판 전면에 상기 홀을 완전히 매립하는 실리콘 질화막을 형성하는 단계; 및
    상기 절연막 패턴의 상면이 노출되도록 상기 실리콘 질화막을 에치백 또는 화학기계적 연마(CMP)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 제2 스페이서를 형성하는 단계는
    상기 기판 전면에 상기 스토리지 노드 콘택홀을 완전히 매립하지 않는 정도 두께로 실리콘 산화막을 형성하는 단계; 및
    상기 비트라인 마스크의 상면 및 상기 스토리지 노드 콘택홀의 바닥이 드러나도록 상기 실리콘 산화막을 블랭킷 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서, 상기 콘택패드를 형성하는 단계 이후에, 상기 콘택패드의 상면에 접하는 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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