KR100239901B1 - 반도체장치의 콘택 형성방법 - Google Patents

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Abstract

콘택형성시 실리콘기판의 손상을 최대한 방지할 수 있는 반도체장치의 콘택 형성방법이 개시된다. 본 발명은, 반도체장치의 콘택 형성방법에 있어서, 반도체 기판 상에 제1 절연막과 제2 절연막을 차례로 형성하고, 상기 제2 절연막을 평탄화시킨 후, 식각장벽물질층을 형성하는 단계와; 상기 식각장벽물질층 상에 제3 절연막을 형성하고, 콘택마스크를 이용하여 감광막으로 콘택홀을 규정한 후, 상기 감광막을 식각장벽으로 하여 상기 제3 절연막 및 식각장벽물질을 차례로 식각하고, 상기 감광막을 제거하는 단계와; 상기 제3 절연막 및 식각장벽물질이 식각된 상기 결과물 상에 제4 절연막을 형성하고, 전면 식각을 행하여 콘택홀을 형성시킴과 동시에 그 내부 측벽에 상기 제4 절연막의 스페이서를 형성하며, 상기 콘택홀 하부의 상기 제1 절연막 및 제2 절연막이 제거되어 상기 반도체기판을 노출시키는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 콘택 식각시 산화막의 식각깊이가 상대적으로 낮아지므로, 실리콘기판에 미치는 식각손상이 적게 발생할 뿐 아니라, 스페이서를 형성하면서 콘택을 형성하기 때문에, 콘택과 인접배선, 예컨대 워드라인 또는 비트라인 등과의 간격마진도 확보할 수 있다.

Description

반도체장치의 콘택 형성방법
본 발명은 반도체장치의 콘택 형성방법에 관한 것으로서, 특히 콘택형성시 실리콘기판의 손상을 최대한 방지하면서도 여유있는 콘택홀의 확보가 가능한 반도체장치의 콘택 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라, 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하는 추세에 있다. 더욱이 여러층의 도전층을 사용하는 메모리 장치에서는 층간절연막에 의해 도전층과 도전층 사이의 높이가 더욱 높아져서, 도전층들 간에 콘택홀을 형성하는 공정이 매우 어려워진다. 또한, 콘택형성에 따른 식각깊이가 높아지는 경우 콘택의 하부구조물의 손상이 많아 누설전류가 크게 발생하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 많은 방법이 시도되어 왔으며 그 하나의 방안으로, 누설전류를 방지하기 위해 콘택형성시 식각장벽층을 마련하여 식각장벽층까지만 식각하고, 그 아래의 실리콘 산화막층을 식각하는 공정이 채용되고 있으나, 이 역시 반도체장치의 집적도가 높아짐에 따라 배선과 배선 사이의 간격이 좁아지므로 콘택의 폭도 좁아져서 콘택을 형성하는 공정을 진행하는데 많은 어려움을 안고 있다.
이러한 종래의 콘택의 형성방법에 의해 초래되는 문제점들을, 워드라인의 간격 내에 콘택홀을 형성하는 도1 내지 도4를 참조하여 설명하면 다음과 같다.
도1은 반도체 기판 상에 워드라인을 형성하고, 소정의 박막층을 형성한 후, 콘택마스크를 사용하여 식각장벽물질층 위까지 식각을 한 상태의 단면도이다. 보다 상세히 설명하면, 이러한 상태는, 반도체기판(1) 상에 워드라인(2) 및 워드라인 스페이서(3)를 형성하고, 제1 절연막(4), 식각장벽물질층(5), 제2 절연막(6)을 차례로 형성한 다음, 콘택마스크를 사용하여 식각된 제2 절연막(6)의 패턴을 형성함으로써 달성된다.
도2는 도1의 결과물에서 식각장벽물질층(5)의 노출부분을 식각한 상태의 단면도이며, 도3은 도2의 결과물 상에 제3 절연막(7)을 형성한 상태를 도시한 단면도이다.
도4는 도3의 결과물에 대해 전면식각을 행하여 콘택홀 내부의 제1 절연막을 식각한 상태를 도시하고 있는데, 이 단계에서는 콘택홀 내부 측벽에 스페이서(8)(spacer)가 형성되며, 제1 절연막(4)의 노출부분이 식각됨으로써, 콘택부분이 노출되게 된다.
그러나, 상기한 도1 내지 도4에 도시된 방법을 이용하여 콘택홀을 형성하면, 워드라인(2) 사이의 간격이 좁은 경우에, 간격의 마진(margin) 폭이 줄어들기 때문에 스페이서(8)을 사용하면, 콘택홀의 확보가 어려워진다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 콘택의 하부의 실리콘기판에 대한 손상을 최대한 방지하면서도 여유있는 콘택홀의 확보가 가능한 반도체장치의 콘택 형성방법을 제공하는 데 있다.
도1 내지 도4는 반도체 기판 상에 워드라인을 형성한 후, 워드라인 사이에 콘택홀을 형성하는 종래기술의 공정을 단계적으로 나타낸 단면도,
도5 내지 도9는 본 발명의 실시예에 따른 콘택홀 형성공정을 단계적으로 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 반도체기판
40 : 제1 절연막
50 : 제2 절연막
60 : 식각장벽물질층
70 : 제3 절연막
80 : 감광막
90 : 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 제1 절연막과 제2 절연막을 차례로 형성하고 상기 제2 절연막을 평탄화시킨 후, 식각장벽물질층을 형성시키는 단계와;
상기 식각장벽물질층 상에 제3 절연막을 형성하고, 콘택마스크를 이용하여 감광막으로 콘택홀을 규정한 후, 상기 감광막을 식각장벽으로 하여 제3 절연막 및 식각장벽물질을 차례로 식각하고, 감광막을 제거하는 단계와;
제3 절연막 및 식각장벽물질이 식각된 상기 결과물 상에 제4 절연막을 형성하고, 전면 식각을 행하여 콘택홀을 형성시킴과 동시에 그 내부 측벽에 상기 제4 절연막의 스페이서를 형성하며, 상기 콘택홀 하부의 상기 제1 절연막 및 상기 제2 절연막이 제거되어 상기 반도체 기판을 노출시키는 단계를 포함하는 반도체장치의 콘택 형성방법을 제공한다.
본 발명에 있어서, 상기 제2 절연막의 평탄화는 에치백(etchback) 공정을 통하여 이루어질 수 있다.
또한, 상기 제2 절연막은 BPSG(BoroPhosphoSilicate Glass)막으로 형성할 수 있으며, 상기 식각장벽물질층은 실리콘 질화막으로 이루어지도록 할 수 있다.
한편, 상기 식각장벽물질층은 폴리실리콘으로 이루어지도록 할 수도 있으며, 이 경우 상기 폴리실리콘은 불순물을 함유하지 않아 전도성을 띠지 않는 도핑되지 않은(undoped) 폴리실리콘으로 형성하는 것이 바람직하다.
또, 상기 콘택홀을 형성하는 단계는 DRAM 셀의 워드라인 형성 후에 이루어지도록 할 수 있으며, DRAM 셀의 비트라인 형성 후에 이루어지도록 할 수도 있다.
한편, 상기 제3 절연막은 실리콘 산화막으로 형성하는 것이 바람직하다.
상기한 바와 같은 본 발명에 따른 콘택 형성방법을 이용하면, 콘택 식각시 산화막의 식각깊이가 상대적으로 낮아지므로, 하부구조물에 미치는 식각손상이 적게 발생한다. 또한, 스페이서를 형성하면서 콘택을 형성하기 때문에, 콘택과 인접배선, 예컨대 워드라인 또는 비트라인 등과의 간격마진도 확보할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 가급적 동일한 명칭을 사용한다.
도5 내지 도9는 본 발명의 실시예에 따른 콘택홀 형성공정을 단계적으로 나타낸 단면도이다.
도5는 반도체 기판 상에 워드라인을 형성하고, 소정의 박막층을 형성한 후, 평탄화를 실시한 상태의 단면도이다. 보다 상세히 설명하면, 상기 상태는, 반도체기판(10) 상에 워드라인(20) 및 워드라인 스페이서(30)를 형성하고, 제1 절연막(40), 제2 절연막(50)을 차례로 형성한 다음, 제2 절연막(50)의 평탄화를 실시함으로써 달성된다.
도6은 콘택을 규정한 상태를 도시하고 있으며, 이러한 상태는 도5의 결과물 상에 식각장벽물질층(60)과 제3 절연막(70)을 차례로 형성시키고, 감광막(80)을 도포한 후, 콘택마스크를 이용하여 감광막패턴(80)을 완성함으로써 달성된다.
도7은 이와 같은 감광막패턴을 이용하여, 제3 절연막(70) 및 식각장벽물질층(60)을 차례로 식각한 다음 감광막패턴을 제거한 상태를 나타낸 단면도이다.
도8은 도7의 결과물 상에 콘택 스페이서용 산화막(90)을 형성한 상태를 도시하고 있다.
도9는 도8의 결과물을 전면 식각하여 콘택홀 내부에 산화막(90)의 스페이서를 형성하면서, 동시에 콘택 내부에 남아있는 제2 절연막(50), 제1 절연막(40) 및 워드라인 스페이서(30)의 측면 일부도 식각함으로써, 콘택홀을 형성한 단계를 나타내 주는 도면이다. 이 때, 콘택홀 부분에 해당하지 않는 제3 절연막(70)도 일부의 스페이서 부분만을 남기고 식각되어 제거된다.
상기한 바와 같은 본 발명의 콘택 형성방법에 의하면, 콘택 식각시 산화막의 식각깊이가 상대적으로 낮아지므로, 하부구조물에 미치는 식각손상이 적게 발생할 뿐 아니라, 스페이서를 형성하면서 콘택을 형성하기 때문에, 콘택과 인접배선, 예컨대 워드라인 또는 비트라인 등과의 간격마진도 확보할 수 있다는 이점이 있다.
상기에서 본 발명의 일 실시예가 설명되었으나, 첨부된 청구범위로부터 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가진 자가 본 발명의 정신을 벗어남 없이 변형하는 것이 가능하고 이러한 변형 또한 본 발명의 범위에 속한다.

Claims (9)

  1. 반도체 기판 상에 제1 절연막과 제2 절연막을 차례로 형성하고, 상기 제2 절연막을 평탄화시킨 후, 식각장벽물질층을 형성하는 단계와;
    상기 식각장벽물질층 상에 제3 절연막을 형성하고, 콘택마스크를 이용하여 감광막으로 콘택홀을 규정한 후, 상기 감광막을 식각장벽으로 하여 상기 제3 절연막 및 식각장벽물질층을 차례로 식각하고, 상기 감광막을 제거하는 단계와;
    상기 제3 절연막 및 식각장벽물질층이 식각된 상기 결과물 상에 제4 절연막을 형성하고, 전면 식각을 행하여 콘택홀을 형성시킴과 동시에 그 내부 측벽에 상기 제4 절연막의 스페이서를 형성하며, 상기 콘택홀 하부의 상기 제1 절연막 및 상기 제2 절연막이 제거되어 상기 반도체기판을 노출시키는 단계를 포함하는 반도체장치의 콘택 형성방법.
  2. 제1항에 있어서, 상기 제2 절연막의 평탄화는 에치백 공정을 통하여 이루어지는 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  3. 제1항에 있어서, 상기 제2 절연막은 BPSG막인 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  4. 제1항에 있어서, 상기 식각장벽물질층은 실리콘 질화막으로 이루어진 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  5. 제1항에 있어서, 상기 식각장벽물질층은 폴리실리콘으로 이루어진 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  6. 제5항에 있어서, 상기 폴리실리콘은 불순물을 함유하지 않아 전도성을 갖지 않는 도핑되지 않은 폴리실리콘인 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  7. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는 DRAM 셀의 워드라인 형성 후에 이루어지는 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  8. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는 DRAM 셀의 비트라인 형성 후에 이루어지는 것을 특징으로 하는 반도체장치의 콘택 형성방법.
  9. 제1항에 있어서, 상기 제4 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체장치의 콘택 형성방법.
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