KR20210077217A - 반도체 소자 - Google Patents

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KR20210077217A
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Abstract

반도체 소자는 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들의 가장자리는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함한다. 상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들이 구비된다. 상기 도전 패턴들 측벽 상에 각각 구비되어 상기 도전 패턴들의 측벽을 덮는 측벽 절연 패턴들이 구비된다. 계단 부위의 상기 도전 패턴들의 상부면 및 상기 측벽 절연 패턴들의 일부의 표면 상에 각각 상부 패드 패턴들이 구비된다. 상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막이 구비된다. 또한, 상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 수직형 메모리 소자에 관한 것이다.
최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 소자가 개발되고 있다. 각 메모리 셀들에 포함되는 적층된 도전 패턴의 가장자리의 상부면은 계단 형상을 갖는 패드 패턴으로 제공될 수 있다. 상기 패드 패턴 상에는 콘택 플러그가 형성될 수 있다.
본 발명의 일 과제는 공정 불량이 감소되는 반도체 소자를 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들의 가장자리는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함한다. 상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들이 구비된다. 상기 도전 패턴들 측벽 상에 각각 구비되어 상기 도전 패턴들의 측벽을 덮는 측벽 절연 패턴들이 구비된다. 계단 부위의 상기 도전 패턴들의 상부면 및 상기 측벽 절연 패턴들의 일부의 표면 상에 각각 상부 패드 패턴들이 구비된다. 상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막이 구비된다. 또한, 상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함된다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들은 폴리실리콘을 포함하고, 상기 도전 패턴들의 가장자리에는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함한다. 상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들이 구비된다. 상기 도전 패턴들 측벽 상에 구비되어 상기 도전 패턴들의 측벽을 덮고, 상기 절연 패턴들 상에 각각 측벽 절연 패턴들이 구비된다. 상기 도전 패턴들의 계단 부위의 상부면 및 상기 측벽 절연 패턴들의 일부의 상부면 상에 각각 구비되고, 폴리실리콘을 포함하는 상부 패드 패턴들이 구비된다. 상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막이 구비된다. 상기 도전 패턴들 및 절연 패턴들을 관통하여 상기 기판과 연결되고, 유전막 구조물, 채널, 매립 절연 패턴 및 상부 도전 패턴을 포함하는 채널 구조물이 구비된다. 상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 구비된다. 상기 상부 패드 패턴의 상부면은 상기 상부 패드 패턴보다 한 층 위에 형성되는 상기 측벽 절연 패턴의 상부면보다 낮게 배치될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들은 폴리실리콘을 포함하고, 상기 도전 패턴들의 가장자리에는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함한다. 상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들이 구비된다. 상기 도전 패턴들 측벽 상에 각각 구비되어 적어도 상기 도전 패턴들의 측벽을 덮는 측벽 절연 패턴들이 구비된다. 상기 도전 패턴들의 계단 부위의 상부면 상에 각각 구비되고, 폴리실리콘을 포함하는 상부 패드 패턴들이 구비된다. 상기 도전 패턴들, 절연막 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막이 구비된다. 상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함된다. 각각의 상기 콘택 플러그의 저면은 상기 상부 패드 패턴 및 상기 상부 패드 패턴과 접하는 하부의 도전 패턴의 적층 구조의 상부 표면 또는 내부에 위치한다. 각각의 상기 상부 패드 패턴의 두께는 하나의 도전 패턴 및 하나의 절연 패턴의 적층 구조의 두께보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 소자에 따르면, 계단 부위의 도전 패턴 상에 상부 패드 패턴이 구비됨으로써, 콘택 플러그의 낫오픈 또는 펀칭 불량이 감소될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 3은 상기 반도체 소자에서 패드 구조물 부위를 나타내는 단면도이다.
도 4 내지 도 15는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 18 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 26 내지 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 수직 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다. 도 3은 상기 반도체 소자에서 패드 구조물 부위를 나타내는 단면도이다.
도 1 내지 도 3을 참조하면, 제1 영역 및 제2 영역이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역은 메모리 셀들이 배치되는 셀 영역일 수 있고, 상기 제2 영역은 배선들이 연결되는 배선 영역일 수 있다. 예시적인 실시예에서, 상기 제2 영역은 상기 제1 영역의 가장자리로부터 제1 방향으로의 양 측 부위일 수 있다. 도 1 및 도 2에서는 상기 제1 영역의 일 측에 위치하는 제2 영역만을 도시하였다. 또한, 상기 제1 영역은 일부분만 도시하였으나, 실재로는 제1 영역의 제1 방향의 폭은 상기 제2 영역의 제1 방향의 폭보다 더 클 수 있다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 기판(100) 상에는 하부 절연막(101)이 형성될 수 있다. 상기 하부 절연막(101) 상에 도전 패턴 구조물(106c)이 구비될 수 있다.
상기 도전 패턴 구조물(106c)은 상기 제1 영역으로부터 상기 제1 영역 양 측의 제2 영역까지 연장되는 형상을 가질 수 있다. 상기 도전 패턴 구조물(106c)은 상기 기판(100) 표면과 수평한 제1 방향으로 연장될 수 있다.
상기 도전 패턴 구조물(106c)은 복수개가 구비되고, 상기 복수의 도전 패턴 구조물들(106c)은 상기 제2 방향으로 서로 이격되면서 배치될 수 있다. 상기 도전 패턴 구조물들(106c) 사이에는 개구부(134)가 구비될 수 있다. 예시적인 실시예에서, 상기 개구부(134)에 의해 셀 블록을 구분할 수 있다. 이 경우, 상기 개구부(134)는 셀 블록 단위로 배치될 수 있다.
먼저, 상기 제1 영역 상의 상기 도전 패턴 구조물(106c)에 대해 설명한다.
상기 제1 영역 상의 상기 도전 패턴 구조물(106c)은 도전 패턴들(104b) 및 절연 패턴들(102b)을 포함하고, 상기 도전 패턴들(104b) 및 절연 패턴들(102b)이 서로 번갈아 반복 적층되는 구조를 가질 수 있다. 즉, 상기 도전 패턴들(104b)은 상기 기판(100) 상부면으로부터 수직 방향으로 서로 이격되면서 적층될 수 있다. 또한, 상기 도전 패턴들은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 도전 패턴들(104b) 및 절연 패턴들(102b)의 상, 하부면은 실질적으로 평탄할 수 있다.
예시적인 실시예에서, 상기 도전 패턴들(104b)은 상기 수직 방향으로 제1 두께(t1)를 가질 수 있다. 또한, 상기 절연 패턴들 (102b)은 상기 수직 방향으로 상기 제1 두께(t1)보다 얇은 제2 두께(t2)를 가질 수 있다.
상기 도전 패턴들(104b)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 접지 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다.
상기 도전 패턴(104b)은 폴리실리콘을 포함할 수 있다.
이하에서, 상기 제2 영역 상의 상기 도전 패턴 구조물(106c)에 대해 설명한다.
상기 제2 영역의 도전 패턴 구조물(106c)의 가장자리는 계단 형상을 가질 수 있다. 상기 제2 영역의 도전 패턴 구조물(106c)은 상기 절연 패턴들(102b), 상기 도전 패턴들(104b), 상부 패드 패턴들(114) 및 측벽 절연 패턴들(110)이 포함될 수 있다.
상기 제2 영역의 도전 패턴 구조물(106c)의 절연 패턴들(102b) 및 도전 패턴들(104b)은 상기 제1 영역의 절연 패턴들(102b) 및 도전 패턴들(104b)로부터 연장된 것이다. 그러므로, 상기 절연 패턴들(102b) 및 도전 패턴들(104b)은 상기 제1 영역의 절연 패턴들(102b) 및 도전 패턴들(104b)과 동일한 적층 구조를 가질 수 있다. 즉, 상기 도전 패턴들(104b)은 상기 절연 패턴들(102b)에 의해 수직 방향으로 서로 이격되도록 배치될 수 있다. 상기 도전 패턴들(104b)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
또한, 상기 제2 영역 내의 상기 절연 패턴들(102b) 및 도전 패턴들(104b)은 가장자리는 계단 형상을 가질 수 있다. 각각의 상기 도전 패턴들(104b)의 저면과 접하는 절연 패턴(102b)은 상기 절연 패턴(102b) 상에 위치하는 상기 도전 패턴(104b)보다 긴 상기 제1 방향의 길이를 가질 수 있다. 즉, 상기 각각의 상기 도전 패턴들(104b)의 저면과 접하는 절연 패턴(102b)은 상기 절연 패턴(102b) 상에 위치하는 상기 도전 패턴(104b)보다 상기 제1 방향으로 돌출될 수 있다.
이하에서, 상기 제2 영역의 각 도전 패턴들(104b)에서 상부에 위치하는 도전 패턴(104b)에 의해 오버랩되지 않는 부위를 계단 부위라고 칭한다. 상기 각 도전 패턴들(104b)의 계단 부위의 적어도 일부분은 하부 패드 패턴(112)으로 제공될 수 있다. 본 실시예에서, 상기 하부 패드 패턴(112)은 상기 각 도전 패턴들(104b)에서 상부에 위치하는 상기 도전 패턴(104b) 및 측벽 절연 패턴(110)에 의해 오버랩되지 않는 부위가 될 수 있다.
상기 측벽 절연 패턴들(110)은 상기 도전 패턴들(104b)의 측벽 상에 각각 구비될 수 있다. 상기 측벽 절연 패턴(110)은 상기 도전 패턴(104b)의 측벽을 덮을 수 있다. 상기 측벽 절연 패턴들(110)은 상기 절연 패턴들(102b) 상에 각각 구비될 수 있다.
상기 측벽 절연 패턴들(110)은 상기 도전 패턴들(104b) 및 절연 패턴들(102b)에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 측벽 절연 패턴들(110)은 실리콘 질화물과 같은 질화물 계열의 물질 포함할 수 있다.
예시적인 실시예에서, 상기 측벽 절연 패턴(110)의 상부면 및 상기 하부 패드 패턴(112)의 상부면은 동일한 평면 상에 위치할 수 있다. 예시적인 실시예에서, 상기 측벽 절연 패턴(110)의 하부면은 상기 하부 패드 패턴(112)의 하부면과 동일한 평면 상에 위치하거나 또는 상기 하부 패드 패턴(112)의 하부면보다 낮을 수 있다.
상기 상부 패드 패턴(114)은 적어도 상기 하부 패드 패턴(112)의 상부면 전체를 덮을 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114)은 상기 하부 패드 패턴(112)의 상부면 및 상기 측벽 절연 패턴(110)의 일부의 상부면 상에 구비될 수 있다. 따라서, 상기 상부 패드 패턴(114)의 단부는 그 하부의 하부 패드 패턴(112)의 단부보다 제1 방향으로 더 돌출되는 형상을 가질 수 있다.
상기 상부 패드 패턴(114)은 실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114)은 폴리실리콘을 포함할 수 있다. 상기 상부 패드 패턴(114)은 상기 하부 패드 패턴(112)으로부터 실리콘이 에피택셜성장되어 형성된 것일 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114)의 상부면은 한층 위에 형성되는 측벽 절연 패턴(110)의 상부면보다 낮을 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114)의 두께는 하나의 상기 도전 패턴(104b) 및 하나의 상기 절연 패턴(102b)이 적층된 구조의 두께보다 작을 수 있다. 상기 상부 패드 패턴(114)의 두께가 상기 하나의 상기 도전 패턴(104b) 및 하나의 상기 절연 패턴(102b)이 적층된 구조보다 두꺼운 경우 상,하에 위치하는 상기 상부 패드 패턴들(114) 간의 층간 브릿지 불량이 발생될 수 있다.
하나의 상기 하부 패드 패턴(112) 및 하나의 상부 패드 패턴(114)이 적층된 구조는 하나의 패드 구조물(116)로 제공될 수 있다. 상기 패드 구조물(116) 상에는 콘택 플러그(142)가 형성될 수 있다. 상기 패드 구조물(116)의 수직 두께는 상기 도전 패턴(104b)의 제1 두께(t1)보다 두꺼울 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(106c)의 최상부의 상기 도전 패턴(104b) 상부면에는 상기 상부 패드 패턴(114)이 형성될 수 있다. 즉, 상기 도전 패턴 구조물(106c)의 최상부에 위치하는 상기 상부 패드 패턴(114)은 상기 제1 및 제2 영역 상에 형성될 수 있다.
상기 도전 패턴 구조물(106c)을 덮은 제1 층간 절연막(118)이 구비될 수 있다. 상기 제1 층간 절연막(118)의 상부면은 평탄할 수 있다. 상기 제1 층간 절연막(118)은 실리콘 산화물을 포함할 수 있다.
상기 제1 영역 상의 상기 도전 패턴 구조물(106c) 및 제1 층간 절연막(118)을 관통하여 상기 기판(100)과 전기적으로 연결되는 채널 구조물(130)이 구비될 수 있다.
예시적인 실시예에서, 상기 기판(100)과 채널 구조물(130) 사이에는 반도체 패턴(120)이 더 구비될 수 있다. 상기 반도체 패턴(120)은 예를 들면, 단결정 실리콘 또는 폴리실리콘을 포함할 수 있다.
상기 채널 구조물(130)은 유전막 구조물(122), 채널(124), 매립 절연 패턴(126) 및 상부 도전 패턴(128)을 포함할 수 있다. 상기 채널(124)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(124)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 매립 절연 패턴(126)은 상기 채널(124)의 내부 공간을 채울 수 있다. 상기 유전막 구조물(122)은 상기 채널(124)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 유전막 구조물(122)은 상기 채널(124)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 상부 도전 패턴(128)은 상기 매립 절연 패턴(126) 상에 구비되고, 상기 채널(124)과 전기적으로 연결될 수 있다.
상기 제1 층간 절연막(118) 상에는 제2 층간 절연막(132)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막들(118, 132)은 동일한 물질을 포함하여, 하나의 층간 절연막으로 제공될 수도 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(106c) 사이의 개구부(134) 내부를 채우는 제2 절연 패턴(136)이 구비될 수 있다. 일부 예시적인 실시예에서, 상기 개구부(134) 내부의 제2 절연 패턴(136)을 관통하여 기판과 연결되는 공통 소오스 라인(도시안됨)이 구비될 수 있다. 상기 공통 소오스 라인들은 상기 각 도전 패턴들(104b)과 이격될 수 있다.
상기 콘택 플러그들(142)은 상기 제1 및 제2 층간 절연막들(118, 132)을 관통하여 패드 구조물들(116)과 각각 접촉될 수 있다. 따라서, 상기 콘택 플러그들(142)은 상기 도전 패턴들(104b)과 각각 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그(142)는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다.
상기 콘택 플러그들(142)은 상기 상부 패드 패턴들(114)과 각각 접촉할 수 있다. 상기 콘택 플러그(142)의 저면은 상기 상부 패드 패턴(114) 및 상기 하부 패드 패턴의 적층 구조의 상부 표면 또는 내부에 위치할 수 있다. 즉, 상기 콘택 플러그(142)의 저면은 상기 패드 구조물(116)의 상부 표면 또는 내부에 위치할 수 있다. 일 예로, 계단의 상부에 위치하는 패드 구조물(116)과 접하는 상기 콘택 플러그(142)의 저면은 상기 패드 구조물(116) 내에서 상대적으로 하부에 위치할 수 있고, 계단의 하부에 위치하는 패드 구조물(116)과 접하는 상기 콘택 플러그(142)의 저면은 상기 패드 구조물(116) 내에서 상대적으로 상부에 위치할 수 있다.
이와 같이, 상기 콘택 플러그(142)의 저면이 위치할 수 있는 부위의 두께가 증가됨으로써 공정 마진이 증가되어 상기 콘택 플러그(142)의 불량이 감소될 수 있다. 예를들어, 상기 콘택 플러그(142)가 상기 패드 구조물(116)과 미접촉되거나 또는 상기 콘택 플러그(142)가 타겟 패드 패턴 아래의 도전 패턴까지 연장되는 펀칭 불량이 감소될 수 있다.
상기 제2 층간 절연막(132) 상에 상기 콘택 플러그(142)의 상부면과 전기적으로 연결되는 배선 라인(도시안됨)이 더 구비될 수 있다. 예시적인 실시예에서, 상기 배선 라인은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 제2 층간 절연막(132) 상에 상기 채널 구조물(130)과 전기적으로 연결되는 배선 라인들이 더 구비될 수 있다.
도 4 내지 도 15는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 4 내지 6, 8, 9,11, 13 및 15는 단면도들이고, 도 7, 10, 12 및 14는 평면도들이다.
도 4를 참조하면, 제1 및 제2 영역의 기판(100) 상에 하부 절연막(101)을 형성하고, 상기 하부 절연막(101) 상에 제1 도전막들(104) 및 절연막들(102)을 교대로 반복적으로 적층하여 적층 구조물을 형성한다. 예시적인 실시예에서, 상기 하부 절연막(101) 및 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 도전막들(104)은 폴리실리콘으로 형성될 수 있다.
예시적인 실시예에서, 상기 기판(100)과 직접 접촉하는 상기 하부 절연막(101)은 그 상부에 위치하는 상기 절연막들(102)보다 더 두꺼운 수직 두께를 가질 수 있다.
예시적인 실시예에서, 상기 절연막들(102)은 상기 제1 도전막들(104)의 두께보다 얇은 두께를 가질 수 있다. 상기 절연막들(102)의 두께가 감소됨에 따라, 상기 적층 구조물의 높이가 감소될 수 있다.
도 5를 참조하면, 상기 절연막들(102) 및 제1 도전막들(104)의 일부분을 단계적으로 식각함으로써, 가장자리가 계단 형상을 갖는 제1 예비 도전 패턴 구조물(106a)을 형성할 수 있다. 상기 제1 예비 도전 패턴 구조물(106a)은 예비 도전 패턴(104a) 및 예비 절연 패턴(102a)이 교대로 반복적으로 적층될 수 있다. 상기 기판(100) 표면 상에는 하부 절연막(101)이 일부 두께만큼 남아있어, 상기 기판(100) 표면을 덮을 수 있다. 따라서, 상기 제1 예비 도전 패턴 구조물(106a) 측방에 위치하는 상기 기판(100) 표면이 노출되지 않을 수 있다.
예시적인 실시예에서, 상기 제1 예비 도전 패턴 구조물(106a)의 가장자리는 상기 제1 방향으로 계단 형상을 가질 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 제1 예비 도전 패턴 구조물(106a)의 가장자리는 상기 제1 방향 및 상기 제2 방향으로 각각 계단 형상을 갖도록 형성할 수도 있다.
상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위에는 상기 예비 절연 패턴(102a)의 상부면이 노출될 수 있다. 예시적인 실시예에서, 상기 계단 부위에 위치하는 상기 예비 절연 패턴(102a)은 증착시의 상기 절연막(102)의 두께보다 얇을 수 있다. 일부 예시적인 실시예에서, 상기 계단 부위의 예비 절연 패턴(102a)은 증착시의 상기 절연막(102)과 동일한 두께를 가질 수도 있다.
도 6 및 도 7을 참조하면, 상기 제1 예비 도전 패턴 구조물(106a)의 측벽에 노출되는 상기 예비 도전 패턴(104a)을 일부 식각함으로써 도전 패턴(104b)을 형성한다. 또한, 상기 식각 공정에 의해, 상기 도전 패턴(104b) 및 상기 도전 패턴(104b)의 상, 하부에 위치한 예비 절연 패턴들(102a)에 의해 정의되는 언더컷 부위(108)를 형성할 수 있다.
상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 예시적인 실시예에서, 상기 등방성 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
예시적인 실시예에서, 상기 언더컷 부위(108)의 제1 방향의 폭은 200Å 내지 500Å일 수 있다. 상기 언더컷 부위(108)의 제1 방향의 폭이 커지면, 상기 예비 도전 패턴의 제1 방향의 길이가 증가되어야 한다. 따라서, 제1 예비 도전 패턴 구조물(106a)의 제1 방향의 폭이 증가될 수 있다. 반면에, 상기 언더컷 부위(108)의 제1 방향의 폭이 예를들어, 200Å보다 작으면, 후속 공정에서 패드 패턴간의 층간 브릿지 불량이 발생될 수 있다. 보다 바람직하게는, 상기 언더컷 부위(108)의 제1 방향의 폭은 200Å 내지 300Å일 수 있다.
도 8을 참조하면, 상기 언더컷 부위(108)를 채우도록 측벽 절연 패턴(110)을 형성한다.
구체적으로, 상기 언더컷 부위(108)를 채우면서 상기 제1 예비 도전 패턴 구조물(106a)의 표면 상에 컨포멀하게 절연막을 형성한다. 이 후, 상기 절연막을 이방성 식각함으로써 상기 측벽 절연 패턴(110)을 형성한다.
상기 측벽 절연 패턴(110)은 상기 도전 패턴(104b) 및 예비 절연 패턴(102a)에 대해 높은 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다. 예시적인 실시예에서, 상기 측벽 절연 패턴(110)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
도 9 및 도 10을 참조하면, 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위의 상부면에 형성된 상기 예비 절연 패턴(102a)을 식각하여 절연 패턴(102b)을 형성한다. 상기 식각 공정에 의해, 상기 계단 부위의 도전 패턴(104b)의 상부면 및 상기 측벽 절연 패턴(110)의 상부면이 노출될 수 있다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 측벽 절연 패턴(110)은 상기 도전 패턴(104b)의 측벽에 형성될 수 있다.
상기 공정에 의하면, 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위의 측벽은 상기 측벽 절연 패턴(110)의 측벽 및 절연 패턴(102b)의 측벽이 노출될 수 있다. 또한, 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위에서, 상기 도전 패턴(104b) 및 측벽 절연 패턴(110)의 상부면이 노출될 수 있다.
상기 기판(100) 표면과 접하는 상기 하부 절연막(101)은 상기 식각 공정들을 수행하더라도 일부 두께만큼 남아있을 수 있다. 따라서, 상기 기판(100) 표면은 상기 하부 절연막(101)으로 덮혀 있을 수 있다.
상기 제1 예비 도전 패턴 구조물(106a)에서, 상기 제1 영역에 형성되는 도전 패턴(104b)은 게이트 패턴으로 제공되고, 상기 제2 영역에 형성되는 도전 패턴(104b)은 상기 게이트 패턴과 연결될 수 있다. 또한, 상기 제2 영역에 형성되는 도전 패턴(104b) 중에서, 상기 계단 부위에서 노출되는 부분은 하부 패드 패턴(112)으로 제공될 수 있다.
도 11 및 도 12를 참조하면, 상기 하부 패드 패턴(112) 상에 선택적 에피택셜 성장 공정을 수행하여, 상부 패드 패턴(114)을 형성한다. 상기 상부 패드 패턴(114)은 폴리실리콘을 포함하는 하부 패드 패턴(112)을 시드로하여 실리콘을 성장시킴으로써 형성할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114)은 폴리실리콘을 포함할 수 있다. 상기 공정을 수행함으로써, 상기 제2 예비 도전 패턴 구조물(106b)이 형성될 수 있다.
상기 선택적 에피택셜 성장 공정을 수행하면, 상기 상부 패드 패턴(114)은 수직 방향 및 측방으로 성장될 수 있다. 따라서, 상기 하부 패드 패턴(112) 상부면 및 상기 측벽 절연 패턴(110) 일부의 상부면에도 형성될 수 있다.
상기 상부 패드 패턴(114)의 상부면은 한층 위에 형성되는 측벽 절연 패턴(110)의 상부면보다 낮을 수 있다. 상기 상부 패드 패턴(114)의 상부면은 한층 위에 형성되는 측벽 절연 패턴(110)의 상부면보다 높으면, 상기 상부 패드 패턴(114)과 한 층위의 하부 패드 패턴(112)이 서로 접촉될 수 있으므로 바람직하지 않다.
상기 하부 패드 패턴(112) 및 상부 패드 패턴(114)이 적층된 구조는 패드 구조물(116)로 제공될 수 있다.
한편, 상기 제2 예비 도전 패턴 구조물(106b)의 최상부의 도전 패턴상에는 상기 상부 패드 패턴(114)이 형성될 수 있다. 일 예로, 상기 제1 및 제2 영역에 형성되는 상기 제2 예비 도전 패턴 구조물(106b)의 최상부에는 도전 패턴(104b) 및 상부 패드 패턴(114)이 적층된 구조를 가질 수 있다.
도 13 및 도 14를 참조하면, 상기 제2 예비 도전 패턴 구조물(106b)을 덮는 제1 층간 절연막(118)을 형성한다.
예시적인 실시예에서, 상기 제1 층간 절연막(118)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화막을 형성하고, 상기 증착된 산화막의 상부면에 평탄화 공정을 수행하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 및/또는 에치백 공정을 포함할 수 있다.
이 후, 상기 제1 영역의 상기 제2 예비 도전 패턴 구조물(106b) 및 제1 층간 절연막(118)을 관통하여 상기 기판(100) 표면을 노출하는 채널홀들을 형성한다. 상기 채널홀들 각각의 내부에 채널 구조물(130)을 형성한다. 예시적인 실시예에서, 상기 채널 구조물(130) 하부에는 상기 기판(100)과 접촉하는 반도체 패턴(120)을 더 형성할 수 있다.
구체적으로, 상기 채널홀들에 의해 노출되는 기판(100) 상에 선택적 에피택셜 성장 공정을 수행하여 상기 반도체 패턴(120)을 형성할 수 있다. 상기 반도체 패턴(120) 상에, 유전막 구조물(122), 채널(124), 매립 절연 패턴(126) 및 상부 도전 패턴(128)을 포함하는 채널 구조물(130)을 형성할 수 있다.
상기 제1 층간 절연막(118) 상에 채널 구조물(130)을 덮도록 제2 층간 절연막(132)을 형성할 수 있다.
상기 제2 예비 도전 패턴 구조물(106b), 제1 및 제2 층간 절연막들(118, 132)을 이방성 식각하여 상기 제1 방향으로 연장되는 개구부(134)를 형성한다. 예시적인 실시예에서, 상기 개구부(134)는 메모리 소자의 셀 블록을 구분하기 위하여 형성될 수 있다.
예시적인 실시예에서, 상기 개구부(134) 내부를 채우는 제2 절연 패턴(136)을 형성할 수 있다. 일부 예시적인 실시예에서, 상기 개구부(134) 내부의 제2 절연 패턴(136)을 관통하여 기판과 연결되는 공통 소오스 라인(도시안됨)을 형성할 수 있다. 상기 공통 소오스 라인들은 상기 각 도전 패턴들(104b)과 이격될 수 있다.
따라서, 상기 제2 예비 도전 패턴 구조물(106b)이 서로 분리되어 상기 개구부(134)의 양 측으로 도전 패턴 구조물(106c)이 형성될 수 있다. 상기 도전 패턴 구조물(106c)은 제1 방향으로 연장될 수 있다. 상기 개구부(134)의 저면에는 기판(100) 표면이 노출될 수 있다.
상기 제1 영역의 상기 도전 패턴 구조물(106c)은 절연 패턴들(102b), 도전 패턴들(104b)이 포함될 수 있다. 상기 제2 영역의 도전 패턴 구조물(106c)은 절연 패턴들(102b), 도전 패턴들(104b), 상부 패드 패턴(114) 및 측벽 절연 패턴(110)이 포함될 수 있다.
도 15를 참조하면, 상기 제1 및 제2 층간 절연막(118, 132)을 식각하여, 상기 패드 구조물들(116)과 각각 접촉하는 콘택홀들(140)을 형성한다. 즉, 상기 콘택홀들(140)의 저면은 상기 하부 패드 패턴(112) 또는 상기 상부 패드 패턴(114)을 노출할 수 있다.
예시적인 실시예에서, 상기 패드 구조물들(116)은 계단 형상을 가지므로 각 패드 구조물들(116)의 상부면의 수직 높이가 서로 다를 수 있다. 따라서, 상기 식각 공정에서, 상기 최하부에 위치하는 패드 구조물(116)에 형성되는 콘택홀(140)이 형성되기 이 전에 상부에 위치하는 패드 구조물(116)에는 이미 콘택홀(140)이 형성될 수 있다. 따라서, 상기 식각 공정에서, 상부에 위치하는 패드 구조물(116)은 과도 식각될 수 있다. 그러나, 상기 패드 구조물(116)이 하부 패드 패턴(112) 및 상부 패드 패턴(114)이 적층된 형상을 가짐으로써 두께가 증가되므로, 상기 과도 식각에 의해 상기 콘택홀(140)의 저면이 하부 패드 패턴(112) 저면 아래까지 펀칭되는 불량이 감소될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 콘택홀(140) 내부에 도전 물질을 형성하여 콘택 플러그(142)를 형성한다.
구체적으로, 상기 콘택홀(140) 측벽에 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 금속막을 형성한 후 상기 제2 층간 절연막(132)의 상부면이 노출되도록 평탄화할 수 있다.
도시하지 않았지만, 상기 제2 층간 절연막(132) 상에 상기 콘택 플러그(142)의 상부면과 전기적으로 연결되는 배선 라인들을 형성할 수 있다. 또한, 상기 제2 층간 절연막(132) 상에 상기 채널 구조물(130)과 전기적으로 연결되는 배선 라인들을 형성할 수 있다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
상기 반도체 소자는 제2 영역에 형성되는 도전 패턴 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략하거나 간략하게 설명한다.
도 16 및 도 17을 참조하면, 상기 제2 영역의 도전 패턴 구조물(107b)의 가장자리는 계단 형상을 가질 수 있다. 상기 제2 영역의 도전 패턴 구조물(107b)은 상기 절연 패턴들(102b), 상기 도전 패턴들(105a), 상부 패드 패턴들(114a) 및 측벽 절연 패턴들(150a)를 포함할 수 있다. 상기 제2 영역의 도전 패턴 구조물(107b)에서, 상기 절연 패턴들(102b) 및 도전 패턴들(105a)은 상기 제1 영역의 절연 패턴들(102b) 및 도전 패턴들(105a)로부터 연장된 것이다.
또한, 상기 제2 영역 내의 상기 절연 패턴들(102b) 및 도전 패턴들(105a)은 가장자리가 계단 형상을 가질 수 있다. 상기 각 도전 패턴들(105a)의 계단 부위의 일부분은 하부 패드 패턴(112a)으로 제공될 수 있다. 본 실시예에서, 상기 하부 패드 패턴(112a)은 상기 각 도전 패턴들(105a)에서 상부에 위치하는 상기 도전 패턴(105a) 및 측벽 절연 패턴들(150a)에 의해 오버랩되지 않는 부위가 될 수 있다.
상기 측벽 절연 패턴(150a)는 상기 하부 패드 패턴(112a) 측벽 상에 형성될 수 있다. 상기 측벽 절연 패턴(150a)는 상기 도전 패턴(105a)에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 측벽 절연 패턴(150a)는 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 일부 실시예에서, 상기 측벽 절연 패턴(150a)는 실리콘 산화물을 포함할 수도 있다. 일부 실시예에서, 상기 측벽 절연 패턴(150a)는 실리콘 산화막 및 실리콘 질화막이 적층되는 구조를 가질 수도 있다.
상기 각 도전 패턴(105a)의 측벽에 형성되는 측벽 절연 패턴(150a)의 상부면은 계단 부위의 상기 각 도전 패턴(105a)의 상부면보다 높을 수 있다. 즉, 상기 각 도전 패턴(105a)의 측벽에 형성되는 측벽 절연 패턴(150a)의 상부면은 계단 부위의 상기 각 도전 패턴(105a)의 상부면보다 돌출될 수 있다.
예시적인 실시예에서, 상기 측벽 절연 패턴(150a)의 제1 방향 폭은 상기 도전 패턴(105a)의 계단 부위의 제1 방향의 폭의 1/2보다 얇은 두께를 가질 수 있다. 또한, 상기 측벽 절연 패턴(150a)의 제1 방향 폭은 상기 제1 영역의 절연 패턴(102b)의 상기 제1 두께보다 두꺼울 수 있다.
상기 상부 패드 패턴(114a)은 적어도 상기 하부 패드 패턴(112a)의 상부면을 덮을 수 있다. 상기 상부 패드 패턴(114a)은 실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114a)은 폴리실리콘을 포함할 수 있다. 상기 상부 패드 패턴(114a)은 상기 하부 패드 패턴(112a)으로부터 실리콘이 에피택셜성장되어 형성된 것일 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114a)의 상부면은 상기 측벽 절연 패턴(150a)의 상부면과 동일한 평면에 위치하거나, 상기 측벽 절연 패턴(150a)의 상부면보다 낮을 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114a)의 두께는 하나의 도전 패턴(105a) 및 하나의 절연 패턴(102b)의 적층 구조의 두께보다 작을 수 있다.
예시적인 실시예에서, 상기 도전 패턴 구조물(107b)의 최상부에는 상기 도전 패턴(105a) 및 상기 상부 패드 패턴(114a)이 적층될 수 있다. 즉, 상기 도전 패턴 구조물(107b)의 최상부에 위치하는 상기 상부 패드 패턴(114a)은 상기 제1 및 제2 영역 상에 형성될 수 있다.
상기 도전 패턴 구조물(107b)을 덮은 제1 층간 절연막(118)이 구비될 수 있다. 상기 제1 영역 상의 상기 도전 패턴 구조물(107b) 및 제1 층간 절연막(118)을 관통하여 상기 기판(100)과 전기적으로 연결되는 채널 구조물(130)이 구비될 수 있다. 상기 제1 층간 절연막(118) 상에는 제2 층간 절연막(132)이 구비될 수 있다.
상기 콘택 플러그들(142)은 상기 제1 및 제2 층간 절연막들(118, 132)을 관통하여 상기 하부 패드 패턴(112a) 및 상부 패드 패턴(114a)이 적층된 패드 구조물들(116a)과 각각 접촉될 수 있다.
도 18 내지 도 23은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 18, 19, 21 및 23은 단면도들이고, 도 20 및 도 22는 평면도들이다.
도 18을 참조하면, 먼저 도 4 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 상기 기판(100)의 하부 절연막 상에 제1 예비 도전 패턴 구조물(106a)을 형성한다. 상기 제1 예비 도전 패턴 구조물(106a)은 도전 패턴(105a) 및 예비 절연 패턴(102a)이 교대로 반복적으로 적층될 수 있다.
상기 제1 예비 도전 패턴 구조물(106a) 및 상기 하부 절연막(101) 상에 컨포멀하게 스페이서 절연막(150)을 형성한다. 상기 스페이서 절연막(150)은 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위 상부면의 적어도 일부분에서 평탄하게 형성될 수 있다.
상기 스페이서 절연막(150)의 두께가 두꺼우면, 후속 공정에서 상부 패드 패턴이 형성되는 수평 부위가 감소될 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(150)은 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위의 제1 방향의 폭의 1/2보다 얇은 두께를 가질 수 있다. 한편, 상기 스페이서 절연막(150)의 두께가 얇으면, 후속 공정에서 상부 패드 패턴의 높이가 작을 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(150)은 상기 제1 영역의 예비 절연 패턴(102a)의 수직 두께보다 두꺼울 수 있다.
상기 스페이서 절연막(150)은 상기 도전 패턴(105a)에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(150)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 일부 예시적인 실시예에서, 상기 스페이서 절연막(150)은 실리콘 산화물을 포함할 수도 있다. 일부 예시적인 실시예에서, 상기 스페이서 절연막(150)은 실리콘 산화막 및 실리콘 질화막을 적층하여 형성할 수도 있다.
도 19 및 도 20을 참조하면, 상기 스페이서 절연막(150)을 이방성 식각함으로써, 상기 제1 예비 도전 패턴 구조물(106a)의 측벽 상에 측벽 절연 패턴(150a)를 형성한다.
상기 측벽 절연 패턴(150a)는 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위의 도전 패턴(105a) 및 예비 절연 패턴(102a)을 보호할 수 있다.
계속하여, 상기 측벽 절연 패턴(150a)과 인접하여 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위에 예비 절연 패턴(102a)을 이방성 식각하여 절연 패턴(102b)을 형성한다.
따라서, 상기 측벽 절연 패턴(150a)과 인접한 계단 부위에 상기 도전 패턴(105a)이 노출될 수 있다. 상기 계단 부위에서 노출되는 상기 도전 패턴(105a)은 하부 패드 패턴(112a)으로 제공될 수 있다.
상기 각 도전 패턴(105a)의 측벽에 형성되는 측벽 절연 패턴(150a)의 상부면은 계단 부위의 상기 각 도전 패턴(105a)의 상부면보다 높을 수 있다. 즉, 상기 각 도전 패턴(105a)의 측벽에 형성되는 측벽 절연 패턴(150a)의 상부면은 계단 부위의 상기 각 도전 패턴(105a)의 상부면보다 돌출될 수 있다. 따라서, 상기 계단 부위의 각 도전 패턴(105a) 상에는 상기 측벽 절연 패턴(150a)에 의해 리세스가 생성될 수 있다.
도 21 및 도 22를 참조하면, 상기 하부 패드 패턴(112a) 상에 선택적 에피택셜 성장 공정을 수행하여, 상부 패드 패턴(114a)을 형성한다. 상기 상부 패드 패턴(114a)은 폴리실리콘을 포함하는 하부 패드 패턴(112a)을 시드로하여 실리콘을 성장시킴으로써 형성할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114a)은 폴리실리콘을 포함할 수 있다. 상기 공정을 수행함으로써, 상기 제2 예비 도전 패턴 구조물(107a)이 형성될 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114a)은 상기 측벽 절연 패턴(150a)에 의해 생성되는 리세스 내에 형성될 수 있다. 일 예로, 상기 상부 패드 패턴(114a)의 상부면은 상기 측벽 절연 패턴(150a)의 상부면과 동일한 평면에 위치하거나 상기 상부 패드 패턴(114a)의 상부면은 상기 측벽 절연 패턴(150a)의 상부면보다 낮을 수 있다. 만일, 상기 상부 패드 패턴(114a)의 상부면이 상기 측벽 절연 패턴(150a)의 상부면보다 높게 형성되는 경우, 상기 상부 패드 패턴(114a)의 과도 성장에 의해 각 층에 형성되는 상부 패드 패턴들(114a)이 서로 접촉하는 불량이 발생될 수 있다.
한편, 상기 제1 예비 도전 패턴 구조물(106a)의 최상부의 도전 패턴(105a)상에는 상기 상부 패드 패턴(114a)이 형성될 수 있다. 따라서, 상기 제2 예비 도전 패턴 구조물(107a)의 최상부에는 도전 패턴(105a) 및 상부 패드 패턴(114a)이 적층된 구조를 가질 수 있다.
도 23을 참조하면, 도 13 및 도 14를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도전 패턴 구조물(107b), 상기 채널 구조물(130), 상기 제1 층간 절연막(118) 및 제2 층간 절연막(132)을 형성할 수 있다. 또한, 상기 개구부 및 상기 개구부 내부에 절연 패턴을 형성할 수 있다.
다시, 도 16 및 도 17을 참조하면, 상기 제1 및 제2 층간 절연막(118, 132)을 식각하여, 상기 패드 구조물들(116a)과 각각 접촉하는 콘택홀들을 형성한다. 즉, 상기 콘택홀들의 저면은 상기 하부 패드 패턴(112a) 또는 상기 상부 패드 패턴(114a)을 노출할 수 있다.
상기 콘택홀 내부에 도전 물질을 형성하여 콘택 플러그(142)를 형성한다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
상기 반도체 소자는 제2 영역에 형성되는 도전 패턴 구조물의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 반도체 소자와 실질적으로 동일하다. 그러므로, 중복되는 설명은 생략하거나 간략하게 설명한다.
도 24 및 도 25를 참조하면, 상기 제2 영역의 도전 패턴 구조물(107d)의 가장자리는 계단 형상을 가질 수 있다.
상기 제2 영역의 도전 패턴 구조물(107d)은 상기 절연 패턴들(102b), 상기 도전 패턴들(105a), 상부 패드 패턴(114b) 및 스페이서 절연막(160)을 포함할 수 있다. 상기 제2 영역의 도전 패턴 구조물(107d)에서, 상기 절연 패턴들(103a) 및 도전 패턴들(105a)은 상기 제1 영역의 절연 패턴들(103a) 및 도전 패턴들(105a)로부터 연장된 것이다. 또한, 상기 제2 영역 내의 상기 도전 패턴들(105a)은 가장자리가 계단 형상을 가질 수 있다. 상기 각 도전 패턴들(105a)의 계단 부위의 일부분은 하부 패드 패턴(112b)으로 제공될 수 있다.
상기 스페이서 절연막(160)은 상기 절연 패턴들(103a) 및 도전 패턴들(105a)이 적층된 구조물의 표면을 덮을 수 있다. 상기 스페이서 절연막(160)은 상기 계단 부위의 도전 패턴(105a)의 표면을 컨포멀하게 덮을 수 있다.
상기 스페이서 절연막(160)은 상기 도전 패턴(105a)에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(160)은 실리콘 질화물과 같은 질화물 계열의 물질을 포함할 수 있다. 일부 실시예에서, 상기 스페이서 절연막(160)은 실리콘 산화물을 포함할 수도 있다.
예시적인 실시예에서, 상기 스페이서 절연막(160)은 상기 도전 패턴 구조물(107d)의 계단 부위의 제1 방향의 폭의 1/2보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(160)은 상기 제1 영역의 절연 패턴(103a)의 수직 두께보다 두꺼울 수 있다.
상기 스페이서 절연막(160)에는 상기 도전 패턴들(105a)의 계단 부위의 일부분을 노출하는 홀들(162, 도 27 참조)이 포함될 수 있다. 예시적인 실시예에서, 상기 홀들(162)은 계단 부위에 형성되는 스페이서 절연막(160) 및 절연 패턴(103a)을 관통할 수 있다. 상기 홀(162)의 저면에서 노출되는 상기 도전 패턴(105a)의 부위는 상기 하부 패드 패턴(112b)으로 제공될 수 있다.
상기 홀들(162) 내부에는 상기 상부 패드 패턴(114b)이 구비될 수 있다. 상기 상부 패드 패턴(114b)은 상기 도전 패턴(105a)의 상부면과 접할 수 있다. 즉, 상기 하부 패드 패턴(112b) 상에 상기 상부 패드 패턴(114b)이 구비될 수 있다.
상기 상부 패드 패턴(114b)은 실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114b)은 폴리실리콘을 포함할 수 있다. 상기 상부 패드 패턴(11b)은 상기 하부 패드 패턴(112b)으로부터 실리콘이 에피택셜성장되어 형성된 것일 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114b)은 상기 홀들(162)내부를 완전하게 채우거나 또는 상기 홀들(162)의 일부를 채울 수 있다. 예를들어, 상기 상부 패드 패턴(114b)의 상부면은 상기 홀들(162)의 상부 입구와 동일한 평면에 위치할 수 있다. 다른 예로, 상기 상부 패드 패턴(114b)의 상부면은 상기 홀들(162)의 상부 입구보다 낮게 위치할 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114b)의 두께는 하나의 도전 패턴(105a) 및 하나의 절연 패턴(103a)의 적층 구조의 두께보다 작을 수 있다.
상기 상부 패드 패턴(114b)은 상기 도전 패턴(105a)의 계단 부위의 상부면의 일부를 덮을 수 있다. 상기 상부 패드 패턴(114b)은 상기 도전 패턴(105a)의 계단 부위의 상부면 상에서 고립된 패턴 형상을 가질 수 있다. 예시적인 실시예에서, 상기 도전 패턴 구조물(107d)의 최상부의 상기 도전 패턴(105a)에도 고립된 형상의 상기 상부 패드 패턴(114b)이 적층될 수 있다.
상기 도전 패턴 구조물(107d)을 덮은 제1 층간 절연막(118)이 구비될 수 있다. 상기 제1 영역 상의 상기 도전 패턴 구조물(107d) 및 제1 층간 절연막(118)을 관통하여 상기 기판(100)과 전기적으로 연결되는 채널 구조물(130)이 구비될 수 있다. 상기 제1 층간 절연막(118) 상에는 제2 층간 절연막(132)이 구비될 수 있다.
상기 콘택 플러그들(142)은 상기 제1 및 제2 층간 절연막들(118, 132)을 관통하여 상기 하부 패드 패턴(112b) 및 상부 패드 패턴(114b)이 적층된 패드 구조물들(116b)과 각각 접촉될 수 있다.
도 26 내지 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 26, 27 및 29 은 단면도들이고, 도 28, 30 및 도 31은 평면도이다.
도 26을 참조하면, 먼저 도 4 내지 도 7을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 상기 기판(100)의 하부 절연막 상에 제1 예비 도전 패턴 구조물(106a)을 형성한다. 상기 제1 예비 도전 패턴 구조물(106a)은 도전 패턴(105a) 및 예비 절연 패턴(102a)이 교대로 반복적으로 적층될 수 있다.
상기 제1 예비 도전 패턴 구조물(106a) 및 상기 하부 절연막(101) 상에 컨포멀하게 스페이서 절연막(160)을 형성한다. 상기 스페이서 절연막(160)은 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위 상부면의 적어도 일부분에서 평탄하게 형성될 수 있다.
상기 스페이서 절연막(160)의 두께가 두꺼우면, 후속 공정에서 상부 패드 패턴이 형성되는 수평 부위가 감소될 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(160)은 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위의 제1 방향의 폭의 1/2보다 얇은 두께를 가질 수 있다. 한편, 상기 스페이서 절연막(160)의 두께가 얇으면, 후속 공정에서 상부 패드 패턴의 높이가 작을 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(160)은 상기 제1 영역의 예비 절연 패턴(102a)의 수직 두께보다 두꺼울 수 있다.
상기 스페이서 절연막(160)은 상기 도전 패턴(105a)에 대해 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서 절연막(160)은 실리콘 질화물과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 일부 예시적인 실시예에서, 상기 스페이서 절연막(160)은 실리콘 산화물을 포함할 수도 있다.
도 27 및 도 28을 참조하면, 상기 제1 예비 도전 패턴 구조물(106a)의 계단 부위 상에 형성되는 스페이서 절연막(160) 및 그 하부의 예비 절연 패턴(102a)을 식각함으로써 홀들(162)을 형성할 수 있다. 상기 예비 절연 패턴(102a)은 절연 패턴(103a)으로 변환된다. 상기 각각의 홀들(162) 저면에는 상기 도전 패턴(105a)의 상부면이 노출될 수 있다. 상기 홀들(162) 에 의해 노출되는 상기 도전 패턴(105a)은 하부 패드 패턴(112b)으로 제공될 수 있다.
도 29 및 도 30을 참조하면, 상기 계단 부위에 노출되는 상기 하부 패드 패턴(112b) 상에 선택적 에피택셜 성장 공정을 수행하여, 상부 패드 패턴(114b)을 형성한다. 상기 상부 패드 패턴(114b)은 폴리실리콘을 포함하는 하부 패드 패턴(112b)을 시드로하여 실리콘을 성장시킴으로써 형성할 수 있다. 예시적인 실시예에서, 상기 상부 패드 패턴(114b)은 폴리실리콘을 포함할 수 있다. 상기 공정을 수행함으로써, 상기 제2 예비 도전 패턴 구조물(107c)이 형성될 수 있다.
예시적인 실시예에서, 상기 상부 패드 패턴(114b)은 상기 홀들(162)내부에 형성될 수 있다. 일 예로, 상기 상부 패드 패턴(114b)는 상기 홀들(162)을 완전하게 채우거나 또는 상기 홀들(162)의 일부를 채울 수 있다.
상기 상부 패드 패턴(114b)은 상기 도전 패턴(105a)의 계단 부위의 상부면 일부분에 고립된 형상을 가지면서 형성될 수 있다.
한편, 상기 제1 예비 도전 패턴 구조물(106a)의 최상부의 도전 패턴(105a)상에는 고립된 형상의 상부 패드 패턴(114b)이 형성될 수 있다.
도 31을 참조하면, 도 13 및 도 14를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도전 패턴 구조물(107d), 상기 채널 구조물(130), 상기 제1 층간 절연막(118) 및 제2 층간 절연막(132)을 형성할 수 있다. 또한, 상기 개구부(134) 및 상기 개구부(134) 내부에 제2 절연 패턴(136)을 형성할 수 있다.
다시, 도 24 및 도 25을 참조하면, 상기 제1 및 제2 층간 절연막(118, 132)을 식각하여, 상기 하부 패드 패턴(112b) 및 상부 패드 패턴(114b)이 적층된 패드 구조물들(116b)과 각각 접촉하는 콘택홀들을 형성한다. 즉, 상기 콘택홀들의 저면은 상기 하부 패드 패턴(112b) 또는 상기 상부 패드 패턴(114b)을 노출할 수 있다.
상기 콘택홀 내부에 도전 물질을 형성하여 콘택 플러그(142)를 형성한다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 도전 패턴과 연결되는 콘택 플러그들의 불량이 감소될 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 102b : 절연 패턴
104b : 도전 패턴 106c : 도전 패턴 구조물
110 : 측벽 절연 패턴 112 : 하부 패드 패턴
114 : 상부 패드 패턴 116 : 패드 구조물
130 : 채널 구조물 142 : 콘택 플러그

Claims (20)

  1. 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들의 가장자리는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함하고;
    상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들;
    상기 도전 패턴들 측벽 상에 각각 구비되어 상기 도전 패턴들의 측벽을 덮는 측벽 절연 패턴들;
    계단 부위의 상기 도전 패턴들의 상부면 및 상기 측벽 절연 패턴들의 일부의 표면 상에 각각 구비되는 상부 패드 패턴들;
    상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함되는 반도체 소자.
  2. 제1항에 있어서, 상기 도전 패턴들 및 상기 상부 패드 패턴들은 폴리실리콘을 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 상부 패드 패턴들은 상기 도전 패턴들의 상부면으로부터 에피택셜 성장에 의해 형성되는 폴리실리콘을 포함하는 반도체 소자.
  4. 제1항에 있어서, 상기 측벽 절연 패턴들은 상기 도전 패턴들 및 절연 패턴들에 대해 높은 식각 선택비를 갖는 절연 물질을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 측벽 절연 패턴의 상부면 및 계단 부위의 상기 도전 패턴의 상부면은 동일한 평면에 위치하는 반도체 소자.
  6. 제1항에 있어서, 상기 상부 패드 패턴의 단부는 상기 상부 패드 패턴 저면과 접하는 도전 패턴의 단부보다 측방으로 더 돌출된 형상을 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 상부 패드 패턴의 저면은 상기 측벽 절연 패턴의 상부면의 적어도 일부분과 접하는 반도체 소자.
  8. 제1항에 있어서, 상기 상부 패드 패턴의 상부면은 상기 상부 패드 패턴보다 한 층 위에 형성되는 상기 측벽 절연 패턴의 상부면보다 낮게 위치하는 반도체 소자.
  9. 제1항에 있어서, 상기 측벽 절연 패턴의 상부면은 상기 측벽 절연 패턴과 접하는 계단 부위의 상기 도전 패턴의 상부면보다 높게 위치하는 반도체 소자.
  10. 제1항에 있어서, 상기 상부 패드 패턴은 상기 계단 부위의 상기 도전 패턴의 노출된 상부면 전체를 덮는 반도체 소자.
  11. 제1항에 있어서, 상기 상부 패드 패턴은 상기 계단 부위의 상기 도전 패턴의 상부면 일부를 덮는 고립된 패턴 형상을 갖는 반도체 소자.
  12. 제1항에 있어서, 상기 콘택 플러그의 저면은 상기 상부 패드 패턴 및 상기 상부 패드 패턴과 접하는 하부의 도전 패턴의 적층 구조의 상부 표면 또는 내부에 위치하는 반도체 소자.
  13. 제1항에 있어서, 상기 측벽 절연 패턴들은 상기 절연 패턴들 상에 각각 구비되는 반도체 소자.
  14. 제1항에 있어서, 각각의 상기 도전 패턴들의 저면과 접하는 절연 패턴은 상기 절연 패턴 상에 위치하는 상기 도전 패턴보다 긴 길이를 갖는 반도체 소자.
  15. 제1항에 있어서, 각각의 상기 상부 패드 패턴의 두께는 하나의 상기도전 패턴 및 하나의 상기 절연 패턴이 적층된 구조의 두께보다 작은 반도체 소자.
  16. 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들은 폴리실리콘을 포함하고, 상기 도전 패턴들의 가장자리에는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함하고;
    상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들;
    상기 도전 패턴들 측벽 상에 구비되어 상기 도전 패턴들의 측벽을 덮고, 상기 절연 패턴들 상에 각각 구비되는 측벽 절연 패턴들;
    상기 도전 패턴들의 계단 부위의 상부면 및 상기 측벽 절연 패턴들의 일부의 상부면 상에 각각 구비되고, 폴리실리콘을 포함하는 상부 패드 패턴들;
    상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막;
    상기 도전 패턴들 및 절연 패턴들을 관통하여 상기 기판과 연결되고, 유전막 구조물, 채널, 매립 절연 패턴 및 상부 도전 패턴을 포함하는 채널 구조물;
    상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함되고,
    상기 상부 패드 패턴의 상부면은 상기 상부 패드 패턴보다 한 층 위에 형성되는 상기 측벽 절연 패턴의 상부면보다 낮게 배치되는 반도체 소자.
  17. 제16항에 있어서, 상기 측벽 절연 패턴의 상부면 및 상기 하부 패드 패턴의 상부면은 동일한 평면에 위치하는 반도체 소자.
  18. 제16항에 있어서, 각각의 상기 도전 패턴들의 저면과 접하는 절연 패턴은 상기 절연 패턴 상에 위치하는 상기 도전 패턴보다 긴 길이를 갖는 반도체 소자.
  19. 제16항에 있어서, 상기 도전 패턴들은 제1 방향으로 연장되는 라인 형상을 갖는 반도체 소자.
  20. 기판 상에, 상기 기판 표면에 대해 수직한 수직 방향으로 서로 이격되도록 도전 패턴들이 배치되고, 상기 도전 패턴들은 폴리실리콘을 포함하고, 상기 도전 패턴들의 가장자리에는 상기 각 도전 패턴들이 상부에 위치하는 도전 패턴에 의해 오버랩되지 않는 계단 부위를 포함하고;
    상기 도전 패턴들의 수직 방향 사이에 개재되는 절연 패턴들;
    상기 도전 패턴들 측벽 상에 각각 구비되어 적어도 상기 도전 패턴들의 측벽을 덮는 측벽 절연 패턴들;
    상기 도전 패턴들의 계단 부위의 상부면 상에 각각 구비되고, 폴리실리콘을 포함하는 상부 패드 패턴들;
    상기 도전 패턴들, 절연 패턴들, 측벽 절연 패턴들 및 상부 패드 패턴들을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하고 상기 상부 패드 패턴들과 각각 접촉하는 콘택 플러그들이 포함되고,
    각각의 상기 콘택 플러그의 저면은 상기 상부 패드 패턴 및 상기 상부 패드 패턴과 접하는 하부의 도전 패턴의 적층 구조의 상부 표면 또는 내부에 위치하고,
    각각의 상기 상부 패드 패턴의 두께는 하나의 도전 패턴 및 하나의 절연 패턴의 적층 구조의 두께보다 작은 반도체 소자.

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