CN112992913A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：基底；导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；绝缘图案，位于导电图案之间；侧壁绝缘图案，位于导电图案的侧壁上，以覆盖导电图案的侧壁；上垫图案，位于导电图案的台阶部分的上表面上；绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；以及接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案。

Description

半导体装置
于2019年12月17日在韩国知识产权局提交的并且题目为“半导体装置”的第10-2019-0168614号韩国专利申请通过引用全部包含于此。
技术领域
实施例涉及半导体装置。
背景技术
近来，已经考虑了存储器单元从基底的表面垂直堆叠的垂直型存储装置。包括在存储器单元中的堆叠的导电图案的边缘部分可以具有台阶形状，并且边缘部分的上表面可以分别用作垫图案。接触插塞可以形成在垫图案中的每个上。
发明内容
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底；导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；绝缘图案，位于导电图案之间；侧壁绝缘图案，位于导电图案的侧壁上，以覆盖导电图案的侧壁；上垫图案，位于导电图案的台阶部分的上表面上；绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；以及接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案。
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底；导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案包括多晶硅，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；绝缘图案，位于导电图案之间；侧壁绝缘图案，位于导电图案的侧壁上，以覆盖导电图案的侧壁，侧壁绝缘图案分别位于绝缘图案上；上垫图案，位于导电图案的台阶部分的上表面上，上垫图案包括多晶硅；绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；沟道结构，穿过导电图案和绝缘图案，沟道结构连接到基底，并且沟道结构包括介电层结构、沟道、掩埋绝缘图案和上导电图案；以及接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案，其中，一个上垫图案的上表面在竖直方向上距基底比相邻的侧壁绝缘图案的上表面在竖直方向上距基底近，所述相邻的侧壁绝缘图案比所述一个上垫图案高一个水平。
实施例可以通过提供一种半导体装置来实现，该半导体装置包括：基底；导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案包括多晶硅，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；绝缘图案，位于导电图案之间；侧壁绝缘图案，分别位于导电图案的侧壁上，以覆盖导电图案的侧壁；上垫图案，位于导电图案的台阶部分的上表面上，上垫图案包括多晶硅；绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；以及接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案，其中，每个接触插塞的底部位于包括一个上垫图案和与所述一个上垫图案接触的下导电图案的堆叠结构的上表面或内部部分处，并且每个上垫图案在竖直方向上的厚度小于一个导电图案和一个绝缘图案堆叠的结构在竖直方向上的厚度。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
图1和图2是根据示例实施例的半导体装置的剖视图和平面图；
图3是半导体装置中的垫结构的一部分的剖视图；
图4至图15是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图；
图16和图17是根据示例实施例的半导体装置的剖视图和平面图；
图18至图23是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图；
图24和图25是根据示例实施例的半导体装置的剖视图和平面图；以及
图26至图31是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图。
具体实施方式
在下文中，与基底的上表面基本上垂直的方向被定义为竖直方向。与基底的上表面基本上平行并且彼此交叉的两个方向分别被定义为第一方向和第二方向。在示例实施例中，第一方向和第二方向可以基本上彼此垂直。
图1和图2是根据示例实施例的半导体装置的剖视图和平面图。图3是半导体装置中的垫结构的一部分的剖视图。
参照图1至图3，基底100可以包括第一区域和第二区域。第一区域可以是设置有存储器单元的单元区域，并且第二区域可以是形成有布线的布线区域。在实施方式中，第二区域可以位于第一区域的边缘的(例如，在第一方向上的)侧面处。在实施方式中，如图1和图2中所示，第二区域可以位于第一区域的一个边缘的一侧处。另外，在附图中可以仅示出第一区域的一部分。在实施方式中，第一区域在第一方向上的宽度可以大于第二区域在第一方向上的宽度。
基底100可以包括例如诸如硅或锗的半导体材料。
下绝缘层101可以位于基底100上。导电图案结构106c可以位于下绝缘层101上。
导电图案结构106c可以从第一区域延伸到第二区域。导电图案结构106c可以在与基底100的表面平行的第一方向上延伸。
多个导电图案结构106c可以在第二方向上彼此间隔开。开口134可以位于导电图案结构106c之间。在实施方式中，单元块可以被开口134分割。在这种情况下，开口134可以位于单元块之间。
首先，可以描述第一区域上的导电图案结构106c。
第一区域上的导电图案结构106c可以包括交替堆叠的导电图案104b和绝缘图案102b。在实施方式中，导电图案104b可以自基底100的上表面沿竖直方向彼此间隔开。在实施方式中，导电图案104b中的每个可以具有在第一方向上延伸的线形状或条形状。
导电图案104b和绝缘图案102b的上表面和下表面(例如，背离基底100的表面和面向基底100的表面)可以是基本上平坦的。
在实施方式中，导电图案104b可以在竖直方向上具有第一厚度t1。绝缘图案102b可以在竖直方向上具有小于第一厚度t1的第二厚度t2。
导电图案104b可以包括地选择线(GSL)、串选择线(SSL)以及位于地选择线与串选择线之间的字线。
导电图案104b可以包括多晶硅。
在下文中，可以描述第二区域上的导电图案结构106c。
第二区域上的导电图案结构106c的边缘部分或侧面可以具有台阶形状。第二区域上的导电图案结构106c可以包括绝缘图案102b、导电图案104b、上垫图案114和侧壁绝缘图案110。
第二区域上的导电图案结构106c的绝缘图案102b和导电图案104b可以从第一区域上的导电图案结构106c的绝缘图案102b和导电图案104b延伸(例如，可以与第一区域上的导电图案结构106c的绝缘图案102b和导电图案104b连续)。在实施方式中，第二区域上的绝缘图案102b和导电图案104b可以具有与第一区域上的绝缘图案102b和导电图案104b的层叠结构相同的层叠结构。在实施方式中，绝缘图案102b中的每个可以在竖直方向上位于导电图案104b之间，使得导电图案104b可以通过绝缘图案102b在竖直方向上彼此间隔开。导电图案104b可以在第一方向上(例如，纵长地)延伸。
另外，第二区域上的绝缘图案102b和导电图案104b的边缘可以具有台阶形状。与导电图案104b中的一个导电图案104b的底部(例如，面对基底100的侧面)接触的绝缘图案102b可以在第一方向上具有比位于该绝缘图案102b上的导电图案104b的长度大的长度。在实施方式中，与导电图案104b中的一个导电图案104b的底部接触的绝缘图案102b可以从定位在该绝缘图案102b上的所述一个导电图案104b沿第一方向突出或者突出超过定位在该绝缘图案102b上的所述一个导电图案104b。
在第二区域上的每个导电图案104b中，与定位在其之上的导电图案104b(例如，在竖直方向上距基底100较远的相邻的导电图案104b)不叠置的部分可以被称为台阶部分。每个导电图案104b的台阶部分的至少一部分可以用作下垫图案112。在实施方式中，在每个导电图案104b中，其与定位在其之上的导电图案104b和侧壁绝缘图案110叠置的部分可以是下垫图案112。
侧壁绝缘图案110可以分别位于导电图案104b的侧壁上。侧壁绝缘图案110可以分别覆盖导电图案104b(例如，导电图案104b中的每个)的侧壁。侧壁绝缘图案110可以分别位于绝缘图案102b上。
侧壁绝缘图案110可以包括相对于导电图案104b和绝缘图案102b具有(例如，高)蚀刻选择率的绝缘材料(例如，可以相对于导电图案104b和绝缘图案102b在同样的蚀刻条件下被以不同的速率蚀刻)。在实施方式中，侧壁绝缘图案110可以包括例如诸如氮化硅的氮化物。
在实施方式中，侧壁绝缘图案110的上表面(例如，在竖直方向上背离基底100的表面)和下垫图案112的上表面可以彼此基本上共面。在实施方式中，侧壁绝缘图案110的下(例如，面对基底100的)表面可以与下垫图案112的下表面基本上共面，或者侧壁绝缘图案110的下表面可以低于下垫图案112的下表面(例如，在竖直方向上比下垫图案112的下表面靠近基底100)。
上垫图案114可以至少覆盖下垫图案112的整个上表面。在实施方式中，上垫图案114可以位于下垫图案112的上表面和侧壁绝缘图案110的一部分的上表面上。在实施方式中，上垫图案114的端部可以在第一方向上从其下面的下垫图案112的端部突出或者突出超过其下面的下垫图案112的端部。在实施方式中，上垫图案114的端部可以在第一方向上不从其下面的侧壁绝缘图案110的端部突出或者不突出超过其下面的侧壁绝缘图案110的端部。
上垫图案114可以包括硅。在实施方式中，上垫图案114可以包括多晶硅。上垫图案114可以包括从下垫图案112通过外延生长形成的硅。
在实施方式中，上垫图案114的上表面可以比在该上垫图案114的一个水平之上定位的侧壁绝缘图案110的上表面低(例如，在竖直方向上距基底100近)。换言之，上垫图案114的上表面在竖直方向上距基底100可以比同该上垫图案相比高一个水平的相邻的侧壁绝缘图案110的上表面在竖直方向上距基底近。在实施方式中，上垫图案114(在竖直方向上)的厚度可以小于导电图案104b中的一个和绝缘图案102b中的一个所堆叠的结构的厚度。如果上垫图案的厚度大于导电图案中的一个和绝缘图案中的一个所堆叠的结构的厚度，则可能发生相邻的上垫图案之间的桥接故障。
下垫图案112中的一个和上垫图案114中的一个所堆叠的结构可以用作垫结构116。接触插塞142可以位于垫结构116上。垫结构116的竖直厚度可以大于导电图案104b中的一个的第一厚度t1。
在实施方式中，上垫图案114可以在导电图案结构106c中形成在最上面的导电图案104b上。在实施方式中，位于导电图案结构106c的顶部上或顶部处(例如，在竖直方向上距基底100最远)的上垫图案114可以形成在第一区域和第二区域上。
第一绝缘夹层118可以覆盖导电图案结构106c。第一绝缘夹层118的上表面可以是基本上平坦的。第一绝缘夹层118可以包括氧化硅。
沟道结构130可以穿过第一区域上的导电图案结构106c和第一绝缘夹层118，并且沟道结构130可以电连接到基底100。
在实施方式中，还可以在基底100与沟道结构130之间形成半导体图案120。半导体图案120可以包括例如单晶硅或多晶硅。
沟道结构130可以包括介电层结构122、沟道124、掩埋绝缘图案126和上导电图案128。沟道124可以具有中空圆柱形状或杯状形状。沟道124可以包括多晶硅或单晶硅。掩埋绝缘图案126可以填充沟道124的内部空间。介电层结构122可以围绕沟道124的外壁。介电层结构122可以包括顺序地堆叠在沟道124的外壁上的遂道绝缘层、电荷存储层和阻挡层。上导电图案128可以形成在掩埋绝缘图案126上，并且上导电图案128可以电连接到沟道124。
第二绝缘夹层132可以形成在第一绝缘夹层118上。第一绝缘夹层118和第二绝缘夹层132可以包括相同的材料，使得第一绝缘夹层118和第二绝缘夹层132可以合并成一个绝缘夹层。
在实施方式中，第二绝缘图案136可以填充导电图案结构106c之间的开口134。在实施方式中，共源极线可以穿过开口134中的第二绝缘图案136而形成，并且共源极线可以连接到基底100。共源极线可以通过第二绝缘图案136与导电图案104b间隔开。
接触插塞142可以穿过第一绝缘夹层118和第二绝缘夹层132，使得接触插塞142可以分别接触垫结构116。在实施方式中，接触插塞142可以分别电连接到导电图案104b。在实施方式中，接触插塞142可以包括阻挡金属图案和金属图案。
接触插塞142可以分别接触上垫图案114。接触插塞142的底部可以位于包括堆叠的上垫图案114和下垫图案112的堆叠结构的上表面或内部部分处。在实施方式中，接触插塞142的底部可以位于垫结构116的上表面或内部部分处。在实施方式中，与相对定位在上部台阶(例如，在竖直方向上远离基底100的台阶)处的垫结构116接触的接触插塞142的底部可以位于该垫结构116的下内部部分处(例如，可以在该垫结构116中穿透得较深)。与相对定位在下部台阶(例如，在竖直方向上接近基底100的台阶)处的垫结构116接触的接触插塞142的底部可以位于该垫结构116的上内部部分或上表面处(例如，可以在该垫结构116中穿透得较浅)。
在实施方式中，可以增大接触插塞142的底部所定位在的(例如，垫或连接结构的)部分的厚度，从而可以增大用于形成接触插塞142的工艺裕度。在实施方式中，可以减少接触插塞142的缺陷。在实施方式中，可以减少接触插塞142与垫结构116之间的非接触(例如，断开)或者冲孔缺陷(在该缺陷中接触插塞142延伸到目标垫结构下方的导电图案中)。
还可以在第二绝缘夹层132上形成电连接到接触插塞142的上表面的布线。在实施方式中，布线可以具有在第二方向上延伸的线形状。还可以在第二绝缘夹层132上形成电连接到沟道结构130的布线。
图4至图15是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图。
图4至图6、图8、图9、图11、图13和图15是剖视图，图7、图10、图12和图14是平面图。
参照图4，可以在包括第一区域和第二区域的基底100上形成下绝缘层101。可以在下绝缘层101上交替且重复地形成第一导电层104和绝缘层102以形成堆叠结构。在实施方式中，下绝缘层101和绝缘层102可以由诸如氧化硅、碳酸硅或氟氧化硅的氧化物形成。在实施方式中，第一导电层104可以由多晶硅形成。
在实施方式中，直接接触基底100的下绝缘层101可以具有比其之上的每个绝缘层102的竖直厚度大的竖直厚度。在实施方式中，每个绝缘层102可以具有比每个第一导电层104的厚度小的厚度。由于使每个绝缘层102的厚度减小，所以可以使堆叠结构的高度减小。
参照图5，可以蚀刻绝缘层102和第一导电层104的部分，以形成在边缘部分处具有台阶形状的第一初始导电图案结构106a。第一初始导电图案结构106a可以包括交替堆叠的初始导电图案104a和初始绝缘图案102a。下绝缘层101可以以预定厚度保留在基底100的表面上，使得基底100的该表面可以被下绝缘层101覆盖。在实施方式中，基底100的与第一初始导电图案结构106a相邻的表面可以不被暴露。
在实施方式中，第一初始导电图案结构106a的边缘部分可以具有台阶形状(例如，在第一方向上向下的台阶)。在实施方式中，第一初始导电图案结构106a的边缘部分可以在第一方向和第二方向中的每个方向上具有台阶形状(例如，向下的台阶)。
初始绝缘图案102a的上表面可以在第一初始导电图案结构106a的台阶部分处被暴露。在实施方式中，在台阶部分处的初始绝缘图案102a可以具有比沉积时的绝缘层102的厚度小的厚度。在实施方式中，定位在台阶部分处的初始绝缘图案102a可以具有与沉积时的绝缘层102的厚度基本上相同的厚度。
参照图6和图7，可以部分地蚀刻被第一初始导电图案结构106a的侧壁暴露的初始导电图案104a，以形成导电图案104b。在实施方式中，可以通过蚀刻工艺形成由导电图案104b与定位在导电图案104b上和定位在导电图案104b之下的初始绝缘图案102a限定的底切部分108。
蚀刻工艺可以包括各向同性蚀刻工艺。在实施方式中，各向同性蚀刻工艺可以包括湿蚀刻工艺或各向同性干蚀刻工艺。
在实施方式中，底切部分108(在第一方向上)的宽度可以为约
Figure BDA0002682279720000081
至约
Figure BDA0002682279720000082
为了增大底切部分在第一方向上的宽度，可以增大初始导电图案104a(在第一方向上)的长度。因此，第一初始导电图案结构106a在第一方向上的宽度会增大。将底切部分108在第一方向上的宽度保持在约
Figure BDA0002682279720000083
或更大可以帮助防止后续工艺中垫图案之间的桥接故障。在实施方式中，底切部分108在第一方向上的宽度可以为约
Figure BDA0002682279720000084
至约
Figure BDA0002682279720000085
参照图8，可以形成侧壁绝缘图案110以填充底切部分108。
在实施方式中，可以在第一初始导电图案结构106a的表面上共形地形成绝缘层以填充底切部分108。之后，可以各向异性地蚀刻绝缘层以形成侧壁绝缘图案110。
侧壁绝缘图案110可以包括相对于导电图案104b和初始绝缘图案102a具有高蚀刻选择率的绝缘材料。在实施方式中，侧壁绝缘图案110可以由诸如氮化硅的氮化物形成。
参照图9和图10，可以蚀刻位于第一初始导电图案结构106a的台阶部分上的初始绝缘图案102a，以形成绝缘图案102b。通过蚀刻工艺，可以使导电图案104b的台阶部分的上表面和侧壁绝缘图案110的上表面暴露。蚀刻工艺可以包括各向异性蚀刻工艺。侧壁绝缘图案110可以形成在导电图案104b的侧壁上。
在实施方式中，侧壁绝缘图案110的侧壁和绝缘图案102b的侧壁可以与第一初始导电图案结构106a的台阶部分的侧壁对应。在实施方式中，导电图案104b的上表面和侧壁绝缘图案110的上表面可以在第一初始导电图案结构106a的台阶部分处被暴露。
在蚀刻工艺之后，与基底100的表面接触的下绝缘层101可以保持预定厚度。在实施方式中，基底100的该表面可以被下绝缘层101覆盖。
在第一初始导电图案结构106a中，第一区域上的导电图案104b可以用作栅极图案，并且第二区域上的导电图案104b可以连接到栅极图案。在实施方式中，在第二区域上的导电图案104b中，暴露的台阶部分可以用作下垫图案112。
参照图11和图12，可以通过选择性外延生长工艺在下垫图案112上形成上垫图案114。可以通过使用(包括多晶硅的)下垫图案112作为种子生长硅来形成上垫图案114。在实施方式中，上垫图案114可以包括多晶硅。在实施方式中，可以形成第二初始导电图案结构106b。
当执行选择性外延生长工艺时，可以使上垫图案114在竖直方向和横向方向上生长。在实施方式中，可以在侧壁绝缘图案110的上表面的一部分和下垫图案112的上表面上形成上垫图案114。
上垫图案114的上表面可以低于在该上垫图案114的一个水平之上定位的侧壁绝缘图案110的上表面(例如，可以低于在第一方向上与该上垫图案114横向相邻的侧壁绝缘图案110的上表面)。当上垫图案114的上表面高于在一个水平之上定位的侧壁绝缘图案110的上表面时，上垫图案114和在其一个水平之上定位的下垫图案112可能彼此接触。
下垫图案112中的一个和上垫图案114中的一个所堆叠的结构可以用作垫结构116。
在实施方式中，可以在第二初始导电图案结构106b中的最上面的导电图案104b(例如，在竖直方向上距基底100最远的导电图案104b)上形成上垫图案114。在实施方式中，可以在第一区域和第二区域中在第二初始导电图案结构106b的顶部上堆叠导电图案104b和上垫图案114。
参照图13和图14，可以形成第一绝缘夹层118，以覆盖第二初始导电图案结构106b。
在实施方式中，可以在第二初始导电图案结构106b上形成诸如氧化硅、碳酸硅或氟氧化硅的氧化物层，并且可以使氧化物层的上表面平坦化，以形成第一绝缘夹层118。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
之后，可以在第一区域中穿过第二初始导电图案结构106b和第一绝缘夹层118来形成使基底100的表面暴露的沟道孔。可以分别在沟道孔中形成沟道结构130。在实施方式中，还可以在每个沟道结构130的下面形成接触基底100的半导体图案120。
在实施方式中，可以对被沟道孔暴露的基底100执行选择性外延生长工艺，以形成半导体图案120。可以在半导体图案120上形成包括介电层结构122、沟道124、掩埋绝缘图案126和上导电图案128的沟道结构130。
可以在第一绝缘夹层118上形成第二绝缘夹层132，以覆盖沟道结构130。
可以各向异性地蚀刻第二初始导电图案结构106b与第一绝缘夹层118和第二绝缘夹层132，以形成在第一方向上纵长延伸的开口134。在实施方式中，可以通过开口134使半导体装置的单元块分离。
在实施方式中，可以形成第二绝缘图案136以填充开口134。在实施方式中，可以穿过开口134中的第二绝缘图案136来形成连接到基底的共源极线。共源极线可以通过第二绝缘图案136与导电图案104b间隔开。
在实施方式中，第二初始导电图案结构106b可以彼此分离，从而可以在开口134的侧面处形成导电图案结构106c。导电图案结构106c可以在第一方向上延伸。基底100的表面可以被开口134的底部暴露。
第一区域上的导电图案结构106c可以包括绝缘图案102b和导电图案104b。第二区域上的导电图案结构106c可以包括绝缘图案102b、导电图案104b、上垫图案114和侧壁绝缘图案110。
参照图15，可以蚀刻第一绝缘夹层118和第二绝缘夹层132以分别形成暴露垫结构116的接触孔140。在实施方式中，接触孔140中的每个的底部可以暴露下垫图案112或上垫图案114。
在实施方式中，垫结构116具有台阶形状，并且垫结构116的上表面(例如，相对于基底100)的竖直高度可以彼此不同。在实施方式中，在蚀刻工艺中，在定位在下水平处的垫结构116上形成接触孔140之前，可以已经在定位在上水平处的垫结构116上形成接触孔140。在蚀刻工艺中，可以过蚀刻定位在上水平处的垫结构116。在实施方式中，垫结构116可以包括堆叠的下垫图案112和上垫图案114，并且垫结构116可以具有足够的厚度。在实施方式中，可以减少接触孔140的底部因过蚀刻而在下垫图案的下表面下方延伸或延伸穿过下垫图案的下表面的冲孔缺陷。
再次参照图1和图2，可以在接触孔140中形成导电材料以形成接触插塞142。
在实施方式中，可以在接触孔140和第二绝缘夹层132的表面上共形地形成阻挡金属层，并且可以在阻挡金属层上形成金属层。可以平坦化金属层和阻挡金属层直到第二绝缘夹层132的上表面可以被暴露以形成接触插塞142。
还可以在第二绝缘夹层132上形成电连接到接触插塞142的上表面的布线。另外，还可以在第二绝缘夹层132上形成电连接到沟道结构130的布线。
图16和图17是根据示例实施例的半导体装置的剖视图和平面图。
除了第二区域上的导电图案结构的形状之外，该半导体装置与参照图1至图3描述的半导体装置基本上相同。因此，可以省略或仅简要描述重复的描述。
参照图16和图17，第二区域中的导电图案结构107b的边缘部分可以具有台阶形状。第二区域上的导电图案结构107b可以包括绝缘图案102b、导电图案105a、上垫图案114a和侧壁绝缘图案150a。第二区域上的导电图案结构107b中的绝缘图案102b和导电图案105a可以从第一区域上的导电图案结构107b中的绝缘图案102b和导电图案105a延伸。
第二区域上的绝缘图案102b和导电图案105a的边缘部分可以具有台阶形状。每个导电图案105a的台阶部分的一部分可以用作下垫图案112a。在实施方式中，在每个导电图案105a中，与定位在其之上的导电图案105a和侧壁绝缘图案150a不叠置的部分可以是下垫图案112a。
侧壁绝缘图案150a可以形成在下垫图案112a的侧壁上。侧壁绝缘图案150a可以包括相对于导电图案105a具有高蚀刻选择率的绝缘材料。在实施方式中，侧壁绝缘图案150a可以由诸如氮化硅的氮化物形成。在实施方式中，侧壁绝缘图案150a可以包括氧化硅。在实施方式中，侧壁绝缘图案150a可以具有氧化硅层和氮化硅层堆叠的结构。
导电图案105a中的一个导电图案105a的侧壁上的侧壁绝缘图案150a的上表面可以高于这个导电图案105a的上表面。在实施方式中，相邻的导电图案105a的侧壁上的侧壁绝缘图案150a的上表面可以从这个导电图案105a的上表面突出(例如，可以在竖直方向上从基底100突出得较远)。
在实施方式中，侧壁绝缘图案150a在第一方向上的宽度可以小于导电图案105a的台阶部分在第一方向上的宽度的约1/2。在实施方式中，侧壁绝缘图案150a在第一方向上的宽度可以大于第一区域上的绝缘图案102b的厚度。
上垫图案114a可以至少覆盖下垫图案112a的上表面。上垫图案114a可以包括硅。在实施方式中，上垫图案114a可以包括多晶硅。上垫图案114a可以包括通过从下垫图案112a外延生长而形成的硅。
在实施方式中，上垫图案114a的上表面可以与侧壁绝缘图案150a的上表面共面，或者上垫图案114a的上表面可以低于侧壁绝缘图案150a的上表面。在实施方式中，上垫图案114a的(例如，在竖直方向上的)厚度可以小于包括导电图案105a中的一个和绝缘图案102b中的一个的堆叠结构的厚度。
在实施方式中，导电图案105a和上垫图案114a可以堆叠在导电图案结构107b的顶部上。在实施方式中，导电图案结构107b中的最上面的上垫图案114a可以位于第一区域和第二区域两者上。
第一绝缘夹层118可以覆盖导电图案结构107b。电连接到基底100的沟道结构130可以穿过第一区域上的导电图案结构107b和第一绝缘夹层118。第二绝缘夹层132可以形成在第一绝缘夹层118上。
穿过第一绝缘夹层118和第二绝缘夹层132的接触插塞142可以分别接触垫结构116a。垫结构116a可以包括堆叠的下垫图案112a和上垫图案114a。
图18至图23是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图。
图18、图19、图21和图23是剖视图，图20和图22是平面图。
参照图18，首先，可以执行如参照图4至图5所示的工艺，以在下绝缘层上形成第一初始导电图案结构106a。第一初始导电图案结构106a可以包括交替堆叠的导电图案105a和初始绝缘图案102a。
可以在第一初始导电图案结构106a和下绝缘层101上共形地形成间隔绝缘层150。形成在第一初始导电图案结构106a的台阶部分的至少一部分上的间隔绝缘层150的上表面可以是平坦的。
当间隔绝缘层150的厚度厚时，会使随后形成的上垫图案的水平部分减小。在实施方式中，间隔绝缘层150的厚度可以小于第一初始导电图案结构106a中的台阶部分在第一方向上的宽度的约1/2。如果间隔绝缘层150的厚度太薄，则会使随后形成的上垫图案的高度减小。在实施方式中，间隔绝缘层150的厚度可以大于第一区域上的每个初始绝缘图案102a的竖直厚度。
间隔绝缘层150可以包括相对于导电图案105a具有高蚀刻选择率的绝缘材料。在实施方式中，间隔绝缘层150可以由诸如氮化硅的氮化物形成。在实施方式中，间隔绝缘层150可以由氧化硅形成。在实施方式中，间隔绝缘层150可以具有氧化硅层和氮化硅层堆叠的结构。
参照图19和图20，可以各向异性地蚀刻间隔绝缘层150，以在第一初始导电图案结构106a的侧壁上形成侧壁绝缘图案150a。
侧壁绝缘图案150a可以帮助保护第一初始导电图案结构106a中的台阶部分处的导电图案105a和初始绝缘图案102a。
随后，可以各向异性地蚀刻第一初始导电图案结构106a中的与侧壁绝缘图案150a相邻的台阶部分上的初始绝缘图案102a，以形成绝缘图案102b。
在实施方式中，导电图案105a可以在与侧壁绝缘图案150a相邻的台阶部分处被暴露。每个导电图案105a中的台阶部分可以用作下垫图案112a。
导电图案105a的侧壁上的侧壁绝缘图案150a的上表面可以比该导电图案的台阶部分的上表面高(例如，在竖直方向上距基底100远)。在实施方式中，导电图案105a的侧壁上的侧壁绝缘图案150a的上表面可以从该导电图案105的台阶部分的上表面突出或突出超过该导电图案105的台阶部分的上表面。在实施方式中，由侧壁绝缘图案150a限定的凹部可以形成在导电图案105的台阶部分上。
参照图21和图22，可以对下垫图案112a执行选择性外延生长工艺以形成上垫图案114a。可以通过使用包括多晶硅的下垫图案112a作为种子生长硅来形成上垫图案114a。在实施方式中，上垫图案114a可以包括多晶硅。通过执行所述工艺，可以形成第二初始导电图案结构107a。
在实施方式中，可以在由侧壁绝缘图案150a形成的凹部中形成上垫图案114a。在实施方式中，上垫图案114a的上表面可以与侧壁绝缘图案150a的上表面共面，或者上垫图案114a的上表面可以低于侧壁绝缘图案150a的上表面。如果上垫图案114a的上表面高于侧壁绝缘图案150a的上表面，则处于多个水平处的上垫图案可能通过或由于上垫图案114a的过度生长而彼此接触。
在实施方式中，可以在第一初始导电图案结构106a中的最上面的导电图案105a上形成上垫图案114a。在实施方式中，导电图案105a和上垫图案114a可以堆叠在第二初始导电图案结构107a的顶部上。
参照图23，可以执行参照图13和图14所示的相同工艺以形成导电图案结构107b、沟道结构130、第一绝缘夹层118和第二绝缘夹层132。此外，可以形成开口，并且可以在开口中形成绝缘图案。
再次参照图16和图17，可以蚀刻第一绝缘夹层118和第二绝缘夹层132以分别形成暴露垫结构116a的接触孔。在实施方式中，每个接触孔的底部可以暴露下垫图案112a或上垫图案114a。
可以在接触孔中形成导电层，因此可以分别在接触孔中形成接触插塞。
图24和图25是根据示例实施例的半导体装置的剖视图和平面图。
除了第二区域上的导电图案结构的形状之外，该半导体装置可以与参照图1至图3描述示出的半导体装置基本上相同。因此，可以省略或仅简要描述重复的描述。
参照图24和图25，第二区域上的导电图案结构107d的边缘部分可以具有台阶形状。
第二区域上的导电图案结构107d可以包括绝缘图案103a、导电图案105a、上垫图案114b和间隔绝缘层160。第二区域上的导电图案结构107d中的绝缘图案103a和导电图案105a可以从第一区域上的导电图案结构107d中的绝缘图案103a和导电图案105a延伸。第二区域上的导电图案105a的边缘可以具有台阶形状。每个导电图案105a的台阶部分的一部分可以用作下垫图案112b。
间隔绝缘层160可以覆盖绝缘图案103a和导电图案105a堆叠的结构的表面。间隔绝缘层160可以共形地覆盖导电图案105a的台阶部分的表面。
间隔绝缘层160可以包括相对于导电图案105a具有高蚀刻选择率的绝缘材料。在实施方式中，间隔绝缘层160可以包括诸如氮化硅的氮化物。在实施方式中，间隔绝缘层160可以包括氧化硅。
在实施方式中，间隔绝缘层160可以具有比导电图案结构107d的台阶部分在第一方向上的宽度的约1/2小的厚度。在实施方式中，间隔绝缘层160的厚度可以大于第一区域上的绝缘图案103a中的每个的竖直厚度。
间隔绝缘层160可以包括使导电图案105a的台阶部分暴露的孔162(参照图27)。在实施方式中，孔162可以穿过台阶部分上的间隔绝缘层160和绝缘图案103a。被孔162的底部暴露的导电图案105a可以用作下垫图案112b。
上垫图案114b可以形成在每个孔162中。上垫图案114b可以接触导电图案105a的上表面。在实施方式中，上垫图案114b可以形成在下垫图案112b上。
上垫图案114b可以包括硅。在实施方式中，上垫图案114b可以包括多晶硅。上垫图案114b可以包括通过从下垫图案112b外延生长而形成的硅。
在实施方式中，上垫图案114b可以充分地填充孔162或部分地填充孔162。在实施方式中，上垫图案114b的上表面可以与孔162的上入口共面。在实施方式中，上垫图案114b的上表面可以低于孔162的上入口。
在实施方式中，上垫图案114b的厚度可以小于一个导电图案105a和一个绝缘图案103a的堆叠结构的厚度。
上垫图案114b可以覆盖导电图案105a的台阶部分的上表面的一部分。位于导电图案105a的台阶部分的上表面上的上垫图案114b可以具有孤立(例如，不连续)的形状。在实施方式中，具有孤立的形状的上垫图案114b可以堆叠在导电图案结构107d中的最上面的导电图案105a上。
第一绝缘夹层118可以覆盖导电图案结构107d。沟道结构130可以穿过第一区域上的导电图案结构107d和第一绝缘夹层118，并且沟道结构130可以电连接到基底100。第二绝缘夹层132可以形成在第一绝缘夹层118上。
接触插塞142可以穿过第一绝缘夹层118和第二绝缘夹层132，并且接触插塞142可以分别接触下垫图案112b和上垫图案114b堆叠的垫结构116b。
图26至图31是根据示例实施例的制造半导体装置的方法中的阶段的剖视图和平面图。
图26、图27和图29是剖视图，图28、图30和图31是平面图。
参照图26，首先，可以执行与参照图4至图5所示的工艺相同的工艺，以在下绝缘层上形成第一初始导电图案结构106a。第一初始导电图案结构106a可以包括交替堆叠的导电图案105a和初始绝缘图案102a。
可以在第一初始导电图案结构106a和下绝缘层101上共形地形成间隔绝缘层160。形成在第一初始导电图案结构106a中的台阶部分的至少一部分上的间隔绝缘层160的上表面可以是平坦的。
如果间隔绝缘层160的厚度太厚，则会使随后形成的上垫图案的水平部分减小。在实施方式中，间隔绝缘层160可以具有比第一初始导电图案结构106a中的台阶部分在第一方向上的宽度的约1/2小的厚度。如果间隔绝缘层160的厚度太薄，则会使随后形成的上垫图案的高度减小。在实施方式中，间隔绝缘层160的厚度可以大于第一区域上的每个初始绝缘图案102a的竖直厚度。
间隔绝缘层160可以包括相对于导电图案105a具有高蚀刻选择率的绝缘材料。在实施方式中，间隔绝缘层160可以由诸如氮化硅的氮化物形成。在实施方式中，间隔绝缘层160可以由氧化硅形成。
参照图27和图28，可以蚀刻第一初始导电图案结构106a中的台阶部分上的间隔绝缘层160以及间隔绝缘层160下面的初始绝缘图案102a以形成孔162。可以将初始绝缘图案102a蚀刻成绝缘图案103a。导电图案105a的上表面可以被每个孔162的底部暴露。被孔162暴露的导电图案105a可以用作下垫图案112b。
参照图29和图30，可以对台阶部分的下垫图案112b执行选择性外延生长工艺，以形成上垫图案114b。可以通过使用包括多晶硅的下垫图案112b作为晶种生长硅来形成上垫图案114b。在实施方式中，上垫图案114b可以包括多晶硅。通过执行所述工艺，可以形成第二初始导电图案结构107c。
在实施方式中，可以在每个孔162中形成上垫图案114b。在实施方式中，上垫图案114b可以充分地填充孔162或者可以部分地填充孔162。
在导电图案105a的台阶部分的上表面上的上垫图案114b可以具有孤立的形状。
可以在第一初始导电图案结构106a中的最上面的导电图案105a上形成具有孤立的形状的上垫图案114b。
参照图31，可以执行与参照图13和图14所示的工艺相同的工艺以形成导电图案结构107d、沟道结构130、第一绝缘夹层118和第二绝缘夹层132。在实施方式中，可以形成开口134，并且可以在开口134中形成第二绝缘图案136。
再次参照图24和图25，可以蚀刻第一绝缘夹层118和第二绝缘夹层132以形成使下垫图案112b和上垫图案114b堆叠的垫结构116b暴露的接触孔。在实施方式中，每个接触孔的底部可以暴露下垫图案112b或上垫图案114b。
可以在接触孔中形成导电层，因此可以分别在接触孔中形成接触插塞142。
在根据示例实施例的半导体装置中，可以减少连接到导电图案的接触插塞的缺陷。半导体装置可以用在各种电子产品中。
一个或更多个实施例可以提供一种垂直型存储器装置。
一个或更多个实施例可以提供一种具有减少的工艺缺陷的半导体装置。
在示例实施例中，半导体装置可以包括形成在导电图案的台阶部分上的上垫图案。因此，可以减少接触插塞的非接触或接触插塞的冲孔缺陷。
在此已经公开了示例实施例，虽然采用了特定的术语，但是仅以一般的和描述性的含义来使用和解释它们，而不是为了限制的目的。在某些情况下，对于本领域普通技术人员将明显的是，自提交本申请之时起，除非另外特别指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离本发明的如在权利要求中所阐述的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；
绝缘图案，位于导电图案之间；
侧壁绝缘图案，位于导电图案的侧壁上，以覆盖导电图案的所述侧壁；
上垫图案，位于导电图案的台阶部分的上表面上；
绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；以及
接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案。
2.根据权利要求1所述的半导体装置，其中，导电图案和上垫图案均包括多晶硅。
3.根据权利要求2所述的半导体装置，其中，上垫图案包括通过从导电图案的上表面外延生长而形成的多晶硅。
4.根据权利要求1所述的半导体装置，其中，侧壁绝缘图案包括相对于导电图案和绝缘图案具有高蚀刻选择率的绝缘材料。
5.根据权利要求1所述的半导体装置，其中，侧壁绝缘图案的上表面和导电图案的台阶部分的上表面彼此共面。
6.根据权利要求1所述的半导体装置，其中，上垫图案中的一个上垫图案的端部横向地突出超过导电图案中的与所述一个上垫图案的面对基底侧接触的一个导电图案的端部。
7.根据权利要求1所述的半导体装置，其中，上垫图案的面对基底侧接触侧壁绝缘图案的上表面的至少一部分。
8.根据权利要求1所述的半导体装置，其中，一个上垫图案的上表面在竖直方向上距基底比相邻的侧壁绝缘图案的上表面在竖直方向上距基底近，所述相邻的侧壁绝缘图案比所述一个上垫图案高一个水平。
9.根据权利要求1所述的半导体装置，其中，一个侧壁绝缘图案的上表面在竖直方向上距基底比与所述一个侧壁绝缘图案接触的一个导电图案在台阶部分上的上表面在竖直方向上距基底远。
10.根据权利要求1所述的半导体装置，其中，上垫图案覆盖导电图案的台阶部分的未被绝缘图案覆盖的整个上表面。
11.根据权利要求1所述的半导体装置，其中，每个接触插塞的底部位于包括上垫图案和与该上垫图案接触的下导电图案的堆叠结构的上表面或内部部分处。
12.根据权利要求1所述的半导体装置，其中，导电图案中的一个导电图案在与基底的所述表面平行的第一方向上的长度比绝缘图案中的与所述一个导电图案的面对基底侧接触的绝缘图案在第一方向上的长度小。
13.一种半导体装置，所述半导体装置包括：
基底；
导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案包括多晶硅，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；
绝缘图案，位于导电图案之间；
侧壁绝缘图案，位于导电图案的侧壁上，以覆盖导电图案的所述侧壁，侧壁绝缘图案分别位于绝缘图案上；
上垫图案，位于导电图案的台阶部分的上表面上，上垫图案包括多晶硅；
绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；
沟道结构，穿过导电图案和绝缘图案，沟道结构连接到基底，沟道结构包括介电层结构、沟道、掩埋绝缘图案和上导电图案；以及
接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案，
其中，一个上垫图案的上表面在竖直方向上距基底比相邻的侧壁绝缘图案的上表面在竖直方向上距基底近，所述相邻的侧壁绝缘图案比所述一个上垫图案高一个水平。
14.根据权利要求13所述的半导体装置，其中，侧壁绝缘图案的上表面和导电图案的台阶部分的上表面彼此共面。
15.根据权利要求13所述的半导体装置，其中，导电图案中的一个导电图案在与基底的所述表面平行的第一方向上的长度比绝缘图案中的与所述一个导电图案的面对基底侧接触的绝缘图案在第一方向上的长度小。
16.一种半导体装置，所述半导体装置包括：
基底；
导电图案，位于基底上，导电图案在与基底的表面垂直的竖直方向上彼此间隔开，导电图案包括多晶硅，导电图案的边缘包括台阶部分使得一个导电图案的端部在竖直方向上不与定位在所述一个导电图案之上的导电图案叠置；
绝缘图案，位于导电图案之间；
侧壁绝缘图案，分别位于导电图案的侧壁上，以覆盖导电图案的所述侧壁；
上垫图案，位于导电图案的台阶部分的上表面上，上垫图案包括多晶硅；
绝缘夹层，覆盖导电图案、绝缘图案、侧壁绝缘图案和上垫图案；以及
接触插塞，穿过绝缘夹层，接触插塞分别接触上垫图案，
其中：
每个接触插塞的底部位于包括一个上垫图案和与所述一个上垫图案接触的下导电图案的堆叠结构的上表面或内部部分处，
每个上垫图案在竖直方向上的厚度小于一个导电图案和一个绝缘图案堆叠的结构在竖直方向上的厚度。
17.根据权利要求16所述的半导体装置，其中，侧壁绝缘图案的上表面和导电图案的台阶部分的上表面彼此共面。
18.根据权利要求16所述的半导体装置，其中，上垫图案的端部横向地突出超过与该上垫图案的面对基底侧接触的下导电图案的端部。
19.根据权利要求16所述的半导体装置，其中，侧壁绝缘图案的上表面在竖直方向上距基底比与该侧壁绝缘图案接触的导电图案在台阶部分上的上表面在竖直方向上距基底远。
20.根据权利要求16所述的半导体装置，其中，上垫图案覆盖导电图案的台阶部分的未被绝缘图案覆盖的整个上表面。
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