CN106952926B - 半导体存储器件 - Google Patents

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Abstract

本发明涉及半导体存储器件。一种半导体存储器件包括：包括第一单元阵列区域和外围区域的衬底；多个堆叠结构，其在第一单元阵列区域上在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；覆盖堆叠结构的绝缘层；以及至少一个分离结构，其在外围区域上在第二方向上延伸并且在垂直于衬底的顶表面的方向上穿透绝缘层。

Description

半导体存储器件
技术领域
本发明构思的实施方式涉及半导体存储器件，更具体地，涉及三维半导体存储器件。
背景技术
半导体存储器件已经变得高度集成以提供更高的性能并且降低器件的制造成本。由于半导体存储器件的集成在确定产品价格上是重要的因素，所以需要高度集成的半导体存储器件。典型的二维或平面半导体存储器件的集成的程度主要由单位存储单元占据的面积决定，其受到用于形成精细图案的技术的影响。然而，增加图案精细度所需的工艺设备的成本可以对二维或平面半导体器件的集成设置实际限制。
为了克服这些问题，具有三维排列的存储单元的三维半导体存储器件已经被提出。然而，为了批量生产三维半导体存储器件，新的工艺技术应当被开发，其能提供比二维半导体器件更低的每位制造成本同时保持或超过它们的可靠性水平。
发明内容
本发明构思的实施方式提供具有改善的可靠性的半导体存储器件。
根据本发明构思的一示例实施方式，一种半导体存储器件包括：衬底，其包括第一单元阵列区域和外围区域，外围区域包括在第一方向上彼此面对的第一外围区域和第二外围区域并且第一单元阵列区域被插置在其之间；多个堆叠结构，其在衬底的第一单元阵列区域上在第一方向上延伸，并且在交叉第一方向的第二方向上彼此间隔开；覆盖堆叠结构的绝缘层；以及至少一个分离结构，其在第一外围区域和第二外围区域的至少一个上在第二方向上延伸，并且在垂直于衬底的顶表面的方向上穿透绝缘层。
根据本发明构思的一示例实施方式，一种半导体存储器件包括：衬底，其包括单元阵列区域、外围区域和在单元阵列区域和外围区域之间的接触区域；多个堆叠结构，其在衬底的单元阵列区域和接触区域上，堆叠结构在第一方向上延伸并且在交叉第一方向的第二方向上彼此间隔开；绝缘层，其在衬底的接触区域和外围区域上，绝缘层覆盖堆叠结构；以及多个分离结构，其在第二方向上延伸并且在垂直于衬底的顶表面的第三方向上穿透外围区域上的绝缘层。
根据本发明构思的一示例实施方式，一种制造半导体器件的方法包括：提供衬底，衬底包括单元阵列区域、外围电路区域和在单元阵列区域的周界上的接触区域；在衬底上形成模制结构，模制结构包括在衬底上交替且重复堆叠的牺牲层和绝缘层；图案化模制结构以在衬底的单元阵列区域上形成沟道孔并且以具有阶梯形状侧；在接触区域和外围区域上形成层间电介质图案，层间电介质图案覆盖模制结构的阶梯形状侧；在模制结构和层间电介质图案上形成掩模层，掩模层在衬底的外围电路区域上具有部分地暴露在外围电路区域上的层间电介质图案的开口；使用掩模层作为蚀刻掩模蚀刻层间电介质图案以在层间电介质图案中形成沟槽；去除掩模层；以及形成覆盖图案以填充沟槽的上部。
附图说明
图1是示出根据本发明构思的示例实施方式的半导体器件的电路图。
图2是示出根据本发明构思的示例实施方式的半导体晶片的俯视图。
图3A是图2的部分A的放大俯视图。
图3B是图3A的部分“B”的放大俯视图。
图4是示出包括根据本发明构思的示例实施方式的半导体存储器件的单个单位半导体芯片的俯视图。
图5是示出根据本发明构思的示例实施方式的半导体器件的图4的部分C的放大俯视图。
图6是沿图5的线I-I'截取的剖面图。
图7是沿图5的线II-II'截取的剖面图。
图8是图7的部分E的放大视图。
图9至11是沿图5的线I-I'截取的剖面图。
图12是沿图5的线II-II'截取的剖面图。
图13是图2的部分A的放大视图。
图14是示出通过切割图13的半导体晶片形成的单个单位半导体芯片的俯视图。
图15是图2的部分A的放大视图。
图16是示出通过切割图15的半导体晶片形成的单个单位半导体芯片的俯视图。
图17是图2的部分A的放大视图。
图18是示出通过切割图17的半导体晶片形成的单个单位半导体芯片的俯视图。
图19是示出根据本发明构思的示例实施方式的半导体存储器件的剖面图。
图20A至25A是沿图5的线I-I'截取的剖面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。
图20B至25B是沿图5的线II-II'截取的剖面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。
具体实施方式
图1是示出根据本发明构思的示例实施方式的半导体器件的电路图。
参考图1，根据一实施方式的半导体器件包括公共源极线CSL、多个位线BL0～BL2以及在公共源极线CSL和位线BL0～BL2之间的多个单元串CSTR。
根据实施方式，公共源极线CSL是设置在半导体衬底上的导电层或设置在半导体衬底中的杂质区域。位线BL0～BL2是设置在半导体衬底上并且与半导体衬底间隔开的导电图案，诸如金属线。位线BL0～BL2被二维地排列，并且位线BL0～BL2的每个与多个单元串CSTR并联连接。因此，单元串CSTR被二维地排列在公共源极线CSL或半导体衬底上。
根据实施方式，单元串CSTR的每个包括接地选择晶体管GST、连接到位线BL0～BL2中的一个的串选择晶体管SST以及在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、所述多个存储单元晶体管MCT和串选择晶体管SST被串联连接。接地选择线GSL、多个字线WL0～WL3和多个串选择线SSL0～SSL2分别用作接地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
根据实施方式，接地选择晶体管GST与半导体衬底间隔开基本相同的距离，并且它们的栅电极被共同连接到接地选择线GSL以具有相同电位。接地选择线GSL被设置在公共源极线CSL和最邻近的存储单元晶体管MCT之间。类似地，与公共源极线CSL间隔开基本相同距离的存储单元晶体管MCT的栅电极也被共同连接到字线WL0～WL3中的一个以具有相同电位。单个单元串CSTR包括多个存储单元晶体管MCT，其与公共源极线CSL间隔开不同的距离，并且因此多个字线WL0～WL3能被设置在公共源极线CSL与位线BL0～BL2的每个之间。
根据实施方式，接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT是MOSFET，其使用沟道结构作为沟道区域。在这种情况下，接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST通过共用反转层(inversion layer)被彼此电连接，反转层由从接地选择线GSL、字线WL0～WL3和串选择线SSL产生的边缘场形成。
图2是示出根据本发明构思的示例实施方式的半导体晶片的俯视图。图3A是图2的部分A的放大俯视图。图3B是图3A的部分“B”的放大俯视图。
参考图2、3A和3B，根据一实施方式的半导体晶片1000包括多个单位半导体芯片USC。单位半导体芯片USC被排列成阵列，沿第一方向X和交叉第一方向X的第二方向Y彼此间隔开。
例如，单个单位半导体芯片USC可以包括在第一方向X上彼此面对的一对单元阵列SRS。根据实施方式，单元阵列SRS与在其上多个存储单元栅被设置的区域相应。半导体晶片1000包括第一部分P1和第二部分P2，其每个位于在第一方向X上彼此相邻的单元阵列SRS之间。
根据实施方式，多个第一分离结构RSS1被设置在半导体晶片1000的第一部分P1上，并且多个第二分离结构RSS2被设置在半导体晶片1000的第二部分P2上。第一分离结构RSS1在第一方向X上彼此间隔开，并且第二分离结构RSS2在第一方向X上彼此间隔开。第一分离结构RSS1和第二分离结构RSS2在第二方向Y上延伸。在一实施方式中，第一分离结构RSS1的数目与第二分离结构RSS2的数目相同。
如图3A和3B所示，半导体晶片1000包括多个划片区域SR1和SR2。根据实施方式，划片区域SR1和SR2包括第一划片区域SR1和第二划片区域SR2，第一划片区域SR1位于在第一方向X上彼此面对的单位半导体芯片USC之间，第二划片区域SR2被连接到第一划片区域SR1并且位于在第二方向Y上彼此面对的单位半导体芯片USC之间。第一划片区域SR1可以是半导体晶片1000的第二部分P2的一部分。
在一实施方式中，第一分离结构RSS1跨过半导体晶片1000的第一部分P1和第二划片区域SR2延伸。第二分离结构RSS2跨过第二部分P2和第二划片区域SR2延伸。
单个单位半导体芯片的详细描述参考图4给出。
图4是示出包括根据本发明构思的示例实施方式的半导体存储器件的单个单位半导体芯片的俯视图。
参考图4，根据一实施方式的衬底10包括第一表面10a、第二表面10b、第三表面10c和第四表面10d。当在俯视图中被观察时，第一表面10a和第二表面10b在第二方向Y上彼此面对，并且第三表面10c和第四表面10d在第一方向X上彼此面对。衬底10与图3A的半导体晶片1000相应。
根据实施方式，衬底10包括：一对第一存储器件区域SRS1和第二存储器件区域SRS2、第一外围电路区域PR1、第二外围电路区域PR2、第三外围电路区域PR3和边缘区域ER。第一存储器件区域SRS1和第二存储器件区域SRS2被设置成在第一方向X上彼此面对，并且第一外围电路区域PR1被设置在第一存储器件区域SRS1和第二存储器件区域SRS2之间。第一外围电路区域PR1与图3A的半导体晶片1000的第一部分P1相应。
根据实施方式，当在俯视图中被观察时，第二外围电路区域PR2的每个被设置在第二表面10b和第一存储器件区域SRS1之间以及在第二表面10b和第二存储器件区域SRS2之间。第三外围电路区域PR3被设置在第二外围电路区域PR2之间并且在第一外围电路区域PR1和第二表面10b之间。边缘区域ER中的一个被设置在第一存储器件区域SRS1和第三表面10c之间。边缘区域ER的另一个可以被设置在第二存储器件区域SRS2和第四表面10d之间。多个堆叠结构ST被设置在第一存储器件区域SRS1和第二存储器件区域SRS2上从而构成单元阵列。堆叠结构ST具有在第一方向X上延伸的长轴，并且在第二方向Y上彼此间隔开。第一存储器件区域SRS1上的堆叠结构ST的每个在第一方向X上面对第二存储器件区域SRS2上的堆叠结构ST的每个。第一存储器件区域SRS1和第二存储器件区域SRS2上的堆叠结构ST包括可独立操作的存储器件。
外围晶体管可以被设置在衬底10的第一外围电路区域PR1上。在一实施方式中，第一外围电路区域PR1是用于半导体存储器件的行解码器的区域。设置在行解码器区域中的晶体管将信号提供到图1中绘制的半导体器件的单元阵列中包括的接地选择线、字线WL0～WL3和串选择线SSL0～SSL2，单元阵列被设置在第一存储器件区域SRS1和第二存储器件区域SRS2上。
根据实施方式，外围晶体管被设置在衬底10的第二外围电路区域PR2上。在一实施方式中，第二外围电路区域PR2是用于半导体器件的页缓冲区域。设置在页缓冲区域中的晶体管将信号提供到图1中绘制的半导体器件的单元阵列中包括的位线BL1～BL3，单元阵列被设置在第一存储器件区域SRS1和第二存储器件区域SRS2上。
根据实施方式，外围晶体管被设置在衬底10的第三外围电路区域PR3上。在一实施方式中，第三外围电路区域PR3是用于半导体器件的控制逻辑的区域。设置在控制逻辑区域中的晶体管将信号提供到行解码器中的外围晶体管。
根据实施方式，第一分离结构RSS1被设置在衬底10的第一外围电路区域PR1中，并且第二分离结构RSS2被设置在衬底10的边缘区域ER中。第一分离结构RSS1和第二分离结构RSS2沿交叉堆叠结构ST的延伸方向的方向延伸。例如，堆叠结构ST可以在第一方向X上延伸，并且第一分离结构RSS1和第二分离结构RSS2可以在第二方向Y上延伸。第一分离结构RSS1跨过第一外围电路区域PR1和第三外围电路区域PR3延伸，并且第二分离结构RSS2跨过边缘区域ER延伸。
根据实施方式，第一分离结构RSS1的每个包括在第二方向Y上彼此面对的第一表面SW1和第二表面SW2，并且第二分离结构RSS2的每个包括在第二方向Y上彼此面对的第一表面SW1a和第二表面SW2a。第一分离结构RSS1的第一表面SW1和第二分离结构RSS2的第一表面SW1a邻接衬底10的第一表面10a，并且第一分离结构RSS1的第二表面SW2和第二分离结构RSS2的第二表面SW2a邻接衬底10的第二表面10b。在一实施方式中，衬底10的第一表面10a与第一分离结构RSS1的第一表面SW1和第二分离结构RSS2的第一表面SW1a共面。类似地，衬底10的第二表面10b与第一分离结构RSS1的第二表面SW2和第二分离结构RSS2的第二表面SW2a共面。
在一实施方式中，第一分离结构RSS1被设置为不影响第一外围电路区域PR1和第三外围电路区域PR3中包括的晶体管。例如，在晶体管被设置在第一外围电路区域PR1的中间部分CEP1和第三外围电路区域PR3的中间部分CEP2上的情况下，第一分离结构RSS1不被设置在第一外围电路区域PR1的中间部分CEP1和第三外围电路区域PR3的中间部分CEP2上。换言之，两个第一分离结构RSS1跨过第一外围电路区域PR1的中间部分CEP1和第三外围电路区域PR3的中间部分CEP2延伸而不落在第一外围电路区域PR1的中间部分CEP1和第三外围电路区域PR3的中间部分CEP2上。
参考图3B和4，根据实施方式，边缘区域ER的每个与第二部分P2的除第一划片区域SR1之外的一部分相应。第一分离结构RSS1的数目大于第二分离结构RSS2的数目。
半导体器件的单元阵列和分离结构的详细描述在下面参考附图给出。
图5是图4的部分C的放大俯视图，其示出根据本发明构思的示例实施方式的半导体器件。图6是沿图5的线I-I'截取的剖面图。图7是沿图5的线II-II'截取的剖面图。图8是图7的部分E的放大视图。图9至11是沿图5的线I-I'截取的剖面图。
参考图5、6和7，根据实施方式，第一存储器件区域SRS1和第二存储器件区域SRS2的每个包括单元阵列区域100a和接触区域100b。接触区域100b被设置在单元阵列区域100a的周界处。接触区域100b的一部分被设置在单元阵列区域100a和第一外围电路区域PR1之间。衬底10可以是硅衬底、硅锗衬底、锗衬底或具有在其上生长的外延层的单晶硅衬底。
根据实施方式，多个堆叠结构ST被设置在第一存储器件区域SRS1和第二存储器件区域SRS2的每个上。堆叠结构ST被设置在衬底10的单元阵列区域100a和接触区域100b上。图7中示出的单元杂质区域CSR被设置在在第二方向Y上彼此相邻的堆叠结构ST之间的衬底10中。单元杂质区域CSR在第一方向X上延伸。单元杂质区域CSR与图1的公共源极线CSL相应。单元杂质区域CSR具有与衬底10的导电类型不同的导电类型。
根据实施方式，堆叠结构ST的每个包括相对于衬底10的顶表面垂直堆叠的绝缘图案104a和插置在绝缘图案104a之间的栅电极GE。例如，绝缘图案104a和栅电极GE可以被交替且重复地堆叠在衬底10上。绝缘图案104a可以包括例如硅氧化物层。缓冲绝缘图案20a被另外地设置在衬底10和堆叠结构ST之间。缓冲绝缘图案20a可以包括例如硅氧化物层。
栅电极GE可以包括接地选择栅电极、串选择栅电极或单元栅电极。根据实施方式，最下栅电极GE用作接地选择栅极并且与图1的接地选择线GSL相应。最上栅电极GE用作串选择栅极并且与图1的串选择线SSL0～SSL2中的一个相应。在最上栅极和最下栅极之间的居间栅电极用作单元栅电极并且与图1的字线WL0～WL3相应。
根据实施方式，栅电极GE在第一方向X上延伸。栅电极GE的一些被设置在接触区域100b上。栅电极GE的端部在接触区域100b上被暴露。栅电极GE具有彼此不同的长度。例如，栅电极GE的长度可以随距衬底10逐渐增加的距离而减小。
根据实施方式，绝缘图案104a在第一方向X上延伸，并且绝缘图案104a的长度根据栅电极GE的长度变化。例如，绝缘图案104a可以具有与直接在所述绝缘图案104a之下的栅电极GE的长度基本相同的长度。因此，所述绝缘图案104a分别覆盖直接设置在所述绝缘图案104a下方的栅电极GE的端部。因此，在衬底10的接触区域100b上的堆叠结构ST具有阶梯形状。
栅电极GE可以包括例如掺杂硅，诸如钨、铜、铝等的金属，诸如钛氮化物、钽氮化物的导电金属氮化物和诸如钛、钽等的过渡金属的至少一种。
根据实施方式，多个垂直沟道VC分别沿垂直于衬底10的顶表面的方向穿透堆叠结构ST。当在俯视图中被观察时，多个垂直沟道VC在第一方向X上可以被直线地排列或可以被排列成Z字形图案。垂直沟道VC可以具有中空管或圆筒的形状。垂直沟道VC包括半导体材料。例如，垂直沟道VC可以包括多晶硅层、有机半导体层或碳纳米结构的至少一个。
根据实施方式，电荷存储结构DS被设置在堆叠结构ST和垂直沟道VC之间。例如，电荷存储结构DS可以被设置在栅电极GE和垂直沟道VC之间，并且可以沿垂直沟道VC的侧壁垂直延伸。电荷存储结构DS具有围绕垂直沟道VC的外壁的形状。
根据实施方式，如图8所示，电荷存储结构DS包括阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。阻挡绝缘层BLL被设置在垂直沟道VC和栅电极GE之间，并且隧道绝缘层TL被设置在阻挡绝缘层BLL和垂直沟道VC之间。电荷存储层CTL被设置在阻挡绝缘层BLL和隧道绝缘层TL之间。阻挡绝缘层BLL可以包括硅氧化物层或诸如铝氧化物(Al2O3)层或铪氧化物(HfO2)层的高k电介质层，电荷存储层CTL包括硅氮化物层，并且隧道绝缘层TL可以包括硅氧化物层或诸如铝氧化物(Al2O3)层或铪氧化物(HfO2)层的高k电介质层。
根据实施方式，间隙填充层127被设置在由垂直沟道VC围绕的内部空间中。间隙填充层127包括诸如硅氧化物层、硅氮化物层或硅氮氧化物层的绝缘材料层。
根据实施方式，焊垫D被设置在垂直沟道VC、电荷存储结构DS和间隙填充层127的顶表面上。焊垫D被电连接到垂直沟道VC。焊垫D包括导电材料。或者，焊垫D包括由杂质掺杂的半导体材料，所述杂质的导电类型与垂直沟道VC的导电类型不同。
根据实施方式，水平绝缘层140被设置在电荷存储结构DS和栅电极GE之间。水平绝缘层140延伸到栅电极GE的顶表面和底表面上。水平绝缘层140可以包括诸如SiO2层的硅氧化物层，或者诸如铝氧化物(Al2O3)层或铪氧化物(HfO2)层的高k电介质层。
参考图7，根据实施方式，半导体柱SP被设置在垂直沟道VC和衬底10之间。半导体柱SP被设置在衬底10的顶表面上并且穿透最下栅电极GE。垂直沟道VC与半导体柱SP接触并且被电连接到半导体柱SP。半导体柱SP可以包括其导电类型与衬底10的导电类型相同的半导体或本征半导体。例如，半导体柱SP可以是本征单晶半导体或p型半导体。
如图6所示，根据实施方式，层间电介质图案130被设置在接触区域100b和第一外围电路区域PR1上。在接触区域100b上的层间电介质图案130覆盖阶梯形状堆叠结构ST，并且在第一外围电路区域PR1上的层间电介质图案130覆盖缓冲绝缘图案20a的一部分。层间电介质层130具有其高度与最上绝缘图案104a的顶表面的高度基本相同的顶表面。
层间电介质图案130可以包括例如HDP(高密度等离子体)氧化物、TEOS(原硅酸四乙酯)、PE-TEOS(等离子体增强原硅酸四乙酯)、O3-TEOS(O3-原硅酸四乙酯)、USG(未掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟化硅酸盐玻璃)、SOG(旋涂玻璃)、聚硅氮烷或其任何组合。或者，层间电介质层130可以包括硅氮化物、硅氮氧化物或具有低介电常数的低k材料。
根据实施方式，第一分离结构RSS1被设置在衬底10的第一外围电路区域PR1上。当在俯视图中被观察时，第一分离结构RSS1被插置在在第一方向X上彼此面对的堆叠结构ST之间并且在第二方向Y上延伸。第一分离结构RSS1沿垂直于衬底10的顶表面的方向穿透层间电介质图案130。第一分离结构RSS1的每个包括覆盖图案134和空气间隙AR。覆盖图案134被设置在沟槽132中，沟槽132被从层间电介质图案130的顶表面凹陷以暴露衬底10。空气间隙AR被形成在覆盖图案134和衬底10之间的沟槽132中。空气间隙AR是由通过沟槽132的侧壁暴露的衬底10、覆盖图案134和层间电介质图案130围绕的中空空间。
根据实施方式，衬底10的顶表面由沟槽132凹陷。因此，沟槽132具有其高度比衬底10的顶表面的高度更低的底表面。或者，如图9所示，衬底10的顶表面不被沟槽132凹陷，从而沟槽132的底表面与衬底10的顶表面重合。
根据实施方式，当在俯视图中被观察时，覆盖图案134在第二方向Y上延伸并且具有直线形状或矩形形状。覆盖图案134具有与层间电介质图案130的顶表面共面的顶表面。覆盖图案134具有朝衬底10凸起地延伸的底表面。覆盖图案134包括具有差的台阶覆盖性的绝缘材料。覆盖图案134可以包括例如TEOS(原硅酸四乙酯)层或HDP(高密度等离子体)氧化物层。例如，覆盖图案134可以包括与层间电介质层130的材料基本相同的材料。
根据形成工艺，覆盖图案134可以具有各种形状。
例如，如图10所示，覆盖图案134可以包括附加的空气间隙AAR和绝缘图案134_a。绝缘图案134_a可以被设置在沟槽132上。附加的空气间隙AAR可以被设置在绝缘图案134_a中并且由绝缘图案134_a围绕。
或者，如图11所示，覆盖图案134可以具有平的底表面。
第一分离结构RSS1可以由分别在图6、9、10和11中绘制的第一分离结构RSS1的组合组成。根据实施方式，第一分离结构RSS1和第二分离结构RSS2具有基本相同的形状。
根据实施方式，堆叠结构ST的每个中包括的栅电极GE在第一方向X上施加拉应力并且在第二方向Y上施加压应力。下面描述的接触结构CS能被设置在在第二方向Y上彼此相邻的栅电极GE之间，使得来自相邻栅电极GE的压应力不彼此连接。换言之，接触结构CS能切断由在第二方向Y上彼此相邻的栅电极GE施加的压应力的连接。
根据实施方式，由栅电极GE施加的拉应力通过层间电介质图案130和衬底10被彼此连接。换言之，层间电介质图案130和衬底10能连接由在第一方向X上彼此相邻的栅电极GE施加的拉应力。结果，栅电极GE在第一方向X上施加拉应力，拉应力的大小大于作用在第二方向Y上的压应力的大小，从而半导体器件1000可以遭受翘曲。
在一实施方式中，第一分离结构RSS1被设置在在第一方向X上彼此相邻的栅电极GE之间的区域上，也就是如图3A中示出的半导体晶片1000的第一部分P1和第二部分P2，并且因此能切断作用在第一方向X上的拉应力的连接。因此，半导体晶片1000可以免于翘曲，并且具有更稳定的性能并且更可靠。
根据实施方式，第一层间电介质层MP被设置在层间电介质图案130和堆叠结构ST上。第一层间电介质层MP覆盖最上绝缘图案104a、焊垫D、层间电介质图案130和覆盖图案134的顶表面。第一层间电介质层MP可以包括例如硅氧化物层或硅氮化物层。
根据实施方式，接触结构CS被设置在在第二方向Y上彼此相邻的堆叠结构ST之间。接触结构CS被设置在衬底10上并且从衬底10的顶表面垂直延伸以穿透层间电介质图案130和第一层间电介质层MP。接触结构CS被连接到单元杂质区域CSR。接触结构CS在第一方向X上沿单元杂质区域CSR延伸。在俯视图中接触结构CS可以具有在第一方向X上延伸的矩形形状或直线形状。
根据实施方式，接触结构CS具有其高度比覆盖图案134的顶表面的高度更高的顶表面。
根据实施方式，接触结构CS包括间隔物171和公共源极接触173。公共源极接触173被连接到设置在衬底10中的单元杂质区域CSR。公共源极接触173可以包括例如诸如钨、铜、铝等的金属，或者诸如钛、钽等的过渡金属。间隔物171被设置在公共源极接触173和堆叠结构ST之间。间隔物171可以包括例如绝缘体，诸如硅氧化物或硅氮化物。
根据实施方式，单元接触插塞CGCP被设置在堆叠结构ST的每个上，堆叠结构ST的每个在衬底10的接触区域100b中。单元接触插塞CGCP被电连接到栅电极GE。例如，最上单元接触插塞CGCP可以穿透第一层间电介质层MP和最上绝缘图案104a，并且可以被设置在衬底10的接触区域100b中的最上栅电极GE的一端上。单元接触插塞CGCP具有其高度比第一分离结构RSS1的顶表面的高度更高的顶表面。
单元接触插塞CGCP可以包括诸如钨、铜、铝等的金属，诸如钛氮化物、钽氮化物等的导电金属氮化物或诸如钛、钽等的过渡金属的至少一种。
根据实施方式，第二层间电介质层190被设置在第一层间电介质层MP上。第二层间电介质层190覆盖单元接触插塞CGCP和接触结构CS的顶表面。第二层间电介质层190可以包括例如硅氧化物层或硅氮化物层。
根据实施方式，如图6所示，接触CP被设置在单元接触插塞CGCP上。接触CP穿透第二层间电介质层190并且被电连接到单元接触插塞CGCP。
根据实施方式，如图7所示，位线接触插塞BPLG被设置在焊垫D上。位线接触插塞BPLG穿透在衬底10的单元阵列区域100a上的第二层间电介质层190和第一层间电介质层MP。接触CP和位线接触插塞BPLG可以包括诸如钨的金属。
根据实施方式，如图7所示，位线BL被设置在位线接触插塞BPLG上。如图5所示，位线BL在第二方向Y上跨过堆叠结构ST。接触插塞BPLG将在第二方向Y上的垂直沟道VC电连接到位线BL中的一个。
根据实施方式，连接线CL被设置在接触CP上。在相同高度处第二方向Y上的接触CP将连接线CL中的一个电连接到第二方向Y上的栅电极GE。
图12是沿图5的线II-II'截取的剖面图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图12，根据实施方式，垂直沟道VC和电荷存储结构DS穿透最下栅电极GE和缓冲绝缘图案20a以与衬底10接触。换言之，没有半导体柱SP被设置在衬底10与垂直沟道VC的每个和电荷存储结构DS的每个之间。
图13是图2的部分A的放大视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图13，根据实施方式，第一分离结构RSS1被设置在单位半导体芯片USC中的一对单元阵列SRS之间的第一部分P1上。第二分离结构RSS2被设置在单位半导体芯片USC之间的第一划片区域SR1上。在一实施方式中，第一分离结构RSS1的数目与第二分离结构RSS2的数目相同。
根据实施方式，第一分离结构RSS1和第二分离结构RSS2在第二方向Y上延伸。第一分离结构RSS1跨过第一部分P1和第二划片区域SR2，并且第二分离结构RSS2跨过第一划片区域SR1和第二划片区域SR2。
图14是示出通过切割图13的半导体晶片形成的单个单位半导体芯片的俯视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图14，根据实施方式，第一分离结构RSS1被设置在衬底10的第一外围电路区域PR1上。当在俯视图中被观察时，第一分离结构RSS1跨过第一外围电路区域PR1和第三外围电路区域PR3延伸。第一分离结构RSS1的第一表面SW1与衬底10的第一表面10a共面，并且第一分离结构RSS1的第二表面SW2与衬底10的第二表面10b共面。
参考图13和14，根据实施方式，边缘区域ER的每个与第二部分P2的除第一划片区域SR1之外的一部分相应。在边缘区域ER中没有第二分离结构RSS2。在其上第二分离结构RSS2被设置的第一划片区域SR1被用于在对半导体晶片1000的划片工艺期间分开单位半导体芯片USC。因此，单位半导体芯片USC没有第二分离结构RSS2。
图15是图2的部分A的放大视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图15，第一分离结构RSS1在第二方向Y上延伸并且被设置在半导体晶片1000的第一部分P1上，第二分离结构RSS2在第二方向Y上延伸并且被设置在半导体晶片1000的第二部分P2上。第一分离结构RSS1和第二分离结构RSS2与第二划片区域SR2间隔开。换言之，第一分离结构RSS1和第二分离结构RSS2不跨过第二划片区域SR2延伸。第一分离结构RSS1的数目与第二分离结构RSS2的数目相同。
图16是示出通过切割图15的半导体晶片形成的单个单位半导体芯片的俯视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图16，根据实施方式，第一分离结构RSS1被设置在衬底10的第一外围电路区域PR1上，并且第二分离结构RSS2被设置在衬底10的边缘区域ER的每个上。第一分离结构RSS1与衬底10的第三外围电路区域PR3间隔开。因此第一分离结构RSS1不跨过第三外围电路区域PR3延伸。第二分离结构RSS2部分地跨过边缘区域ER延伸。
根据实施方式，衬底10的第一表面10a与第一分离结构RSS1的第一表面SW1和第二分离结构RSS2的第一表面SW1a间隔开。衬底10的第二表面10b与第一分离结构RSS1的第二表面SW2和第二分离结构RSS2的第二表面SW2a间隔开。
在一实施方式中，第一分离结构RSS1的数目与第二分离结构RSS2的数目不同。例如，第一分离结构RSS1的数目可以大于第二分离结构RSS2的数目。
图17是图2的部分A的放大视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图17，根据实施方式，半导体晶片1000包括在在第一方向X上彼此面对的单元阵列SRS之间的第一部分P1。分离结构RSS被设置在半导体晶片1000的第一部分P1上。分离结构RSS在第一方向X上排列并且在第二方向Y上延伸。在一实施方式中，单个单位半导体芯片USC包括单个单元阵列SRS。
图18是示出通过切割图17的半导体晶片形成的单个单位半导体芯片的俯视图。为了描述的简洁，根据示例实施方式的半导体存储器件的相同元件使用相同附图标记并且其重复的解释被省略。
参考图18，根据实施方式，衬底10包括单元阵列SRS、第一外围电路区域PR1、第二外围电路区域PR2、第三外围电路区域PR3和边缘区域ER。单元阵列SRS与存储器件区域相应。单元阵列SRS被设置在衬底10的中间部分上。当在俯视图中被观察时，第一外围电路区域PR1被设置在单元阵列SRS和衬底10的第四表面10d之间。第二外围电路区域PR2被设置在单元阵列SRS和衬底10的第二表面10b之间。第三外围电路区域PR3被设置在第一外围电路区域PR1和衬底10的第二表面10b之间并且在第二外围电路区域PR2和衬底10的第四表面10d之间。边缘区域ER被设置在单元阵列SRS和衬底10的第三表面10c之间并且在第二外围电路区域PR2和衬底10的第三表面10c之间。边缘区域ER和第一外围电路区域PR1在第一方向X上彼此面对并且单元阵列SRS被插置在其之间。
根据实施方式，分离结构RSS被设置在第一外围电路区域PR1和边缘区域ER上。当在俯视图中被观察时，分离结构RSS在第二方向Y上延伸。在第一外围电路区域PR1上的分离结构RSS跨过第一外围电路区域PR1和第三外围电路区域PR3延伸。在边缘区域ER上的分离结构RSS跨过边缘区域ER延伸。
根据实施方式，分离结构RSS包括在第二方向Y上彼此面对的第一表面SW1b和第二表面SW2b。分离结构RSS的第一表面SW1b与衬底10的第一表面10a相邻，并且分离结构RSS的第二表面SW2b与衬底10的第二表面10b相邻。例如，衬底10的第一表面10a可以与分离结构RSS的第一表面SW1b重合，并且衬底10的第二表面10b可以与分离结构RSS的第二表面SW2b重合。
在一实施方式中，在第一外围电路区域PR1上的分离结构RSS的数目与在边缘区域ER上的分离结构RSS的数目相同。
图19是示出根据本发明构思的示例实施方式的半导体存储器件的剖面图。相同附图标记可以被用于指代与参考图6和7描述的半导体存储器件中的元件基本相同的元件，并且其详细解释将被省略。
参考图19，根据实施方式，多个堆叠结构ST被设置在衬底10上。多个垂直沟道VC1和VC2被设置为穿透堆叠结构ST。堆叠结构ST的每个包括在衬底10上重复且交替地堆叠的绝缘图案104a和电极。在一实施方式中，堆叠结构ST在一个方向上延伸并且绝缘结构SEP被设置在堆叠结构ST之间。绝缘结构SEP包括绝缘材料，诸如硅氧化物、硅氮化物或硅氮氧化物。
在一实施方式中，电极包括串选择线SSL、字线WL和接地选择线GSL。串选择线SSL被设置在字线WL和位线BL之间。接地选择线GSL被设置在字线WL和公共源极线CSL之间。字线WL被垂直地堆叠在衬底10上。串选择线SSL和接地选择线GSL被设置在字线WL上。串选择线SSL和接地选择线GSL彼此水平地间隔开。字线WL包括在衬底10和串选择线SSL之间的第一字线WL1以及在衬底10和接地选择线GSL之间的第二字线WL2。第一字线WL1与第二字线WL2水平地间隔开。
根据实施方式，层间电介质层225被设置在堆叠结构ST和位线BL之间。层间电介质层225包括图6和7中绘制的第一层间电介质层MP和第二层间电介质层190。
根据实施方式，有源图案AP被设置为穿透堆叠结构ST。有源图案AP包括垂直沟道VC1和VC2以及水平沟道HS，水平沟道HS在堆叠结构ST下方将垂直沟道VC1和VC2彼此连接。垂直沟道VC1和VC2被设置在穿透堆叠结构ST的垂直孔中。水平沟道HS被设置在衬底10和堆叠结构ST之间在衬底10的上部处的水平凹陷中。垂直沟道VC1和VC2中的一个被连接到公共源极线CSL，并且垂直沟道VC1和VC2的另一个被连接到位线BL中的一个。
根据实施方式，第一垂直沟道VC1穿过第一字线WL1和串选择线SSL并且第二垂直沟道VC2穿过第二字线WL2和接地选择线GSL。第一垂直沟道VC1被连接到位线BL中的一个，并且第二垂直沟道VC2被连接到公共源极线CSL。水平沟道HS在第一字线WL1和第二字线WL2下方延伸以将第一垂直沟道VC1连接到第二垂直沟道VC2。
根据实施方式，有源图案AP包括穿透堆叠结构ST并且被电连接到衬底10的半导体图案。垂直沟道VC1和VC2中包括的半导体图案覆盖形成在堆叠结构ST中的垂直孔的内壁，并且水平沟道HS中包括的半导体图案覆盖形成在衬底10中的凹陷的内壁。半导体图案包括半导体材料。
图20A至25A是沿图5的线I-I'截取的剖面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。图20B至25B是沿图5的线II-II'截取的剖面图，其示出根据本发明构思的示例实施方式的制造半导体器件的方法。
参考图20A和20B，根据实施方式，衬底10被提供。衬底10包括单元阵列区域100a、外围电路区域PR1和在单元阵列区域100a的周界上的接触区域100b。衬底10可以是硅衬底、硅锗衬底、锗衬底或具有在其上生长的外延层的单晶硅衬底。器件隔离层在衬底10上限定有源区域。
根据实施方式，衬底10的外围电路区域PR1与半导体存储器件的行解码器区域相应。
根据实施方式，模制结构MS被形成在衬底10上。模制结构MS包括牺牲层102和绝缘层104。牺牲层102和绝缘层104被交替且重复地堆叠在衬底10上。牺牲层102包括相对于绝缘层104具有蚀刻选择性的材料。例如，牺牲层102可以包括硅氮化物层，并且绝缘层104可以包括硅氧化物层。
根据实施方式，缓冲绝缘层20被形成在衬底10和模制结构MS之间。缓冲绝缘层20由相对于牺牲层102具有蚀刻选择性的材料形成。例如，缓冲绝缘层20可以包括硅氮化物层。
根据实施方式，模制结构MS被图案化以在衬底10的单元阵列区域100a上形成沟道孔CH。例如，覆盖接触区域100b和外围电路区域PR1并且具有部分地暴露单元阵列区域100a的开口的掩模图案能被形成在模制结构MS上，然后被暴露的绝缘层104和牺牲层102能实质上被图案化以形成沟道孔CH。用于形成沟道孔CH的图案化工艺被执行直到衬底10的顶表面被暴露。各向异性蚀刻工艺被执行以形成沟道孔CH，沟道孔CH的每个沿垂直于衬底10的方向具有基本相同的宽度。或者，各向异性蚀刻工艺能形成具有根据距衬底10的距离变化的宽度的沟道孔CH。换言之，沟道孔CH可以具有倾斜的内壁。如图所示，各向异性蚀刻工艺能蚀刻衬底10使得衬底10的顶表面被凹陷。当在俯视图中被观察时，沟道孔CH可以具有圆形形状、椭圆形状或多边形形状。
根据实施方式，半导体柱SP被形成在通过沟道孔CH被暴露的衬底10上。例如，半导体柱SP可以通过选择性外延生长被形成，选择性外延生长使用通过沟道孔CH暴露的衬底10作为籽晶。半导体柱SP可以是例如本征半导体或p型半导体。
根据实施方式，电荷存储结构DS被形成在沟道孔CH中。电荷存储结构DS共形地覆盖沟道孔CH的侧壁的一部分和半导体柱SP的顶表面的一部分。电荷存储结构DS可以通过例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
根据实施方式，如图8所示，电荷存储结构DS包括顺序形成在沟道孔CH的侧壁和半导体柱SP的顶表面上的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。阻挡绝缘层BLL可以由例如硅氧化物层或诸如Al2O3或HfO2的高k电介质层形成；电荷存储层CTL可以由例如硅氮化物层形成；并且隧道绝缘层TL可以由例如硅氮氧化物层或诸如Al2O3或HfO2的高k电介质层形成。
再参考图20A和20B，根据实施方式，垂直沟道VC被形成在沟道孔CH中，沟道孔CH具有形成在其中的电荷存储结构DS。垂直沟道VC共形地覆盖电荷存储结构DS的表面和半导体柱SP的被暴露的顶表面。垂直沟道VC包括半导体材料。例如，垂直沟道VC可以包括多晶硅层、有机半导体层或碳纳米结构的至少一个。
根据实施方式，间隙填充层127被形成在由垂直沟道VC围绕的沟道孔CH中的区域中。间隙填充层127完全填充沟道孔CH。间隙填充层127可以通过SOG技术形成。间隙填充层127可以包括选自例如硅氧化物和硅氮化物中的一个的绝缘材料。
根据实施方式，焊垫D被形成在电荷存储结构DS、垂直沟道VC和间隙填充层127的顶表面上。电荷存储结构DS、垂直沟道VC和间隙填充层127的上部被蚀刻以形成凹陷区域，然后凹陷区域由导电材料填充以形成焊垫D。或者，焊垫D可以通过将具有与垂直沟道VC的导电性不同的导电性的杂质注入到垂直沟道VC的上部中来被形成。
参考图21A和21B，根据实施方式，模制结构MS通过使用在其上的掩模图案的蚀刻工艺被图案化。因此，模制结构MS被形成为具有阶梯形状，阶梯形状包括堆叠在衬底10的接触区域100b上的绝缘图案104a和牺牲图案102。
根据实施方式，阶梯形状模制结构MS通过使用掩模图案重复蚀刻图21A和21B的绝缘层104和牺牲层102被获得，掩模图案通过重复蚀刻其侧壁被横向减小。
例如，初始掩模图案可以被形成为覆盖在衬底10的单元阵列区域100a和接触区域100b上的模制结构MS并且暴露在外围电路区域PR1上的模制结构MS。使用初始掩模图案作为蚀刻掩模的第一蚀刻工艺被执行以去除形成在外围电路区域PR1上的绝缘层104和牺牲层102。第一蚀刻工艺暴露覆盖外围电路区域PR1的缓冲绝缘层20的顶表面。
初始掩模图案被减小以具有减小的水平面积，然后使用被减小的掩模图案作为蚀刻掩模的第二蚀刻工艺被执行以去除形成在衬底10的接触区域100b上的绝缘层104和牺牲层102。在第二蚀刻工艺中，绝缘层104和牺牲层102被蚀刻至比第一蚀刻工艺更浅的深度。第二蚀刻工艺能被重复执行使得阶梯形状模制结构MS在衬底10的接触区域100b上被获得。例如，模制结构MS可以具有阶梯形状侧，并且牺牲图案102a和绝缘图案104a具有随距衬底10的逐渐增加的距离而被减小的水平面积。
在用于形成阶梯形状模制结构MS的蚀刻工艺之后，一工艺被执行以去除在衬底10的单元阵列区域100a上的剩余掩模图案。
根据实施方式，层间电介质图案130被形成在接触区域100b和外围区域PR1上。层间电介质图案130通过在衬底10上形成绝缘层被形成并且平坦化工艺被执行直到最上绝缘图案104a被暴露。层间电介质图案130填充模制结构MS之间的空间，模制结构MS在图5的第一方向X上彼此间隔开。层间电介质图案130覆盖形成在外围电路区域PR1上的缓冲绝缘层20，并且还覆盖模制结构MS的阶梯形状侧。层间电介质图案130具有与最上绝缘图案104a的顶表面共面的顶表面。
层间电介质图案130可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、亚大气压化学气相沉积(SACVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)或高密度等离子体化学气相沉积(HDP CVD)的工艺被形成。
层间电介质图案130可以由相对于牺牲图案102a具有蚀刻选择性的材料形成。层间电介质图案130可以包括例如HDP(高密度等离子体)氧化物、TEOS(原硅酸四乙酯)、PE-TEOS(等离子体增强原硅酸四乙酯)、O3-TEOS(O3-原硅酸四乙酯)、USG(非掺杂硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BSG(硼硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、FSG(氟化硅酸盐玻璃)、SOG(旋涂玻璃)、聚硅氮烷或其任何组合。或者，层间电介质图案130可以包括硅氮化物、硅氮氧化物或具有低介电常数的低k材料。
参考图22A和22B，根据实施方式，掩模层ML被形成在模制结构MS和层间电介质图案130上。掩模层ML具有在衬底10的外围电路区域PR1上的开口。开口部分地暴露在外围电路区域PR1上的层间电介质图案130。
根据实施方式，沟槽132被形成在层间电介质图案130中。例如，层间电介质图案130和缓冲绝缘层20可以使用掩模层ML作为蚀刻掩模被各向异性地蚀刻以形成沟槽132。沟槽132位于衬底10的外围电路区域PR1上。沟槽132被形成在模制结构MS之间并且在第一方向X上彼此间隔开，并且在交叉第一方向X的第二方向Y上延伸。沟槽132在衬底10的顶表面中形成凹陷。因此沟槽132具有其高度比衬底10的顶表面的高度更低的底表面。
根据实施方式，在形成沟槽132之后，掩模层ML被去除。
参考图23A和23B，根据实施方式，覆盖图案134被形成为填充沟槽132的上部。覆盖图案134通过形成绝缘层被形成，绝缘层覆盖模制结构MS和层间电介质图案130并且填充沟槽132的上部，然后在绝缘层上执行抛光工艺直到层间电介质图案130和最上绝缘图案104a的顶表面被暴露。覆盖图案134包括具有低的或差的台阶覆盖性的绝缘材料，并且因此绝缘材料局部填充沟槽132的每个的上部。覆盖图案134可以包括例如TEOS(原硅酸四乙酯)层或HDP(高密度等离子体)氧化物层。覆盖图案134通过具有差的台阶覆盖性的沉积工艺被形成，诸如物理气相沉积工艺。
根据实施方式，覆盖图案134被形成在沟槽132中，并且因此分离结构RSS被形成在衬底10的外围电路区域PR1上。分离结构RSS包括覆盖图案134和空气间隙AR。空气间隙AR被形成在由衬底10、覆盖图案134和层间电介质图案130的通过沟槽132的侧壁暴露的部分围绕的中空空间中在衬底10和覆盖图案134之间。
在一实施方式中，分离结构RSS切断作用在基本平行于衬底10的顶表面的方向即第一方向X上的应力连接。这将参考图25A和25B被详细描述。
参考图24A和24B，根据实施方式，第一层间电介质层MP被形成在层间电介质图案130和模制结构MS上。第一层间电介质层包括在衬底10的单元阵列区域100a上的开口。
根据实施方式，模制结构MS和缓冲绝缘层20被图案化以形成公共源极沟槽CST。例如，公共源极沟槽CST可以通过使用第一层间电介质层MP作为蚀刻掩模各向异性地蚀刻模制结构MS和缓冲绝缘层20直到衬底10的顶表面被暴露来被形成。当在俯视图中被观察时，公共源极沟槽CST具有在第一方向X上延伸的矩形形状或直线形状。
根据实施方式，图案化工艺在模制结构MS和衬底10之间形成缓冲绝缘图案20a。牺牲图案102a和绝缘图案104a的侧壁通过公共源极沟槽CST被暴露。
参考图25A和25B，根据实施方式，蚀刻工艺被执行以去除通过公共源极沟槽CST被暴露的牺牲图案102a，并且因此凹陷区域RR被形成。当牺牲图案102a被去除时，包括相对于牺牲图案102a具有蚀刻选择性的材料的绝缘图案104a和层间电介质图案130不被去除。蚀刻工艺可以是湿法蚀刻工艺或各向同性干法蚀刻工艺。在牺牲图案102a包括硅氮化物层并且绝缘图案104a和层间电介质图案130包括硅氧化物层的情况下，蚀刻工艺使用包含磷酸的蚀刻剂。
根据实施方式，凹陷区域RR被形成在垂直地彼此堆叠的绝缘图案104a之间。凹陷区域RR是在绝缘图案104a之间从公共源极沟槽CST水平延伸的间隙区域。凹陷区域RR暴露绝缘图案104a的顶表面和底表面、电荷存储结构DS的外壁的一部分和半导体柱SP的侧壁的一部分。
根据实施方式，水平绝缘层140被形成在凹陷区域RR中。水平绝缘层140共形地覆盖通过凹陷区域RR暴露的绝缘图案104a的顶表面和底表面、电荷存储结构DS的外壁部分和半导体柱SP的侧壁部分。水平绝缘层140通过具有良好台阶覆盖性的沉积形成。例如，水平绝缘层140可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。水平绝缘层140包括电介质层，诸如铝氧化物(Al2O3)层、铪氧化物(HfO2)层、锆氧化物(ZrO2)层、铪铝氧化物(HfAlO)层和/或铪硅氧化物(HfSiO)层。
根据实施方式，凹陷区域RR由导电材料填充以形成栅电极GE。因此，堆叠结构ST包括交替堆叠在衬底10上的栅电极GE和绝缘图案104a。栅电极GE的形成包括形成填充凹陷区域RR的导电层并且选择性地去除公共源极沟槽CST中的导电层但是留下凹陷区域RR中的导电层。公共源极沟槽CST中的导电层可以通过各向异性蚀刻工艺被去除。栅电极GE包括导电材料。例如，栅电极GE可以包括掺杂硅，诸如钨、铜、铝等的金属，诸如钛氮化物或钽氮化物的导电金属氮化物或诸如钛、钽等的过渡金属的至少一种。在第一方向X上彼此面对的栅电极GE能在第一方向X上施加拉应力。拉应力能通过层间电介质图案130和衬底10被彼此连接。在一实施方式中，分离结构RSS切断在第一方向X上的拉应力连接。因此，衬底10可以免于翘曲，使得半导体器件具有更稳定的性能并且更可靠。
根据实施方式，单元杂质区域CSR被形成在通过公共源极沟槽CST被暴露的衬底10中。单元杂质区域CSR通过将杂质注入到衬底10中被形成。单元杂质区域CSR具有与衬底10的导电类型不同的导电类型。
根据实施方式，接触结构CS被形成在公共源极沟槽CST中。接触结构CS的每个包括间隔物171和公共源极接触173。间隔物171覆盖公共源极沟槽CST的侧壁。间隔物171的形成包括形成覆盖公共源极沟槽CST的内壁的绝缘层并且部分地蚀刻在公共源极沟槽CST的底壁上的绝缘层。当绝缘层被部分蚀刻时水平绝缘层140能同时被蚀刻。间隔物171可以包括例如硅氧化物层或硅氮化物层。
根据实施方式，公共源极接触173被形成为填充在其中间隔物171被形成的公共源极沟槽CST中的剩余空间。公共源极接触173可以通过例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。公共源极接触173可以包括例如诸如钨、铜、铝等的金属或诸如钛、钽等的过渡金属的至少一种。
根据实施方式，单元接触插塞CGCP被形成在衬底10的接触区域100b上。单元接触插塞CGCP通过顺序蚀刻第一层间电介质层MP、层间电介质图案130和绝缘图案104a以形成暴露栅电极GE的端部的单元接触孔SCH并且由导电材料填充单元接触孔SCH来被形成。单元接触插塞CGCP可以包括诸如钨、铜、铝等的金属，诸如钛氮化物、钽氮化物等的导电金属氮化物或诸如钛、钽等的过渡金属的至少一种。
再参考图6和7，根据实施方式，第二层间电介质层190被形成在第一层间电介质层MP上。第二层间电介质层190被形成为覆盖单元接触插塞CGCP和接触结构CS的顶表面。第二层间电介质层190可以包括例如硅氧化物层或硅氮化物层。
根据实施方式，位线接触插塞BPLG被形成为穿透在衬底10的单元阵列区域100a上的第二层间电介质层190和第一层间电介质层MP并且连接到焊垫D。接触CP被形成为穿透在衬底10的接触区域100b上的第二层间电介质层190并且连接到单元接触插塞CGCP。位线接触插塞BPLG和接触CP包括诸如钨的金属。
根据实施方式，位线BL和连接线CL被形成在第二层间电介质层190上。位线BL和连接线CL通过在第二层间电介质层190上沉积导电层并且图案化导电层被形成。
根据实施方式，如图5所示，位线BL跨过在第二方向Y上彼此间隔开的堆叠结构ST延伸并且可以被电连接到位线接触插塞BPLG。连接线CL的每个在第二方向Y上被电连接到接触CP的至少一个。
根据本发明构思的一些实施方式，在第二方向上延伸的分离结构被设置在在交叉第二方向的第一方向上彼此面对的堆叠结构之间。因此，分离结构能切断由堆叠结构中的栅电极施加的拉应力连接。
尽管本公开的实施方式已经结合如附图中示出的示例实施方式被描述，但是其不限于此。对本领域技术人员来说将是明显地，可以对其进行各种替换、修改和改变而不背离示例实施方式的范围和精神。
本申请要求享有2016年1月7日在韩国知识产权局提交的韩国专利申请第10-2016-0002184号的优先权及权益，其内容通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底，其包括第一单元阵列区域和外围区域，所述外围区域包括在第一方向上彼此面对的第一外围区域和第二外围区域并且所述第一单元阵列区域被插置在其之间；
多个堆叠结构，其在所述衬底的所述第一单元阵列区域上在所述第一方向上延伸，并且在交叉所述第一方向的第二方向上彼此间隔开；
覆盖所述堆叠结构的绝缘层；以及
多个分离结构，其在所述第一外围区域和所述第二外围区域的至少一个上在所述第二方向上延伸并且在垂直于所述衬底的顶表面的方向上穿透所述绝缘层，所述多个分离结构在所述第一方向上彼此间隔开。
2.如权利要求1所述的半导体存储器件，
其中在俯视图中所述衬底包括在所述第二方向上彼此面对的第一表面和第二表面，以及
其中在俯视图中所述分离结构包括在所述第二方向上彼此面对的第一表面和第二表面，
所述分离结构的所述第一表面与所述衬底的所述第一表面相邻并且共面，
所述分离结构的所述第二表面与所述衬底的所述第二表面相邻并且共面。
3.如权利要求1所述的半导体存储器件，
其中在俯视图中所述衬底包括在所述第二方向上彼此面对的第一表面和第二表面，以及
其中在俯视图中所述分离结构包括在所述第二方向上彼此面对的第一表面和第二表面，
所述分离结构的所述第一表面与所述衬底的所述第一表面相邻并且间隔开，
所述分离结构的所述第二表面与所述衬底的所述第二表面相邻并且间隔开。
4.如权利要求1所述的半导体存储器件，其中所述衬底还包括在所述第一方向上面对所述第一单元阵列区域的第二单元阵列区域并且所述第一外围区域被插置在其之间，以及
其中所述半导体存储器件还包括多个第二堆叠结构，所述多个第二堆叠结构在所述第二单元阵列区域上在所述第一方向上延伸并且在所述第二方向上彼此间隔开。
5.如权利要求4所述的半导体存储器件，其中所述第一外围区域和所述第二外围区域分别包括设置在其上的所述分离结构，并且在所述第一外围区域上的所述分离结构的数目大于在所述第二外围区域上的所述分离结构的数目。
6.如权利要求4所述的半导体存储器件，其中所述分离结构被设置在所述第一外围区域上但是不被设置在所述第二外围区域上。
7.如权利要求1所述的半导体存储器件，还包括从所述绝缘层的顶表面被凹陷并且暴露所述衬底的一部分的沟槽，
其中所述分离结构包括：
在所述沟槽的上部中的覆盖图案；以及
在所述覆盖图案和所述衬底之间在所述沟槽中的空气间隙。
8.如权利要求7所述的半导体存储器件，其中所述沟槽包括比所述衬底的所述顶表面更低的底表面。
9.一种半导体存储器件，包括：
衬底，其包括单元阵列区域、外围区域以及在所述单元阵列区域和所述外围区域之间的接触区域；
多个堆叠结构，其在所述衬底的所述单元阵列区域和所述接触区域上，所述堆叠结构在第一方向上延伸并且在交叉所述第一方向的第二方向上彼此间隔开；
绝缘层，其在所述衬底的所述接触区域和所述外围区域上，所述绝缘层覆盖所述堆叠结构；以及
多个分离结构，其在所述第二方向上延伸并且在垂直于所述衬底的顶表面的第三方向上穿透在所述外围区域上的所述绝缘层，所述多个分离结构在所述第一方向上彼此间隔开。
10.如权利要求9所述的半导体存储器件，还包括在所述第三方向上从所述绝缘层朝所述衬底的所述顶表面延伸的沟槽，
其中所述分离结构包括：
填充所述沟槽的上部并且封闭所述沟槽的覆盖图案；以及
由被封闭的所述沟槽中的中空空间限定的空气间隙。
11.如权利要求10所述的半导体存储器件，其中所述覆盖图案包括：
与所述绝缘层的顶表面共面的顶表面；以及
平的底表面。
12.如权利要求10所述的半导体存储器件，其中所述覆盖图案包括：
与所述绝缘层的顶表面共面的顶表面；以及
朝所述衬底的所述顶表面弯曲的底表面。
13.如权利要求10所述的半导体存储器件，其中所述覆盖图案包围附加的空气间隙。
14.如权利要求9所述的半导体存储器件，其中所述堆叠结构包括垂直堆叠在所述衬底上的多个电极，所述电极包括暴露在所述外围区域上的端部；
其中所述半导体存储器件还包括设置在所述电极的所述端部上并且连接到所述电极的所述端部的接触，
其中所述分离结构包括比所述接触的顶表面更低的顶表面。
15.如权利要求9所述的半导体存储器件，还包括设置在相邻堆叠结构之间并且在所述第一方向上延伸的接触结构，
其中所述分离结构包括比所述接触结构的顶表面更低的顶表面。
16.一种制造半导体器件的方法，包括以下步骤：
提供衬底，所述衬底包括单元阵列区域、外围电路区域和在所述单元阵列区域的周界上的接触区域；
在所述衬底上形成模制结构，所述模制结构包括交替且重复堆叠在所述衬底上的牺牲层和绝缘层；
图案化所述模制结构以在所述衬底的所述单元阵列区域上形成沟道孔并且以具有阶梯形状侧；
在所述接触区域和所述外围电路区域上形成覆盖所述模制结构的所述阶梯形状侧的层间电介质图案；
在所述模制结构和所述层间电介质图案上形成掩模层，所述掩模层在所述衬底的所述外围电路区域上具有部分地暴露在所述外围电路区域上的所述层间电介质图案的开口；
使用所述掩模层作为蚀刻掩模蚀刻所述层间电介质图案以在所述层间电介质图案中形成沟槽；
去除所述掩模层；以及
形成覆盖图案以填充所述沟槽的上部。
17.如权利要求16所述的方法，还包括：
在所述衬底的通过所述沟道孔暴露的顶表面上形成半导体柱；
在所述沟道孔中形成电荷存储结构，所述电荷存储结构共形地覆盖所述沟道孔的侧壁的一部分和所述半导体柱的顶表面的一部分；
在所述沟道孔中形成垂直沟道，所述垂直沟道共形地覆盖所述电荷存储结构的表面和所述半导体柱的暴露的顶表面；
在由所述垂直沟道围绕的所述沟道孔中的区域中形成完全填充所述沟道孔的间隙填充层；以及
在所述电荷存储结构、所述垂直沟道和所述间隙填充层的顶表面上形成焊垫。
18.如权利要求16所述的方法，其中所述沟槽位于所述模制结构之间在所述衬底的所述外围电路区域上，在第一方向上彼此间隔开并且在交叉所述第一方向的第二方向上延伸，以及
其中空气间隙被形成在所述衬底和所述覆盖图案之间在所述沟槽中，在由所述衬底、所述覆盖图案和所述层间电介质图案的通过所述沟槽的侧壁暴露的部分围绕的中空空间中。
19.如权利要求17所述的方法，还包括：
在所述层间电介质图案和所述模制结构上形成第一层间电介质层，其中所述第一层间电介质层包括在所述衬底的所述单元阵列区域上的开口；
通过使用所述第一层间电介质层作为蚀刻掩模蚀刻所述模制结构直到所述衬底的顶表面被暴露来形成公共源极沟槽；
执行蚀刻工艺以去除通过所述公共源极沟槽被暴露的牺牲图案以形成彼此垂直堆叠的凹陷区域和绝缘图案；
由导电材料填充所述凹陷区域以形成栅电极；
在通过所述公共源极沟槽被暴露的所述衬底上形成单元杂质区域；
在所述公共源极沟槽中形成接触结构；以及
通过顺序蚀刻所述第一层间电介质层、所述层间电介质图案和所述绝缘图案以形成暴露所述栅电极的端部的单元接触孔并且由导电材料填充所述单元接触孔来在所述衬底的所述接触区域上形成单元接触插塞。
20.如权利要求19所述的方法，还包括：
在所述第一层间电介质层上形成第二层间电介质层并且所述第二层间电介质层覆盖所述单元接触插塞的顶表面和所述接触结构的顶表面；
在所述衬底的所述单元阵列区域上形成穿透所述第二层间电介质层和所述第一层间电介质层以连接到所述焊垫的位线接触插塞；以及
在所述衬底的所述接触区域上形成穿透所述第二层间电介质层以连接到所述单元接触插塞的接触。
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