KR20220125033A - 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 메모리 장치 및 이의 제조 방법에 관한 것으로, 본 발명의 실시 예에 따른 메모리 장치는 메인 칩 영역; 상기 메인 칩 영역과 인접하게 배치된 칩 가드 영역; 상기 칩 가드 영역 상에 형성된 복수의 칩 가드 패턴들; 및 상기 복수의 칩 가드 패턴들 사이의 공간에 형성된 버퍼 슬릿을 포함한다.

Description

메모리 장치 및 그 제조방법{MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 메모리 장치 및 그 제조방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 불휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 불휘발성 메모리 소자가 제안되고 있다.
3차원 불휘발성 메모리 장치 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 불휘발성 메모리 장치의 동작 신뢰성을 향상시키고 제조 수율을 개선하기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시 예는 제조 공정이 용이하고 안정적인 구조를 갖는 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 메인 칩 영역; 상기 메인 칩 영역과 인접하게 배치된 칩 가드 영역; 상기 칩 가드 영역 상에 형성된 복수의 칩 가드 패턴들; 및 상기 복수의 칩 가드 패턴들 사이의 공간에 형성된 버퍼 슬릿을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은 메인 칩 영역, 스크라이브 영역 및 상기 메인 칩 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 기판 상에 복수의 희생막들 및 복수의 층간 절연막들이 교차적으로 적층된 적층체를 형성하는 단계; 상기 칩 가드 영역 상에 상기 적층체를 관통하는 복수의 트렌치들을 형성하는 단계; 상기 복수의 트렌치들 내에 희생 패턴들을 형성하는 단계; 상기 복수의 트렌치들 사이의 공간에 상기 적층체를 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 노출되는 상기 희생막들을 제거하고, 상기 희생막들이 제거된 공간에 복수의 플레이트 전극들을 형성하는 단계; 상기 희생 패턴들을 제거하고, 상기 희생 패턴이 제거된 공간에 칩 가드 패턴들을 형성하는 단계; 및 상기 슬릿 내에 버퍼 슬릿을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은 메인 칩 영역과 칩 가드 영역을 포함하는 기판 상에 복수의 희생막들 및 복수의 층간 절연막들이 교차적으로 적층된 적층체를 형성하는 단계; 상기 칩 가드 영역 상에 상기 적층체를 관통하는 복수의 트렌치들을 형성하는 단계; 상기 복수의 트렌치들 내에 희생 패턴들을 형성하는 단계; 상기 메인 칩 영역 상에 상기 적층체를 관통하는 복수의 제1 슬릿들을 형성하고, 상기 복수의 트렌치들 사이의 공간에 상기 적층체를 관통하는 제2 슬릿을 형성하는 단계; 상기 제1 슬릿들 및 상기 제2 슬릿을 통해 노출되는 상기 희생막들을 제거한 후, 상기 희생막들이 제거된 공간에 복수의 플레이트 전극들을 형성하는 단계; 상기 희생 패턴들을 제거한 후 상기 복수의 트렌치들 각각을 도전물질로 채워 복수의 칩 가드 패턴을 형성하는 단계; 및 상기 제2 슬릿 내에 버퍼 슬릿을 형성하는 단계를 포함한다.
본 기술에 따르면, 메인 칩 영역과 스크라이브 영역 사이의 칩 가드 영역에 칩 가드 패턴들을 형성하되, 칩 가드 패턴들 사이의 공간에 버퍼 슬릿을 형성하여 칩 스트레스에 의한 크랙 및 스크라이브 영역 상에 형성된 오버레이 버티어 키의 불량을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
도 7a 내지 도 7h는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함하여 구성될 수 있다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압 생성부(Voltage Generator: 31), 로우 디코더(Row decoder: 33), 제어 로직(Control Logic: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있으며, 다수의 메모리 블록들 각각은 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다.
메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우 디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어 로직(35)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(PC)를 제어할 수 있다.
전압 생성부(31)는 제어 로직(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들을 생성할 수 있다. 동작 전압들은 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등을 포함할 수 있다.
로우 디코더(33)는 제어 로직(35)의 제어에 응답하여 전압 생성부(31)에서 생성된 동작 전압들을 메모리 셀 어레이(20)에 제공할 수 있다. 예를 들어, 로우 디코더(33)는 전압 생성부(31)에서 생성된 동작 전압들을 메모리 셀 어레이(20)에 포함된 복수의 메모리 블록들 중 선택된 적어도 하나의 메모리 블록에 제공할 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어 로직(35)의 제어에 응답하여 프로그램 동작 시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장하고, 임시 저장된 데이터에 기초하여 비트라인들(BL)의 전위를 제어할 수 있다. 페이지 버퍼 그룹(37)은 제어 로직(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC) 상에 배치될 수 있다. 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 소스 라인(SL) 및 다수의 비트라인들(BL) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스 라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스 라인(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 사시도이다.
도 3 및 도 4를 참조하면, 메모리 장치들(10A, 10B) 각각은 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 제1 슬릿(S1)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 제2 슬릿(S2)에 의해 서로 분리될 수 있다. 제1 슬릿(S1)은 제2 슬릿(S2)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
제1 슬릿(S1) 및 제2 슬릿(S2) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 제1 슬릿(S1) 및 제2 슬릿(S2) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
도 3을 참조하면, 일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
메모리 장치(10A)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스 라인(SL) 및 소스 라인(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
도 4를 참조하면, 일 실시 예에 따른 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 소스 셀렉트 라인(SSL) 보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
메모리 장치(10B)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 다수의 비트라인들(BL) 및 다수의 비트라인들(BL) 보다 주변회로(PC)로부터 더 멀리 이격된 소스 라인(SL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
상술한 도 1 내지 도 4의 메모리 장치는 제조 공정 시 웨이퍼의 메인 칩 영역에 복수의 메모리 셀들 및 주변 회로가 형성되고, 웨이퍼에 에지 영역인 스크라이브 라인 영역에는 제조 공정시 사용되는 복수의 마스크들을 정렬시키기 위한 오버레이 버니어 키가 형성될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 5a를 참조하면, 메모리 장치(100)는 메인 칩 영역(Main Chip_R), 스크라이브 라인 영역(SL_R) 및 메인 칩 영역(Main Chip_R)과 스크라이브 라인 영역(SL_R) 사이의 칩 가드 영역(CG_R)으로 정의되는 기판 상에 형성될 수 있다.
메인 칩 영역(Main Chip_R)의 기판 상에는 복수의 메모리 셀들 및 복수의 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있다.
스크라이브 라인 영역(SL_R) 상에는 메모리 장치의 제조 공정 시 사용되는 복수의 마스크들을 정렬시키기 위한 오버레이 버니어 키(Overlay Vernier Key)가 배치될 수 있다.
메인 칩 영역(Main Chip_R)과 스크라이브 라인 영역(SL_R) 사이의 칩 가드 영역(CG_R)에는 복수의 칩 가드(Chip Guard)가 배치될 수 있으며, 복수의 칩 가드(Chip Guard) 사이의 공간에 버퍼 슬릿(Buffer Slit)이 형성될 수 있다.
복수의 칩 가드(Chip Guard)는 서로 평행한 라인 형태로 배치될 수 있으며, 복수의 칩 가드(Chip Guard)는 스크라이브 라인 영역(SL_R)을 절단하는 소잉(sawing) 공정 시 크랙(crack)이 메인 칩 영역(Main Chip_R) 방향으로 번지는 것을 차단할 수 있으며, 절단면에 의해 노출되는 산화막을 통해 불순물이 유입되는 것을 차단할 수 있다.
버퍼 슬릿(Buffer Slit)은 제조 공정 메인 칩 영역(Main Chip_R)에서 발생하는 스트레스를 완화시키며, 메인 칩 영역(Main Chip_R)에서 발생하는 스트레스에 의해 스크라이브 라인 영역(SL_R) 상에 형성되는 오버레이 버니어 키(Overlay Vernier Key)의 오정렬이 발생하는 것을 억제한다.
도 5b를 참조하면, 메인 칩 영역(Main Chip_R)에는 워드라인으로 활용되는 복수의 플레이트 전극들(41)과 복수의 층간 절연막들(12)이 교번적으로 적층된 적층체(ST)를 관통하는 복수의 셀 플러그들(CP)이 형성된다. 복수의 셀 플러그들(CP)은 메모리막(21), 채널막(22), 코어 절연막(23)을 포함하여 구성될 수 있다. 복수의 셀 플러그들(CP) 사이에는 적층체(ST)를 관통하여 복수의 플레이트 전극들(41)을 전기적으로 분리하는 슬릿 패턴(27)이 형성될 수 있다. 슬릿 패턴(27)은 상술한 도 3 또는 도 4의 제2 슬릿(S2)에 대응될 수 있다.
메인 칩 영역(Main Chip_R)과 인접한 칩 가드 영역(CG_R)에는 희생막들(11)과 층간 절연막들(12)이 교번적으로 적층된 적층체(ST)와 적층체(ST)를 관통하는 복수의 칩 가드(Chip Guard)가 배치될 수 있다. 복수의 칩 가드(Chip Guard)는 메인 칩 영역(Main Chip_R)의 콘택 플러그(미도시) 형성 공정 시 함께 형성될 수 있다. 또한, 복수의 칩 가드(Chip Guard) 사이의 공간에 적층체(ST)를 관통하는 버퍼 슬릿(Buffer Slit)이 배치될 수 있으며, 버퍼 슬릿(Buffer Slit)은 메인 칩 영역(Main Chip_R)의 슬릿 패턴(27) 형성 공정 시 함께 형성될 수 있다. 또한 버퍼 슬릿(Buffer Slit)과 복수의 칩 가드(Chip Guard)들은 복수의 플레이트 전극들(41)을 통해 서로 연결될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치를 설명하기 위한 평면도이다.
상술한 5a에서는 칩 가드 영역(CG_R)에 복수의 칩 가드(Chip Guard)를 배치하되, 복수의 칩 가드(Chip Guard)는 평행한 라인 형태로 배치하는 것을 일예로 설명하였다.
본 발명의 실시 예에 따른 복수의 칩 가드(Chip Guard)는 다양한 형태로 형성될 수 있다. 도 6을 참조하면, 복수의 칩 가드(Chip Guard) 각각은 요철(凹凸)부를 가지며 일 방향으로 연장되는 형태로 배치될 수 있다. 복수의 칩 가드(Chip Guard) 각각의 요(凹)부는 인접한 칩 가드의 철(凸)와 마주보며 배치될 수 있다. 요철(凹凸)부를 가지는 복수의 칩 가드(Chip Guard)는 라인 형태에 비해 외부 스트레스를 분산시킬 수 있다.
도 7a 내지 도 7h는 본 발명의 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
본 발명의 실시 예에서는 메인 칩 영역(Main Chip_R)과 칩 가드 영역(CG_R)을 포함하는 기판 영역 상에 복수의 셀 플러그들 및 칩 가드 패턴을 형성하는 공정을 설명하도록 한다. 메인 칩 영역(Main Chip_R)과 칩 가드 영역(CG_R)은 서로 인접할 수 있으며, 칩 가드 영역(CG_R)은 메인 칩 영역(Main Chip_R)과 스크라이브 라인 영역 사이로 정의 될 수 있다.
도 7a를 참조하면, 메인 칩 영역(Main Chip_R)과 칩 가드 영역(CG_R)을 포함하는 기판(미도시) 영역 상에 희생막들(11) 및 층간 절연막들(12)이 교대로 적층된 적층체(ST)를 형성할 수 있다. 적층체(ST)는 주변회로를 포함하는 기판 상에 형성될 수 있다.
희생막들(11)은 층간 절연막들(12)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(12)은 실리콘 산화막 등의 산화물로 형성될 수 있다. 희생막들(11)은 층간 절연막들(12)과 식각률이 다른 물질로 형성될 수 있다. 예를 들어, 희생막들(11)은 실리콘 질화막 등의 질화물로 형성될 수 있다.
이 후, 적층체(ST) 상에 메인 칩 영역(Main Chip_R)에서 셀 플러그들이 형성될 영역(OP1)이 오픈되는 제1 하드 마스크 패턴(13)을 형성한다.
도 7b를 참조하면, 제1 하드 마스크 패턴(13)을 이용한 식각 공정을 수행하여 메인 칩 영역(Main Chip_R) 상의 적층체(ST)를 관통하는 복수의 홀들(H1)을 형성한다. 이 후, 홀들(H1) 내부에 셀 플러그들(CP)을 형성한다. 셀 플러그들(CP)은 홀들(H1)의 측벽에 메모리막(21), 채널막(22) 및 코어 절연막(23)을 순차적으로 적층하여 형성할 수 있다.
메모리막(21)은 다층막으로 형성될 수 있다. 예를 들어 메모리막(21)은 블로킹 절연막, 전하 저장막, 터널 절연막을 포함할 수 있다. 블로킹 절연막은 홀들(H1)의 측벽에 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 일 실시 예로서, 블로킹 절연막은 Al2O3으로 형성될 수 있다. 전하 저장막은 블로킹 절연막의 측벽에 형성될 수 있다. 전하 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 전하 저장막은 파울러 노드 하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 전하 저장막은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 터널 절연막은 전하 저장막의 측벽에 형성될 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널막(22)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(22)은 실리콘을 포함할 수 있다.
코어 절연막(23)은 홀들(H1)의 중심 영역을 채워 형성될 수 있다. 코어 절연막은 산화막으로 형성될 수 있다.
도 7c를 참조하면, 셀 플러그들(CP)의 상부를 일정 두께 식각할 수 있다. 예를 들어 셀 플러그들(CP1)의 상부 표면 높이가 최상부에 위치한 희생막(11)의 상부 표면보다 높고 최상부에 위치한 층간 절연막(12)의 상부 표면 높이와 같거나 낮도록 셀 플러그들(CP)의 상부를 일정 두께 식각할 수 있다.
이 후, 제1 하드 마스크 패턴을 제거하고, 적층체(ST) 상에 칩 가드 영역(CG_R)에서 칩 가드 패턴이 형성될 영역(OP2)이 오픈되는 제2 하드 마스크 패턴(24)을 형성한다.
제2 하드 마스크 패턴(24)을 이용한 식각 공정을 수행하여 칩 가드 영역(CG_R) 상의 적층체(ST)를 관통하는 적어도 두 개의 트렌치(T1, T2)를 형성한다. 적어도 두 개의 트렌치(T1, T2)는 서로 일정 간격 이격되도록 형성될 수 있다.
칩 가드 영역(CG_R) 상의 적층체(ST)를 관통하는 적어도 두 개의 트렌치(T1, T2)의 하부에는 콘택 플러그(미도시)가 배치될 수 있다. 즉, 적어도 두 개의 트렌치(T1, T2) 칩 가드 영역(CG_R)의 기판 상에 형성된 콘택 플러그의 상부가 노출되도록 형성할 수 있다.
도 7d는 도 7c에 도시된 공정 단계를 수행한 메모리 장치의 평면도이다. 도 7d를 참조하면, 적어도 두 개의 트렌치(T1, T2)는 칩 가드 영역(CG_R)에서 서로 일정한 간격 이격되며, 서로 평행하게 배치될 수 있다. 적어도 두 개의 트렌치(T1, T2)는 서로 평행한 라인 형태로 배치될 수 있다.
본 발명의 일 실시 예에서는 적어도 두 개의 트렌치(T1, T2)가 서로 평행한 라인 형태로 형성되는 것으로 도시하고 설명하였으나, 상술한 도 6과 같이 복수의 칩 가드가 요철(凹凸)부를 갖도록 형성할 경우 적어도 두 개의 트렌치(T1, T2)가 요철(凹凸)부를 갖도록 형성할 수 있다. 즉, 적어도 두 개의 트렌치(T1, T2)가 일 방향으로 연장되며, 제1 트렌치(T1)의 요(凹)부는 인접한 제2 트렌치(T2)의 철(凸)와 마주보도록 형성될 수 있다.
도 7f는 도 7e에 도시된 공정 단계를 수행한 메모리 장치의 평면도이다. 도 7e 및 도 7f를 참조하면, 칩 가드 영역(CG_R) 상에 형성된 적어도 두 개의 트렌치를 희생 물질막으로 채워 적어도 두 개의 희생 패턴(25)을 형성한다. 희생 물질막은 산화막일 수 있다.
이 후, 메인 칩 영역(Main Chip_R)과 칩 가드 영역(CG_R) 상에 제3 하드 마스크 패턴(26)을 형성한다. 제3 하드 마스크 패턴(26)은 메인 칩 영역(Main Chip_R) 상에 형성된 셀 플러그들(CP) 사이에 형성될 제2 슬릿(S2) 영역이 오픈되도록 형성할 수 있다. 또한, 제3 하드 마스크 패턴(26)은 칩 가드 영역(CG_R) 상에 형성된 적어도 두 개의 희생 패턴(25) 사이의 공간이 오픈되도록 형성될 수 있다.
이 후, 제3 하드 마스크 패턴(26)을 이용한 식각 공정을 수행하여, 메인 칩 영역(Main Chip_R) 상에 형성된 셀 플러그들(CP) 사이에 제2 슬릿(S2)을 형성한다. 제2 슬릿(S2)은 도 3 또는 도 4의 제2 슬릿(S2)에 대응한다. 또한, 제2 슬릿(S2)을 형성하기 위한 식각 공정 시 칩 가드 영역(CG_R)의 적어도 두 개의 희생 패턴(25) 사이의 공간을 식각하여 제3 슬릿(S3)을 형성한다.
이 후, 열처리 공정을 수행하여 식각 공정에 의해 발생한 식각 손상을 개선할 수 있으며, 적어도 두 개의 희생 패턴(25) 각각은 열처리 공정 시 메인 칩 영역(Main Chip_R)과 칩 가드 영역(CG_R)에서 발생하는 스트레스 방향과 대치되는 방향, 즉 메인 칩 영역 방향과 스크라이브 영역(미도시) 방향으로 팽창하여 스트레스를 발생시킬 수 있으며, 이에 따라 메인 칩 영역 및 스크라이브 영역에서 발생되는 스트레스를 완화시킬 수 있다.
도 7g를 참조하면, 제2 슬릿(S2)을 통해 노출되는 메인 칩 영역(Main Chip_R) 상의 희생막들을 제거한다. 또한 제3 슬릿(S3)을 통해 희생 패턴(25)들 사이의 희생막들을 제거한다.
이 후, 희생막들이 제거된 공간에 워드라인용 도전물질을 채워 플레이트 전극들(41)을 형성한다.
이 후, 제2 슬릿(S2) 내에 절연막을 채워 플레이트 전극들(41)을 서로 절연시키는 슬릿 패턴(27)을 형성한다. 슬릿 패턴(27)은 산화막으로 형성될 수 있다. 또한 제3 슬릿(S3) 내에 폴리 실리콘막을 채워 버퍼 슬릿(28)을 형성한다. 다른 실시 예로 제3 슬릿(S3) 내에 절연막을 채워 버퍼 슬릿(28)을 형성할 수 있다. 이 경우 버퍼 슬릿(28)과 슬릿 패턴(27)은 동일 공정으로 함께 형성될 수 있다.
도 7h를 참조하면, 칩 가드 영역(CG_R)의 적어도 두 개의 희생 패턴들을 제거한다. 이 후, 적어도 두 개의 희생 패턴들이 제거된 공간에 도전 물질을 채워 칩 가드 패턴(29)을 형성한다. 서로 인접한 칩 가드 패턴(29)은 플레이트 전극(41) 및 버퍼 슬릿(S3)에 의해 서로 전기적으로 연결될 수 있다.
상술한 본원 발명의 실시 예에 따르면, 메인 칩 영역과 스크라이브 영역 사이의 칩 가드 영역에 복수의 칩 가드 패턴을 형성하되, 칩 가드 패턴들 사이에 버퍼 슬릿을 형성하여 제조 공정 시 발생하는 메인 칩 영역의 스트레스가 스크라이브 영역으로 확산되는 것을 방지할 수 있다. 또한 복수의 칩 가드 패턴을 형성하기 위한 트렌치 내에 산화막을 채워 메인 칩 영역에서 발생하는 스트레스를 완화시킬 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 불휘발성 메모리일 수 있으며, 앞서 도 7a 내지 7h를 참조하여 설명한 메모리 장치의 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120)의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 불휘발성 메모리일 수 있으며, 앞서 도 7a 내지 7h를 참조하여 설명한 메모리 장치의 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시 예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)는 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 불휘발성 메모리일 수 있으며, 앞서 도 7a 내지 7h를 참조하여 설명한 메모리 장치의 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)는 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 불휘발성 메모리일 수 있으며, 앞서 도 7a 내지 7h를 참조하여 설명한 메모리 장치의 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
10 : 메모리 장치
PC : 주변 회로
20 : 메모리 셀 어레이
31 : 전압 생성부
33 : 로우 디코더
35 : 제어 로직
37 : 페이지 버퍼 그룹
11 : 희생막
12 : 층간 절연막
13 : 제1 하드 마스크 패턴
24 : 제2 하드 마스크 패턴
26 : 제3 하드 마스크 패턴
27 : 슬릿
28 : 버퍼 슬릿
29 : 칩 가드 패턴

Claims (20)

  1. 메인 칩 영역;
    상기 메인 칩 영역과 인접하게 배치된 칩 가드 영역;
    상기 칩 가드 영역 상에 형성된 복수의 칩 가드 패턴들; 및
    상기 복수의 칩 가드 패턴들 사이의 공간에 형성된 버퍼 슬릿을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 칩 가드 패턴들은 서로 평행한 라인 형태를 가지는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 칩 가드 패턴들 각각은 요철(凹凸)부를 가지며 일 방향으로 연장되는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 칩 가드 패턴들 각각의 요(凹)부는 인접한 칩 가드의 철(凸)부와 마주보며 배치되는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메인 칩 영역 상에 복수의 플레이트 전극들과 복수의 층간 절연막들이 교차적으로 적층된 제1 적층체; 및
    상기 제1 적층체를 수직 방향으로 관통하는 복수의 셀 플러그들을 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 칩 가드 영역 상에 복수의 희생막들과 상기 복수의 층간 절연막들이 교차적으로 적층된 제2 적층체를 더 포함하며,
    상기 복수의 칩 가드 패턴들은 상기 복수의 희생막들과 상기 복수의 층간 절연막들을 수직 방향으로 관통하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 칩 가드 패턴들 사이의 공간에는 상기 복수의 플레이트 전극들과 상기 복수의 층간 절연막들이 교차적으로 적층되는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 버퍼 슬릿은 상기 복수의 칩 가드 패턴들 사이의 공간에 적층된 상기 복수의 플레이트 전극막들과 상기 복수의 층간 절연막들을 관통하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 버퍼 슬릿은 폴리 실리콘막으로 형성된 메모리 장치.
  10. 메인 칩 영역, 스크라이브 영역 및 상기 메인 칩 영역과 상기 스크라이브 영역 사이의 칩 가드 영역을 포함하는 기판 상에 복수의 희생막들 및 복수의 층간 절연막들이 교차적으로 적층된 적층체를 형성하는 단계;
    상기 칩 가드 영역 상에 상기 적층체를 관통하는 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 희생 패턴들을 형성하는 단계;
    상기 복수의 트렌치들 사이의 공간에 상기 적층체를 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 노출되는 상기 희생막들을 제거하고, 상기 희생막들이 제거된 공간에 복수의 플레이트 전극들을 형성하는 단계;
    상기 희생 패턴들을 제거하고, 상기 희생 패턴이 제거된 공간에 칩 가드 패턴들을 형성하는 단계; 및
    상기 슬릿 내에 버퍼 슬릿을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 희생 패턴들은 산화막으로 형성하는 메모리 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 슬릿을 형성한 후 열처리 공정을 수행하는 단계를 더 포함하며, 상기 열처리 공정 시 상기 희생 패턴들은 상기 메인 칩 영역 및 상기 스크라이브 영역 방향으로 스트레스를 발생시키는 메모리 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 칩 가드 패턴들은 금속막으로 형성하는 메모리 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 버퍼 슬릿은 폴리 실리콘막으로 형성하는 메모리 장치의 제조 방법.
  15. 메인 칩 영역과 칩 가드 영역을 포함하는 기판 상에 복수의 희생막들 및 복수의 층간 절연막들이 교차적으로 적층된 적층체를 형성하는 단계;
    상기 칩 가드 영역 상에 상기 적층체를 관통하는 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 희생 패턴들을 형성하는 단계;
    상기 메인 칩 영역 상에 상기 적층체를 관통하는 복수의 제1 슬릿들을 형성하고, 상기 복수의 트렌치들 사이의 공간에 상기 적층체를 관통하는 제2 슬릿을 형성하는 단계;
    상기 제1 슬릿들 및 상기 제2 슬릿을 통해 노출되는 상기 희생막들을 제거한 후, 상기 희생막들이 제거된 공간에 복수의 플레이트 전극들을 형성하는 단계;
    상기 희생 패턴들을 제거한 후 상기 복수의 트렌치들 각각을 도전물질로 채워 복수의 칩 가드 패턴을 형성하는 단계; 및
    상기 제2 슬릿 내에 버퍼 슬릿을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 희생 패턴들은 산화막으로 형성하는 메모리 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제1 슬릿들 및 상기 제2 슬릿을 형성한 후 열처리 공정을 수행하는 단계를 더 포함하며, 상기 열처리 공정 시 상기 희생 패턴들은 상기 메인 칩 영역 방향으로 스트레스를 발생시키는 메모리 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 칩 가드 패턴들은 금속막으로 형성하는 메모리 장치의 제조 방법.
  19. 제 15 항에 있어서,
    상기 버퍼 슬릿은 폴리 실리콘막으로 형성하는 메모리 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 복수의 트렌치들은 일 방향으로 서로 평행한 라인 형태 또는 상기 일 방향으로 각각 연장되며 요철(凹凸)부를 가지도록 형성되는 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
JP5893287B2 (ja) * 2011-08-10 2016-03-23 ルネサスエレクトロニクス株式会社 半導体装置および基板
US9293410B2 (en) * 2013-11-29 2016-03-22 Samsung Electronics Co., Ltd. Semiconductor device
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102611438B1 (ko) * 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
CN108788486B (zh) * 2017-05-05 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR20190013347A (ko) * 2017-08-01 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11063003B2 (en) * 2018-10-02 2021-07-13 Nanya Technology Corporation Semiconductor device with diced semiconductor chips and method for manufacturing the same
KR102557402B1 (ko) * 2018-10-19 2023-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102634441B1 (ko) * 2018-10-25 2024-02-06 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN113994479A (zh) * 2019-06-19 2022-01-28 电力集成公司 用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环
KR20210073178A (ko) * 2019-12-10 2021-06-18 삼성전자주식회사 스크라이브 레인을 갖는 반도체 소자들 및 그 형성 방법
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法

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