CN116782656A - 三维半导体设备和制造三维半导体设备的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000000926 separation method Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 85
- 239000013256 coordination polymer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 239000012792 core layer Substances 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000013519 translation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本公开的实施例涉及三维半导体设备和制造三维半导体设备的方法。一种三维半导体设备包括存储器块，该存储器块包括堆叠结构、穿过堆叠结构形成的多个通道塞以及形成在存储器块中的分隔图案，该堆叠结构包括形成在第一子堆叠上方的第二子堆叠。
Description
相关申请的交叉引用
本申请要求于2022年3月16日向韩国知识产权局提交的韩国专利申请号10-2022-0032735的优先权，其以其整体通过引用并入本文。
技术领域
各种实施例总体上涉及一种半导体设备和制造该半导体设备的方法，并且更具体地，涉及一种三维半导体设备和制造三维半导体设备的方法。
背景技术
半导体设备的集成密度可以主要由存储器单元的占用面积确定。最近，为了提高半导体设备的集成密度，提出了一种以三维结构形式形成存储器单元的技术。此外，外围电路可以被布置在包括多个存储器单元的至少一个存储器单元阵列下方。
发明内容
根据各种实施例，可以提供一种三维(3D)半导体设备。3D半导体设备可以包括存储器块，该存储器块包括堆叠结构，该堆叠结构包括形成在第一子堆叠上方的第二子堆叠。穿过堆叠结构形成有多个通道塞。在存储器块中形成有分隔图案。分隔图案包括位于堆叠结构的第一子堆叠的至少一部分中的塞型绝缘图案中的至少一个和位于堆叠结构的第二子堆叠的至少一部分中的条型绝缘图案中的至少一个。
根据各种实施例，可以提供一种制造3D半导体设备的方法。在制造3D半导体设备的方法中，可以形成包括交替地堆叠的第一绝缘层和第一牺牲层的第一堆叠结构。可以穿过第一堆叠结构形成圆柱形虚设塞。可以在第一堆叠结构上形成包括交替地堆叠的第二绝缘层和第二牺牲层的第二堆叠结构。可以穿过第一和第二堆叠结构形成通道塞。第一和第二堆叠结构可以被蚀刻以形成在一个方向上延伸的沟槽。第二堆叠结构可以被蚀刻以形成在一个方向上延伸的开口，该开口被配置为暴露虚设塞。通过开口暴露的虚设塞可以被去除以形成虚设孔。通过沟槽、开口和虚设孔暴露的第一和第二牺牲层可以被去除以在第一绝缘层和第二绝缘层之间形成间隙。间隙可以填充有导电层。
根据各种实施例，可以提供一种三维(3D)半导体设备。3D半导体设备可以包括：第一子堆叠，包括在竖直方向上交替地堆叠的第一导电层和第一绝缘层；第二子堆叠，包括在竖直方向上交替地堆叠在第一子堆叠上的第二导电层和第二绝缘层；通道塞，穿过第一子堆叠和第二子堆叠形成；塞型绝缘图案，穿过通道塞之间的第一子堆叠形成；以及条型绝缘图案，穿过第二子堆叠形成以与塞型绝缘图案接触。
附图说明
从以下结合附图的详细说明将更加清楚地理解本公开的主题的上述和其他方面、特征以及优点，在附图中：
图1A和图1B是图示了根据各种实施例的3D半导体设备的视图。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A和图12B是图示了根据各种实施例的制造3D半导体设备的方法的视图；
图13是图示了根据各种实施例的存储器系统的框图；
图14是图示了根据各种实施例的存储器系统的框图；
图15是图示了根据各种实施例的计算系统的框图；以及
图16是图示了根据各种实施例的计算系统的框图。
具体实施方式
将参考附图更详细地描述本公开的各种实施例。附图是各种实施例(和中间结构)的示意性图示。因此，例如由于制造技术和/或公差等原因导致的自图示的配置和形状的变化是可以预期的。因此，描述的多个实施例不应被解释为限于本文中所图示的特定配置和形状，而是可以包括不脱离如在所附权利要求中所限定的本公开的精神和范围的配置和形状上的偏差。
在本文中参考本公开的多个理想化实施例的截面和/或平面图示描述了本公开。然而，本公开的多个实施例不应被解释为限制本发明概念。尽管将示出和描述本公开的一些实施例，但是本领域的普通技术人员将理解，在不脱离本公开的原理和精神的情况下可以对这些实施例进行改变。应当理解，尽管术语第一、第二、第三等可以在本文中被用于描述各种元素，但是这些元素不应受这些术语限制。这些术语仅被用于将一个元素与另一个元素区分开来，而不被用于仅定义元素本身或表示特定序列。
根据各种实施例，可以使用狭缝区域中的沟槽和单元阵列区域中的虚设孔和开口来完全去除堆叠结构的牺牲层，以改善存储器单元的特性和均匀性。
在下文中，可以参考附图详细例示各种实施例的3D半导体设备。
图1A和图1B是图示了根据各种实施例的3D半导体设备的视图。图1A是图示了3D半导体设备的平面视图。图1B是沿着图1A中的线A-A'截取的截面视图。
参考图1A和图1B，3D半导体设备10可以包括堆叠结构ST、至少一个狭缝结构136、多个通道塞CP、第一分隔图案126和第二分隔图案138。
堆叠结构ST可以包括顺序且竖直地堆叠的第一子堆叠ST1和第二子堆叠ST2。例如，堆叠结构ST可以位于半导体衬底(未示出)上方。第一子堆叠ST1和第二子堆叠ST2可以分别包括多个导电层和多个绝缘层。导电层和绝缘层可以在竖直方向D1上交替地堆叠。在图1A和图1B中，竖直方向D1可以指示与垂直于半导体衬底的上表面的竖直方向相对应的第一方向，行方向D2可以指示与行方向相对应的第二方向，并且列方向D3可以指示与列方向相对应的第三方向。
在各种实施例中，由(一个或多个)狭缝结构136分开的堆叠结构ST可以对应于三维(3D)半导体设备的存储器块。每个存储器块可以是可以被擦除的最小单元。
随着三维(3D)半导体设备的集成密度增加，堆叠结构ST的高度可能逐渐增加。在一些实施例中，由于堆叠结构ST的高度，可能难以使用单个接触蚀刻过程形成穿透堆叠结构ST的孔。因此，在形成第一子堆叠ST1之后，可以形成穿过第一子堆叠ST1的第一孔104。然后，在形成第二子堆叠ST2之后，可以形成穿过第二子堆叠ST2的第二孔114。第二孔114中的每一个可以与第一孔104中的每一个部分重叠。由于第一子堆叠ST1的高度，第一孔104中的每一个可以具有圆柱形形状，该圆柱形形状具有在堆叠结构ST内的对应的更大深度处减小的宽度或在本文中被称为具有向下减小的宽度。例如，如图1B中所示，第一孔104中的每一个具有向下减小的宽度。由于第二子堆叠ST2的高度，每个第二孔114也可以具有圆柱形形状，圆柱形形状具有在堆叠结构ST内的对应的更大深度处减小的宽度或在本文中称为被具有向下减小的宽度。例如，如图1B中所示，第二孔114中的每一个具有向下减小的宽度。第一孔104和第二孔114可以分别被对应为彼此面向。彼此面向的对应的第一孔104和第二孔114可以连通。
通道塞CP中的每一个可以整体地被布置在对应的第一孔104和第二孔114内。通道塞CP中的每一个可以包括存储器层122和通道层124。存储器层122可以包括隧穿绝缘层120、数据存储层118和电荷阻挡层116。隧穿绝缘层120可以被配置为围绕通道层124。数据存储层118可以被配置为围绕隧穿绝缘层120。电荷阻挡层116可以被配置为围绕数据存储层118。在各种实施例中，通道塞CP中的每一个还可以包括核心层C。例如，核心层C可以被配置为柱状形态以填充第一孔104和第二孔114的大部分空间，并且通道层124可以被形成在隧穿绝缘层120和核心层C之间。例如，核心层C可以包括诸如氧化物的绝缘材料。
在各种实施例中，通道塞CP可以被布置成具有n行(n是大于2的自然数)和m列(m是大于2的自然数)的矩阵。例如，第(m-1)列中的通道塞CP可以被布置在第(m)列中的相邻两个通道塞CP之间。此外，第(n-1)行中的通道塞CP可以被布置在第(n)行中的相邻两个通道塞CP之间。
在平面视图中，第一分隔图案126可以具有沿着第三方向D3延伸的条形形状。在各种实施例中，第一分隔图案126可以包括两个图案，但不限于此。第一分隔图案126可以包括绝缘材料。第一分隔图案126中的每一个可以被布置在第一子堆叠ST1处。第一分隔图案126可以不与通道塞CP接触。然而，第一分隔图案126可以不延伸到第二子堆叠ST2中。
在平面视图中，第二分隔图案138可以具有沿着第三方向D3延伸的条形形状。第二分隔图案138可以被布置在狭缝结构136的平行于第三方向D3的部分之间。在平面视图中，第二分隔图案138可以被形成为穿过堆叠结构ST1和ST2的中央部分。第一分隔图案126中的每一个可以被布置在狭缝结构136和第二分隔图案138之间。
在各种实施例中，第二分隔图案138可以包括绝缘材料。第二分隔图案138可以被布置在存储器块B的中心列处。第二分隔图案138可以包括位于第一子堆叠ST1中的至少一个塞型绝缘图案138a和位于第二子堆叠ST2中的条型绝缘图案138b。在一个实施例中，至少一个塞型绝缘图案138a可以位于第一子堆叠ST1的一部分中，并且条型绝缘图案138b可以位于第二子堆叠ST2的一部分中。
如上面所提及，通道塞CP可以被布置成具有n行和m列的矩阵。第二分隔图案138可以具有被并入包括n行和m列的矩阵的一部分中的形状。例如，当第二分隔图案138被布置在第(k)列(1<k<m，k为自然数)中时，第二分隔图案138可以被布置在第(k±1)列中的相邻两个通道塞CP之间。
在一个实施例中，用于形成第一分隔图案126和第二分隔图案138的开口(未示出)可以被用作用于形成存储器块B的栅极(例如，多条字线、至少一条漏极选择线和至少一条源极选择线)的通道。具体地，在一个实施例中，用于第一分隔图案126的开口可以在用于第二分隔图案138的开口之前形成。换言之，在一个实施例中，第一和第二分隔图案126和138可以在存储器块B的栅极之后形成在开口中。
在下文中，可以参考附图说明根据各种实施例的制造3D半导体设备的方法。
图2A至图12A是图示了根据各种实施例的制造3D半导体设备的方法的平面视图。图2B至图12B是分别沿着图2A至图12A中的线A-A'截取的截面视图。
参考图2A和图2B，第一绝缘层100和第一牺牲层102可以被交替地堆叠以形成第一子堆叠ST1。第一绝缘层100可以包括氧化物，例如氧化硅层。第一牺牲层102可以包括相对于用于第一绝缘层100的蚀刻剂而具有蚀刻选择性的材料。例如，第一牺牲层102可以包括氮化物，例如氮化硅层。
第一子堆叠ST1可以被形成在单元阵列区域CR和狭缝区域SL上方。
第一子堆叠ST1的被选择的部分可以被蚀刻以形成第一孔104和104D。例如，第一孔104和104D可以被形成在单元阵列区域CR中。第一孔104和104D中的每一个可以具有向下减小的直径。向下减小的直径的平均值可以是第一孔104和104D中的每一个的直径。第一孔104和104D中的每一个可以具有第一直径。附图标记104可以是用于形成通道塞的第一孔104，并且附图标记104D可以是用于形成虚设通道塞的第一虚设孔。
参考图3A和图3B，可以用导电材料填充第一孔104和第一虚设孔104D以形成第一塞106和虚设塞106D。导电材料可以相对于用于第一绝缘层100和第一牺牲层102的蚀刻剂而具有蚀刻选择性。
参考图4A和图4B，第二绝缘层110和第二牺牲层112可以被交替地堆叠在第一子堆叠ST1上以形成第二子堆叠ST2。第二绝缘层110可以包括与第一绝缘层100的材料基本相同的材料，例如氧化硅层。第二牺牲层112可以包括与第一牺牲层102的材料基本相同的材料，例如氮化硅层。
第二子堆叠ST2的被选择的部分可以被蚀刻以形成第二孔114。第二孔114中的每一个可以被配置为暴露第一塞106。第一虚设塞106D没有被第二孔114暴露。也就是说，虚设塞106D可以被第二子堆叠ST2覆盖。
第二孔114中的每一个可以具有向下减小的直径。向下减小的直径的平均值可以是第二孔114的第二直径。例如，第二孔114的第二直径可以比第一孔104的第一直径更短。
参考图5A和图5B，可以选择性地去除通过第二孔114暴露的第一塞106以重新限定第一子堆叠ST1中的第一孔104。尽管去除了第一塞106，但是没有去除第一虚设塞106D，因为第一虚设塞106D被第二子堆叠ST2覆盖。因此，第一孔104和第二孔114可以分别竖直连通。在下文中，将彼此连通的第一孔104和第二孔114称为通道孔CH。
参考图6A和图6B，可以沿着通道孔CH的侧壁共形地形成存储器层122。
在各种实施例中，可以沿着通道孔CH的侧壁顺序地形成电荷阻挡层116、数据存储层118和隧穿绝缘层120以形成存储器层122。电荷阻挡层116可以包括用于阻挡电荷的氧化物。数据存储层118可以包括用于捕获电荷的氮化物。隧穿绝缘层120可以包括用于电荷隧穿的氧化物。
参考图7A和图7B，可以用通道层124填充具有存储器层122的通道孔CH以形成通道塞CP。
在各种实施例中，通道层124可以包括多晶硅、锗、具有纳米结构的半导体材料等。可以在形成有存储器层122的通道孔CH的侧壁上共形地形成通道层124。例如，可以用核心层C完全填充具有存储器层122和通道层124的通道孔CH。核心层C可以包括掩埋绝缘材料。
可以穿过单元阵列区域CR中的第一子堆叠ST1和第二子堆叠ST2而形成多个通道塞CP。可以穿过通道塞CP之间的第一子堆叠ST1而形成虚设塞106D。
参考图8A和图8B，在平面视图中，单元阵列区域CR中的第二子堆叠ST2可以被蚀刻以形成在第三方向D3上延伸的第一开口(未示出)。第一开口可以被配置为部分地暴露第一子堆叠ST1。第一开口可以跨过通道塞CP之间。然而，通道塞CP可能不会通过第一开口暴露。
第一开口可以填充有绝缘材料以形成第一分隔图案126。第一分隔图案126可以被布置在第二子堆叠ST2中的通道塞CP之间。
参考图9A和图9B，第一子堆叠ST1和第二子堆叠ST2可以被蚀刻以在狭缝区域SL中形成沟槽128。沟槽128可以被配置为限定与存储器块B相对应的单元阵列区域CR。如图9A中所示，在平面视图中，沟槽128可以延伸到第三方向。另外，如图9B中所示，在截面视图中，沟槽128可以延伸到第一方向。
参考图10A和图10B，单元阵列区域CR中的第二子堆叠ST2可以被蚀刻以形成在一个方向上延伸的第二开口130。第二开口130可以被配置为暴露虚设塞106D。例如，第二开口130可以被布置在通道塞CP之间。此外，第二开口130可以位于相邻的第一分隔图案126之间。沿着列方向布置的虚设塞106D可以通过第二开口130而被暴露，但不限于此。
通过第二开口130暴露的虚设塞106D可以被选择性地去除以在第一子堆叠ST1中限定虚设孔104D。第一虚设孔104D可以连通到第二开口130。
参考图11A和图11B，通过沟槽128、第二开口130和虚设孔104D的侧壁暴露的第一牺牲层102和第二牺牲层112可以被蚀刻以在第一绝缘层100之间、在最上面的第一绝缘层100与最下面的第二绝缘层110之间以及在第二绝缘层110之间限定多个间隙132。
用于蚀刻第一和第二牺牲层102和112的蚀刻剂可以通过第二开口130和虚设孔104D以及沟槽128而被移动，以容易且完全地去除第一和第二牺牲层102和112。因此，用于形成具有设置厚度的栅极的多个间隙132的尺寸可以被保证。
参考图12A和图12B，多个间隙132可以填充有导电材料以形成作为单元阵列区域CR的栅极线的导电图案134。
导电图案134可以通过沟槽128、第二开口130和虚设孔104D而被填充在多个间隙132中。
再次参考图1A和图1B，可以用绝缘材料填充第二开口130和虚设孔104D以形成第二分隔图案138。例如，第一子堆叠ST1的第二分隔图案138可以具有与第一虚设塞106D类似的塞结构，并且第二子堆叠ST2的第二分隔图案138可以具有与第一分隔图案126类似的线结构。
狭缝区域SL中的沟槽128可以填充有绝缘材料以形成狭缝结构136。在各种实施例中，可以与狭缝结构136一起形成第二分隔图案138。替代地，在沟槽128中形成绝缘间隔件之后，可以用导电材料填充具有绝缘间隔件的沟槽128以形成源极接触塞。
图13是图示了根据各种实施例的存储器系统的框图。
参考图13，如图13中所图示，存储器系统1000可以包括存储器设备1200和控制器1100。
存储器设备1200可以被用于存储诸如文本、图形和软件代码的各种数据类型。存储器设备1200可以是具有PUC(单元下外围)结构的非易失性存储器或具有PUC结构的易失性存储器。根据各种实施例的存储器设备1200可以通过形成图1A至图12B来提供具有均匀厚度的存储器单元阵列区域的栅极。
控制器1100可以被耦合到主机和存储器设备1200，并且可以响应于来自主机的请求而访问存储器设备1200。例如，控制器1100可以控制存储器设备1200的读取、写入、擦除和后台操作。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140和存储器接口1150。
RAM 1110可以作用为CPU 1120的操作存储器、存储器设备1200和主机之间的高速缓存存储器以及存储器设备1200和主机之间的缓冲存储器。RAM 1110可以由静态随机存取存储器(SRAM)或只读存储器(ROM)代替。
主机接口1130可以与主机对接。例如，控制器1100可以通过包括以下项的各种接口协议中的一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议。
ECC电路1140可以通过使用纠错码(ECC)来检测和纠正被包括在从存储器设备1200读取的数据中的错误。
存储器接口1150可以与存储器设备1200对接。例如，存储器接口1150可以包括NAND接口或NOR接口。
例如，控制器1100还可以包括被配置为临时存储数据的缓冲存储器(未图示)。缓冲存储器可以临时存储通过主机接口1130外部传送的数据，或者临时存储通过存储器接口1150从存储器设备1200传送的数据。此外，控制器1100还可以包括存储代码数据以与主机进行对接的ROM。
图14是图示了根据各种实施例的存储器系统的框图。
参考图14，存储器系统1000'可以包括存储器设备1200'和控制器1100。此外，控制器1100可以包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140和存储器接口1150。
此外，存储器设备1200'可以是由多个存储器芯片组成的多芯片封装件。多个存储器芯片可以被划分成多个组。多个组可以通过第一至第k通道CH1至CHk来与控制器1100通信。此外，被包括在单个组中的存储器芯片可以适用于通过公共通道与控制器1100通信。可以修改存储器系统1000'以使得单个存储器芯片可以被耦合到单个通道。参考图14，设备1200'可以包括非易失性存储器。如图1A至图12B中所示，在一个实施例中，牺牲层可以通过用于第二分隔图案的虚设孔和第二开口而被完全去除，以改善存储器单元的特性，从而确保设备1200'的均匀性。
根据各种实施例，可以不形成存储器层的角部分以改善存储器单元的特性，从而确保存储器系统1000'的均匀性。
图15是图示了根据各种实施例的计算系统的框图。
如图15中所图示，计算系统2000可以包括存储器设备2100、CPU 2200、随机存取存储器(RAM)2300、用户接口2400、电源2500和系统总线2600。
存储器设备2100可以存储通过用户接口2400输入的数据和由CPU 2200处理的数据。此外，存储器设备2100可以电耦合到CPU2200、RAM 2300、用户接口2400和电源2500。例如，存储器设备2100可以通过控制器(未图示)而被耦合到系统总线2600或者直接被耦合到系统总线2600。当存储器设备2100直接被耦合到系统总线2600时，控制器的功能可以由CPU2200和RAM 2300执行。
存储器设备2100可以包括非易失性存储器。如图1A至图12B中所示，在一个实施例中，牺牲层可以通过用于第二分隔图案的虚设孔和第二开口而被完全去除，以改善存储器单元的特性，从而确保设备2100的均匀性。此外，设备2100可以包括包含各种实施例的半导体设备的多芯片封装件。
根据各种实施例，计算系统2000可以具有改善的字线集成密度以改善计算系统2000的特性。
图16是图示了根据各种实施例的计算系统的框图。
如图16中所图示，计算系统3000可以包括具有操作系统3200、应用3100、文件系统3300和转换层3400的软件层。此外，计算系统3000可以包括诸如存储器设备3500的硬件层。在一些实施例中，计算系统3000可以包括诸如存储器系统的硬件层。
操作系统3200管理计算系统3000的软件和硬件资源。操作系统3200可以控制中央处理单元的程序执行。应用3100可以包括由计算系统3000执行的各种应用程序。应用3100可以是由操作系统3200执行的实用程序。
文件系统3300可以指代被配置为管理存在于计算系统3000中的数据和文件的逻辑结构。文件系统3300可以根据规则组织要被存储在存储器设备3500中的文件或数据。文件系统3300可以取决于在计算系统3000中使用的操作系统3200来确定。例如，当操作系统3200是基于Microsoft Windows的系统时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。此外，当操作系统3200是基于Unix/Linux的系统时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
转换层3400可以响应于来自文件系统3300的请求而将地址转换为适用于存储器设备3500。例如，转换层3400可以将由文件系统3300生成的逻辑地址转换成存储器设备3500的物理地址。逻辑地址和物理地址的映射信息可以被存储在地址转换表中。例如，转换层3400可以是快闪转换层(FTL)、通用快闪存储链路层(ULL)等。
存储器设备3500可以包括非易失性存储器。如图1A至图12B中所示，在一个实施例中，牺牲层可以通过用于第二分隔图案的虚设孔和第二开口而被完全去除，以改善存储器单元的特性，从而确保设备3500的均匀性。
计算系统3000可以被分类为由高级别层级执行的操作系统类别和由低级别层级执行的操作系统类别。应用3100、操作系统3200和文件系统3300可以被包括在操作系统类别中。应用3100、操作系统3200和文件系统3300可以由计算系统3000的操作存储器驱动。转换层3400可以被包括在操作系统类别或控制器类别中。
根据各种实施例，计算系统3000可以具有改善的字线集成密度。
本公开的上述实施例旨在例示而非限制本公开。可以有各种替代和等同物。本公开不限于本文中描述的实施例。本公开也不限于任何特定类型的半导体设备。鉴于本公开，其他添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。
Claims (17)
1.一种三维3D半导体设备，包括：
存储器块，包括具有至少一个通道塞的至少一个堆叠结构，所述堆叠结构包括第一子堆叠和形成在所述第一子堆叠上方的第二子堆叠；以及
分隔图案，形成在所述存储器块中，所述分隔图案包括位于所述第一子堆叠中的至少一个塞型绝缘图案和位于所述第二子堆叠中的至少一个条型绝缘图案。
2.根据权利要求1所述的3D半导体设备，
其中所述分隔图案包括多个所述塞型绝缘图案，
其中所述塞型绝缘图案以其间的设置间隔而间隔开，以及
其中所述塞型绝缘图案中的每个塞型绝缘图案连通到所述条型绝缘图案。
3.根据权利要求1所述的3D半导体设备，其中所述第一子堆叠包括在竖直方向上交替地堆叠的至少一个第一导电层和至少一个第一绝缘层，以及
其中所述第二子堆叠包括在所述竖直方向上交替地堆叠的至少一个第二导电层和至少一个第二绝缘层。
4.根据权利要求3所述的3D半导体设备，其中所述通道塞包括：
第一部分，形成在所述第一子堆叠的结构中；以及
第二部分，连通到所述第一部分，并且形成在所述第二子堆叠中。
5.根据权利要求4所述的3D半导体设备，其中所述第二部分至少部分地与所述第一部分重叠。
6.根据权利要求3所述的3D半导体设备，其中所述通道塞被布置成具有n行和m列的矩阵，n为大于2的自然数，m为大于2的自然数，以及
第(m-1)列中的通道塞被布置在第m列中的相邻两个通道塞之间。
7.根据权利要求6所述的3D半导体设备，其中所述条型绝缘图案被布置在第(k±1)列中的相邻两个通道塞之间，1<k<m，k为自然数。
8.根据权利要求1所述的3D半导体设备，还包括形成在所述存储器块的边缘处的狭缝结构，
其中所述分隔图案被布置在所述狭缝结构之间，以及
其中所述狭缝结构基本上平行于列方向。
9.根据权利要求8所述的3D半导体设备，还包括延伸穿过所述第二子堆叠的至少一个附加分隔图案，
其中所述附加分隔图案位于所述分隔图案与所述狭缝结构之间。
10.一种三维3D半导体设备的方法，所述方法包括：
交替地堆叠至少一个第一绝缘层和至少一个第一牺牲层以形成第一子堆叠；
形成穿过所述第一子堆叠的虚设塞，所述虚设塞基本上是圆柱形的；
在所述第一子堆叠上方交替地堆叠至少一个第二绝缘层和至少一个第二牺牲层以形成第二子堆叠，从而形成堆叠结构；
形成穿过所述堆叠结构的通道塞；
刻蚀所述堆叠结构以形成在列方向上延伸的沟槽；
刻蚀所述第二子堆叠以形成在所述列方向上延伸的开口以暴露所述虚设塞；
去除通过所述开口暴露的所述虚设塞以形成虚设孔；
通过所述沟槽、所述开口以及所述虚设孔去除所述第一牺牲层和所述第二牺牲层以在所述第一绝缘层与所述第二绝缘层之间形成多个间隙；以及
用导电层填充所述多个间隙。
11.根据权利要求10所述的方法，其中形成所述虚设塞包括：
形成穿过所述第一子堆叠的第一孔，所述第一孔被布置成矩阵；以及
用被选择的材料填充所述第一孔中的至少一个第一孔以形成所述虚设塞，
其中向所述通道塞中的每个通道塞的下部提供除了所述虚设塞之外的剩余的第一孔。
12.根据权利要求11所述的方法，其中形成所述通道塞包括：
形成穿过所述第二子堆叠的第二孔，所述第二孔被布置成矩阵，所述第二孔与剩余的所述第一孔中的至少一个连通；
在连通的所述第一孔和所述第二孔中的每个第一孔和第二孔的侧壁上形成存储器层；以及
在其中形成有所述存储器层的连通的所述第一孔和所述第二孔中的每个第一孔和第二孔的所述侧壁上形成通道层。
13.根据权利要求10所述的方法，还包括形成第一分隔图案，所述第一分隔图案具有在所述列方向上延伸的条形形状，
其中所述第一分隔图案是穿过所述第二子堆叠而形成的。
14.根据权利要求13所述的方法，还包括用绝缘材料填充所述虚设孔和所述开口以形成第二分隔图案。
15.根据权利要求14所述的方法，其中所述第一分隔图案被布置在所述沟槽和所述第二分隔图案之间。
16.一种三维3D半导体设备，包括：
第一子堆叠，包括在竖直方向上交替地堆叠的至少一个第一导电层和至少一个第一绝缘层；
第二子堆叠，包括在所述竖直方向上交替地堆叠在所述第一子堆叠上的至少一个第二导电层和至少一个第二绝缘层；
通道塞，穿过所述第一子堆叠和所述第二子堆叠而形成；
至少一个第一分隔图案，穿过所述第一子堆叠而形成，所述第一分隔图案具有圆柱形形状；以及
第二分隔图案，穿过所述第二子堆叠而形成，所述第二分隔图案具有条形形状，并且所述第二分隔图案与所述至少一个第一分隔图案接触。
17.根据权利要求16所述的3D半导体设备，其中所述第一分隔图案被布置在所述通道塞之间。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220032735A KR20230135367A (ko) | 2022-03-16 | 2022-03-16 | 3차원 반도체 장치 및 이를 제조하는 방법 |
| KR10-2022-0032735 | 2022-03-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116782656A true CN116782656A (zh) | 2023-09-19 |
Family
ID=87993745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310174400.3A Pending CN116782656A (zh) | 2022-03-16 | 2023-02-28 | 三维半导体设备和制造三维半导体设备的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230301104A1 (zh) |
| KR (1) | KR20230135367A (zh) |
| CN (1) | CN116782656A (zh) |
-
2022
- 2022-03-16 KR KR1020220032735A patent/KR20230135367A/ko unknown
- 2022-12-20 US US18/085,421 patent/US20230301104A1/en active Pending
-
2023
- 2023-02-28 CN CN202310174400.3A patent/CN116782656A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20230135367A (ko) | 2023-09-25 |
| US20230301104A1 (en) | 2023-09-21 |
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| PB01 | Publication | ||
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