CN111223872B - 一种3d nand存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种3D NAND存储器及其制造方法，包括在衬底上形成堆叠结构，堆叠结构包括由在第一方向上连续延伸的多个第二栅线缝隙分割成的存储区块，存储区块的通孔区域中形成有阵列分布的沟道结构，并且在存储区块的通孔区域中还形成有在第一方向上延伸并且间隔分布的第一栅线缝隙，该第一栅线缝隙可以是形成在通孔区域的沟道结构中间的通孔。该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道结构附近不会出现空隙，由此避免器件后期出现漏电等风险。另外，同时通过该第一栅线缝隙与第二栅线缝隙去除堆叠结构中的牺牲层，能够显著减少去除牺牲层所需的时间，同时有利于栅极导电材料的形成，相应地也就能够降低生产成本。

Description

一种3D NAND存储器及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种3D NAND存储器及其制造方法。
背景技术
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。
在3D NAND工艺中，通常通过形成栅线缝隙，形成堆叠栅极层，为了控制有效的栅极区域面积，需要对栅线缝隙的尺寸进行限制，由此使得栅线缝隙的尺寸非常有限，在后续通过栅线缝隙形成共源极并进一步形成共源极的接触部的时候，接触部与共源极的位置稍有偏差，便会导致接触部桥接共源极两侧的栅极层，产生漏电等危害，严重影响器件的使用。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND存储器及其制造方法，本发明在在存储区块的通孔区域中形成有沟道结构以及在第一方向上延伸并且间隔分布的第一栅线缝隙，该第一栅线缝隙可以是形成在通孔区域的沟道结构中间的通孔。该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道结构附近不会出现空隙，由此避免器件后期出现漏电等风险。
为实现上述目的及其它相关目的，本发明提供了一种3D NAND存储器的制造方法：该制造方法包括以下步骤：
提供衬底，所述衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，其中靠近所述衬底的第一层牺牲层为共源牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；
刻蚀所述堆叠结构至暴露所述共源牺牲层，分别在所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸；
通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层。
可选地，该3D NAND存储器制造方法还包括以下步骤：
刻蚀所述堆叠结构及部分所述衬底，在所述通孔区形成阵列排布的沟道孔；
在所述沟道孔的侧壁及底部依次沉积形成阻挡层、电荷俘获层、隧穿层及沟道层；
在所述沟道孔的核心区填充介电隔离材料。
可选地，该3D NAND存储器制造方法还包括：
分别在多个所述第一栅线缝隙和所述第二栅线缝隙中形成多个第一阵列共源极和第二阵列共源极。
可选地，通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层，还包括以下步骤：
在多个所述第一栅线缝隙和所述第二栅线缝隙的侧壁及底部形成间隔层；
刻蚀所述第一栅线缝隙和所述第二栅线缝隙的底部的所述间隔层，暴露所述共源牺牲层形成开口；
通过所述开口去除所述共源牺牲层形成第一沟槽；
刻蚀所述沟道结构直至暴露所述沟道结构的沟道层，形成第二沟槽；
在所述第二沟槽中进行选择性外延结构的生长。
可选地，在所述第一沟槽中进行选择性外延结构的生长之后，还包括：
刻蚀去除所述第一栅线缝隙和所述第二栅线缝隙的侧壁上的所述间隔层；
去除所述堆叠结构中的牺牲层，形成栅极沟槽；
在所述栅极沟槽中填充栅极导电材料，形成栅极。
可选地，分别在多个所述第一栅线缝隙和所述第二栅线缝隙中形成多个第一阵列共源极和第二阵列共源极，还包括以下步骤：
在所述第一栅线缝隙和所述第二栅线缝隙的侧壁上形成栅极隔离层；
在所述第一栅线缝隙和所述第二栅线缝隙的中间部分填充源极导电材料。
可选地，刻蚀所述堆叠结构至暴露所述共源牺牲层，在所述第一栅线缝隙区域形成第一栅线缝隙包括：
刻蚀所述通孔区域的第一栅线缝隙区的堆叠结构至暴露所述共源牺牲层形成若干通孔。
本发明还提供了一种3D NAND存储器，该存储器包括：
衬底，所述衬底上形成有栅极层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干存储块；
形成在所述衬底及所述堆叠结构之间的选择性外延结构；
形成在所述存储块中的多个第一阵列共源极，多个所述第一阵列共源极在第一方向上间隔分布；
第二阵列共源极，所述第二阵列共源极在所述第一方向上连续延伸，并且将所述堆叠结构分隔成若干所述存储块。
可选地，所述存储块包括形成在所述堆叠结构中的阵列分布的沟道结构，所述沟道结构包括依次形成在沟道孔的侧壁及底部的阻挡层、电荷俘获层、隧穿层及沟道层，以及填充在所述沟道孔的核心区的介电隔离材料。
可选地，所述第一阵列共源极和所述第二阵列共源极包括形成在堆叠栅极侧壁上的栅极隔离层以及形成在所述栅极隔离层中间的源极导电材料。
可选地，所述第一阵列共源极为形成在所述存储块中的柱状结构。
如上所述，本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法包括，在衬底上形成堆叠结构，堆叠结构包括由在第一方向上连续延伸的第二栅线缝隙分割成的存储区块，存储区块的通孔区域中形成有阵列分布的沟道结构，并且在存储区块的通孔区域中还形成有在第一方向上延伸并且间隔分布的第一栅线缝隙，该第一栅线缝隙可以是形成在通孔区域的沟道结构中间的通孔。该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道结构附近不会出现空隙，由此避免器件后期出现漏电等风险。
另外，在形成堆叠栅极的时候，同时通过该第一栅线缝隙与第二栅线缝隙去除堆叠结构中的牺牲层，能够显著减少去除牺牲层所需的时间，同时有利于栅极导电材料的形成，相应地也就能够降低生产成本。
附图说明
图1显示为现有技术中制造3D NAND存储器时形成的沟道结构及栅线缝隙的平面示意图。
图2显示为沿图1所示的Y方向上的线L0-L0的剖面结构示意图。
图3显示为本发明的3D NAND存储器制造方法的流程示意图。
图4显示为图3所示提供的衬底的平面示意图。
图5显示为图4所示的Y方向上的线L1-L1位置沿堆叠结构的堆叠方向的剖面结构示意图。
图6显示为在图3所示的通孔区域形成沟道结构的平面示意图。
图7显示为图6所示的Y方向上的线L2-L2位置沿堆叠结构的堆叠方向的剖面结构示意图。
图8显示为在图3所示的通孔区域形成第一栅线缝隙的平面示意图。
图9显示为图8所示的Y方向上的线L3-L3位置沿堆叠结构的堆叠方向的剖面结构示意图。
图10显示为在图9所示的第一栅线缝隙中形成侧墙的结构示意图。
图11显示为刻蚀图10所示的侧墙在第一栅线缝隙底部形成开口的结构示意图。
图12显示为去除堆叠结构中的共源牺牲层形成第一沟槽的结构示意图。
图13显示为去除衬底上方的第一层隔离层形成第二沟槽的结构示意图。
图14显示为在第二沟槽中形成外延结构的结构示意图。
图15显示为形成栅极沟槽的结构示意图。
图16显示为形成栅极的结构示意图。
图17显示为在第一栅线缝隙和第二栅线缝隙中形成共源极的结构示意图。
元件标号说明
01            沟道结构
02            栅线缝隙
03            外延结构
04            空隙
001           存储块区
010           通孔区域
011           第一栅线缝隙区
012           第二栅线缝隙区
100           衬底
101           堆叠结构
1011          隔离层
1012          牺牲层
1012′         共源牺牲层
102           第一栅线缝隙
103           第二栅线缝隙
104           沟道结构
1041          沟道结构的阻挡层
1042          沟道结构的电荷捕获层
1043          沟道结构的隧穿层
1044          沟道结构的沟道层
1045          沟道结构的介电隔离材料
105           开口
106           第一沟槽
107           第二沟槽
108           选择性外延结构
109           栅极沟槽
110           栅极
111           第一阵列共源极
112           第二阵列共源极
1111          栅极隔离层
1112          源极导电材料
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量、位置关系及比例可在实现本方技术方案的前提下随意改变，且其组件布局形态也可能更为复杂。
现有技术中，在3D NAND存储器的制备时，通常首先在存储块区中形成阵列式沟道结构01，然后再形成栅线缝隙02，如图1所示。在栅线缝隙02中经侧墙选择性外延生长工艺在衬底和堆叠结构之间形成外延结构03。然而，如图2所示，在选择性外延生长过程中，由于界面的清洁度较差，并且栅线缝隙02之间的沟道结构数量较多，例如图1所示的九排孔结构中，靠近栅线缝隙的位置的外延结构会首先生长完成，这就使得内排沟道结构附近就容易出现空隙04，这样的空隙04在后续形成堆叠栅极的时候，容易造成漏电等缺陷。
为了解决现有技术中的上述缺陷，本发明提供一种3D NAND存储器及其制造方法，现通过下面的具体实施例进行详细说明。
实施例一
本实施例提供了一种3D NAND存储器制造方法，如图3所示，该方法包括如下步骤：
步骤S101：提供衬底，所述衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，其中靠近所述衬底的第一层牺牲层为共源牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；
提供一衬底100，该衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。衬底100上形成有堆叠结构，该堆叠结构包括若干存储块区，如图4所示，本实施例中仅示例性示出了该堆叠结构中的一个存储块区001，存储块区001由第二栅线缝隙区012分隔而成。该存储块区001包括通孔区域010，通孔区域010包括第一栅线缝隙区011。
图5示出了图4中第二方向(即Y方向)上的线L1-L1处沿堆叠结构的堆叠方向的剖面结构示意图。如图5所示，衬底100上方形成的堆叠结构101包括交替排列的隔离层1011和牺牲层1012，堆叠的层数可以是64层、128层甚至更多层。本实施例中隔离层1011及牺牲层1012可以分别是氧化硅和氮化硅，衬底100上方的第一层牺牲层为共源牺牲层1012′，在本实施例中，该共源牺牲层1012′可以是多晶硅层、单晶硅层等易于去除的牺牲材料层，在本实施例中，以该共源牺牲层1012′形成为牺牲多晶硅层为例。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底100上交替沉积氮化硅和氧化硅形成堆叠结构101。
步骤S102：刻蚀所述堆叠结构至暴露所述共源牺牲层，分别在所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸；
形成上述堆叠结构之后，如图8和图9所示，刻蚀堆叠结构至暴露衬底上方的第一层牺牲层——共源牺牲层1012′，或者也可以刻蚀至部分共源牺牲层1012′，以在通孔区域010的第一栅线缝隙区011形成沿X方向延伸的多个第一栅线缝隙102，优选地，多个第一栅线缝隙102形成为在X方向间隔分布的若干通孔，该通孔状的第一栅线缝隙增加了暴露的牺牲多晶硅层的面积，有利于后续牺牲多晶硅层的去除及选择性外延结构的形成。并且由于通孔状的第一栅线缝隙是间隔分布的，因此不会隔断后续形成的存储块中的栅极层，不会影响存储块的功能。
在本实施例的优选实施例中，同样如图8和图9所示，在形成上述第一栅线缝隙102的同时，刻蚀堆叠结构的第二栅线缝隙区012，同样地刻蚀堆叠结构直至暴露共源牺牲层1012′或者也可以刻蚀至部分共源牺牲层1012′，形成沿第一方向连续延伸的栅线缝隙103。
在本实施例的另一优选实施例中，在形成上述第一和第二栅线缝隙102和103之前，还包括在存储块区001的通孔区010中形成图6所示的沟道结构104的步骤。
例如，刻蚀通孔区域010的堆叠结构101以及部分衬底100，形成阵列分布的沟道孔，然后如图7所示，在沟道孔的侧壁及底部依次沉积阻挡层1041、电荷捕获层1042、隧穿层1043以及沟道层1044，然后在沟道孔的核心区域填充介电隔离材料1045。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
步骤S103：通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层。
形成上述第一和第二栅线缝隙102和103之后，在衬底100上的第一层牺牲层(牺牲多晶硅层)的位置处形成选择性外延结构。具体地，如图10所示，在第一栅线缝隙和第二栅线缝隙的侧壁和底部沉积形成间隔层1021，该间隔层可以是自第一栅线缝隙和第二栅线缝隙的侧部和底部依次沉积形成的氮化物和氧化物的复合层，图中并未详细示出。然后刻蚀底部的间隔层1021，形成图11所示的暴露牺牲多晶硅层1012′的开口105。然后通过该开口，刻蚀去除牺牲多晶硅层1012′形成如12所示的第一沟槽106，去除该牺牲多晶硅层时可以采用对多晶硅的刻蚀选择比较高的酸液。然后刻蚀沟道结构104，去除沟道结构的阻阻挡层、电荷捕获层及隧穿层，直至暴露其沟道层，形成图13所示的第二沟槽107。在本实施例中由于衬底上方的隔离层以及第一栅线缝隙和第二栅线缝隙的间隔层包括氧化物层，因此，在形成第二沟槽107的同时，第一沟槽106底部的衬底上的隔离层以及间隔层中的氧化物成同样被去除。但是第一和第二栅线缝隙102和103的间隔层中的氮化物能够被保留，一定程度上能够起到支撑堆叠结构的作用。如本实施例所述，沟道结构的沟道层为多晶硅，阻挡层1041、电荷捕获层1042及隧穿层1043为氧化物或氮氧化物的层叠结构，因此在去除上述阻挡层1041、电荷捕获层1042及隧穿层1043时选择对多晶硅的刻蚀选择比较低的酸液，以免破坏或者损伤多晶硅沟道层。然后如图14所示，在第二沟槽107中进行选择性外延结构108的生长，该选择性外延结构108可以是多晶硅。
本实施例中在存储块中增加了多个第一栅线缝隙，该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道结构附近不会出现空隙，由此避免器件后期出现漏电等风险。并且同时通过第一和第二栅线缝隙102和103去除共源牺牲层，可以减少共源牺牲层的去除时间，一定程度上能够降低制造成本。
在本实施例还包括形成堆叠栅极的步骤。具体地，如图15所示，去除第一和第二栅线缝隙102和103的间隔层中的氮化物以及堆叠结构中的同样为氮化物的牺牲层1012，形成图15所示的栅极沟槽109。然后通过第一和第二栅线缝隙102和103在栅极沟槽中填充栅极导电材料，形成栅极110，如图16所示。本实施例中，该栅极导电材料可以是金属材料，例如钨等。
如本领域所公知的，还包括在第一和第二栅线缝隙102和103中形成第一阵列共源极和第二阵列共源极的步骤。具体地，如图17所示，首先在第一和第二栅线缝隙102和103的侧壁上形成栅极隔离材料1111，以隔离栅极层。然后在第一和第二栅线缝隙102和103的中间部分填充源极导电材料1112。该源极导电材料可以是多晶硅也可以是金属等。
实施例二
本实施例提供一种3D NAND存储器，同样参照附图4～附图17，该3D NAND存储器包括：
衬底100，所述衬底上形成有堆叠结构101，该堆叠结构由栅极层110和隔离层交替排列而成，并且堆叠结构包括若干存储块；本实施例中，该栅极导电材料可以是金属材料，例如钨等。
形成在所述衬底及所述堆叠结构之间的选择性外延结构108。本实施例中的外延结构108结构均匀，无空隙等缺陷，由此避免器件后期出现漏电等风险。以及
形成在所述存储块中的多个第一阵列共源极，所述第一阵列共源极在第一方向上间隔分布。
本实施例中，衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
在优选实施例中，如图8和图17所示，第一阵列共源极111可以是形成在在第一方向上间隔分布的通孔中的柱状结构。同样如图8和图17所示，该3DNAND存储器还包括第二阵列共源极112，所述第二阵列共源极在所述第一方向上连续延伸，并且将所述堆叠结构分隔成若干所述存储块。上述第一和第二阵列共源极包括隔离栅极的栅极隔离材料1111，以及形成在栅极隔离材料1111中间的源极导电材料1112。该源极导电材料可以是多晶硅也可以是金属等。
如图6～图8所示，该3D NAND存储器还包括沟道结构104，所述沟道结构沿所述堆叠结构的堆叠方向贯穿所述堆叠结构，并包括：沿沟道孔的侧壁向中心依次分布的阻挡层1041、电荷捕获层1042、隧穿层1043以及沟道层1044，更优选地，沟道孔的核心部分包括介电隔离材料1045。在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。
如上所述，本发明提供的3D NAND存储器及其制造方法，至少具备如下有益技术效果：
本发明的方法包括，在衬底上形成堆叠结构，堆叠结构包括由在第一方向上连续延伸的第二栅线缝隙分割成的存储区块，存储区块的通孔区域中形成有阵列分布的沟道结构，并且在存储区块的通孔区域中还形成有在第一方向上延伸并且间隔分布的多个第一栅线缝隙，该第一栅线缝隙可以是形成在通孔区域的沟道结构中间的通孔。该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道结构附近不会出现空隙，由此避免器件后期出现漏电等风险。
另外，在形成堆叠栅极的时候，同时通过该第一栅线缝隙与第二栅线缝隙去除堆叠结构中的牺牲层，能够显著减少去除牺牲层所需的时间，同时有利于栅极导电材料的形成，相应地也就能够降低生产成本。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种3D NAND存储器制造方法，其特征在于，包括如下步骤：
提供衬底，所述衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，其中靠近所述衬底的第一层牺牲层为共源牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；
刻蚀所述堆叠结构至暴露所述共源牺牲层，分别在所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸；
通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层。
2.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，还包括通过以下步骤形成沟道结构：
刻蚀所述堆叠结构及部分所述衬底，在所述通孔区形成阵列排布的沟道孔；
在所述沟道孔的侧壁及底部依次沉积形成阻挡层、电荷俘获层、隧穿层及沟道层；在所述沟道孔的核心区填充介电隔离材料。
3.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，还包括：
分别在多个所述第一栅线缝隙和所述第二栅线缝隙中形成多个第一阵列共源极和第二阵列共源极。
4.根据权利要求2所述的3D NAND存储器制造方法，其特征在于，通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层，还包括以下步骤：
在多个所述第一栅线缝隙和所述第二栅线缝隙的侧壁及底部形成间隔层；
刻蚀所述第一栅线缝隙和所述第二栅线缝隙的底部的所述间隔层，暴露所述共源牺牲层形成开口；
通过所述开口去除所述共源牺牲层形成第一沟槽；
刻蚀所述沟道结构直至暴露所述沟道结构的沟道层，形成第二沟槽；
在所述第二沟槽中进行选择性外延结构的生长。
5.根据权利要求4所述的3D NAND存储器制造方法，其特征在于，在所述第二沟槽中进行选择性外延结构的生长之后，还包括：
刻蚀去除所述第一栅线缝隙和所述第二栅线缝隙的侧壁上的所述间隔层；
去除所述堆叠结构中的牺牲层，形成栅极沟槽；
在所述栅极沟槽中填充栅极导电材料，形成栅极。
6.根据权利要求3所述的3D NAND存储器制造方法，其特征在于，分别在多个所述第一栅线缝隙和所述第二栅线缝隙中形成多个第一阵列共源极和第二阵列共源极，还包括以下步骤：
在所述第一栅线缝隙和所述第二栅线缝隙的侧壁上形成栅极隔离层；
在所述第一栅线缝隙和所述第二栅线缝隙的中间部分填充源极导电材料。
7.根据权利要求1所述的3D NAND存储器制造方法，其特征在于，刻蚀所述堆叠结构至暴露所述共源牺牲层，在所述第一栅线缝隙区域形成第一栅线缝隙包括：
刻蚀所述通孔区域的第一栅线缝隙区的堆叠结构至暴露所述共源牺牲层形成若干通孔。
8.一种3D NAND存储器，其特征在于，包括：
衬底，所述衬底上形成有栅极层和隔离层交替层叠的堆叠结构，所述堆叠结构包括若干存储块，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；
形成在所述衬底及所述堆叠结构之间的选择性外延结构，所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸，通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述衬底和所述堆叠结构之间的共源牺牲层以形成所述选择性外延结构；
形成在所述存储块中的多个所述第一栅线缝隙中的多个第一阵列共源极，多个所述第一阵列共源极在第一方向上间隔分布；
形成在所述第二栅线缝隙中的第二阵列共源极，所述第二阵列共源极在所述第一方向上连续延伸，并且将所述堆叠结构分隔成若干所述存储块。
9.根据权利要求8所述的3D NAND存储器，其特征在于，所述存储块包括形成在所述堆叠结构中的阵列分布的沟道结构，所述沟道结构包括依次形成在沟道孔的侧壁及底部的阻挡层、电荷俘获层、隧穿层及沟道层，以及填充在所述沟道孔的核心区的介电隔离材料。
10.根据权利要求8所述的3D NAND存储器，其特征在于，所述第一阵列共源极和所述第二阵列共源极包括形成在堆叠栅极侧壁上的栅极隔离层以及形成在所述栅极隔离层中间的源极导电材料。
11.根据权利要求10所述的3D NAND存储器，其特征在于，所述第一阵列共源极为形成在所述存储块中的柱状结构。
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