CN114068572A - 一种三维存储器及其制作方法 - Google Patents

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Abstract

本发明提供了一种三维存储器及其制作方法，包括：提供衬底，衬底上具有第一连接层和第一牺牲层；对第一牺牲层进行刻蚀形成第一凹槽和第二凹槽，第一凹槽位于待形成栅极隙区域的一侧，第二凹槽位于待形成栅极隙区域的另一侧，且第一凹槽和第二凹槽在垂直于待形成栅极隙区域的延伸方向的方向上交错排布；在第一牺牲层上形成第二连接层，第二连接层填满第一凹槽和第二凹槽，在第一凹槽内形成第一连接结构、在第二凹槽内形成第二连接结构，第二连接层的材料与第一牺牲层的材料不同。由于第一连接结构和第二连接结构可以对其顶部的堆叠结构进行支撑，因此，降低了堆叠结构破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。

Description

一种三维存储器及其制作方法
本申请为申请日为2021年01月04日，申请号为202110002865.1，发明名称为：一种三维存储器及其制作方法的分案申请。
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种三维存储器及其制作方法。
背景技术
三维存储器(3D NAND)将存储单元在垂直于衬底的方向上堆叠，能够在较小的面积上形成更多的存储单元，相对于传统二维存储器，具有更大的存储容量，是当前存储器领域的一个主要发展方向。
在制作三维存储器的过程中，需要在衬底上制作堆叠结构，该堆叠结构包括多层交替排布的氧化层和氮化层。随着对三维存储器容量需求的增加，为了在单位芯片面积上获得更大的存储容量，就要增加三维存储器中堆叠结构的堆叠层数，导致在三维存储器的制作过程中，保证每个制作过程的结构稳定性的难度更大，严重制约了三维存储器技术的发展。
发明内容
有鉴于此，本发明提供了一种三维存储器及其制作方法，以解决堆叠结构堆叠层数的增加，导致三维存储器制作过程中结构不稳定的问题。
为实现上述目的，本发明提供如下技术方案：
一种三维存储器的制作方法，包括：
提供衬底，所述衬底上具有第一连接层和第一牺牲层；
对所述第一牺牲层进行刻蚀形成第一凹槽和第二凹槽，所述第一凹槽位于待形成栅极隙区域的一侧，所述第二凹槽位于所述待形成栅极隙区域的另一侧，且所述第一凹槽和所述第二凹槽在垂直于所述待形成栅极隙区域的延伸方向的方向上交错排布；
在所述第一牺牲层上形成第二连接层，所述第二连接层填满所述第一凹槽和所述第二凹槽，在所述第一凹槽内形成第一连接结构、在所述第二凹槽内形成第二连接结构，所述第二连接层的材料与所述第一牺牲层的材料不同。
可选地，还包括：
在所述第二连接层表面形成堆叠结构，所述堆叠结构包括多层交替排布的第二牺牲层和隔离层；
在所述堆叠结构中形成贯穿所述堆叠结构的沟道结构和栅线隙，所述栅线隙的区域与所述待形成栅极隙区域对应，所述沟道结构和所述栅线隙延伸至所述第一牺牲层底部的第一连接层；
通过所述栅线隙去除所述第一牺牲层以及所述第一牺牲层对应区域的部分沟道结构形成开口区，并保留所述第一连接结构和所述第二连接结构，所述开口区延伸至所述沟道结构内部的沟道层；
通过所述栅线隙在所述开口区形成外延结构层，所述外延结构层与所述沟道结构内部的沟道层连通。
可选地，在所述堆叠结构中形成贯穿所述堆叠结构的沟道结构包括：
在所述堆叠结构中形成贯穿所述堆叠结构的沟道孔，所述沟道孔延伸至所述第一牺牲层底部的第一连接层；
在所述沟通孔的底部和侧壁依次形成阻挡层、电荷俘获层、隧穿层和沟道层。
可选地，在所述堆叠结构中形成贯穿所述堆叠结构的栅线隙包括：
在所述堆叠结构中形成贯穿所述堆叠结构的栅线隙，所述栅线隙延伸至所述第二连接层；
在所述栅线隙底部和侧壁形成屏蔽层，所述屏蔽层的材料与所述第二连接层的材料相同；
对所述栅线隙底部的屏蔽层和所述第二连接层进行刻蚀，以使所述栅线隙延伸至所述第一牺牲层底部的第一连接层。
可选地，形成外延结构层之后，还包括：
通过所述栅线隙对所述栅线隙内部的膜层以及所述堆叠结构的第二牺牲层进行刻蚀；
在所述第二牺牲层所在区域内形成栅极，在所述栅线隙内形成栅线。
可选地，对所述第一牺牲层进行刻蚀形成第一凹槽和第二凹槽包括：
对所述第一牺牲层进行刻蚀形成多个第一凹槽和多个第二凹槽，
所述多个第一凹槽在所述待形成栅极隙区域的一侧依次排列，所述多个第二凹槽在所述待形成栅极隙区域的另一侧依次排列，任一所述第一凹槽和任一所述第二凹槽在垂直于所述待形成栅极隙区域的延伸方向的方向上交错排布。
可选地，所述第一牺牲层包括在衬底上依次排列的氧化硅层、氮化硅层和氧化硅层；
所述第二连接层为多晶硅层。
可选地，在所述第一牺牲层上形成第二连接层之后，还包括：
对所述第二连接层的表面进行化学机械研磨，以使所述第二连接层的表面为平整的表面。
可选地，所述第一凹槽和所述第二凹槽为圆形凹槽或方形凹槽。
一种三维存储器，采用如上任一项所述的方法制作而成，包括：
衬底；
位于所述衬底上的连接结构和堆叠结构，所述堆叠结构中具有贯穿所述堆叠结构的沟道结构和栅线；
所述连接结构包括依次位于所述衬底上的第一连接层、外延结构层和第二连接层，所述外延结构层与所述沟道结构内部的沟道层连通；
所述外延结构层包括第一连接结构和第二连接结构，所述第一连接结构位于所述栅线的一侧，所述第二连接结构位于所述栅线的另一侧，所述第一连接结构和所述第二连接结构在垂直于所述栅线的延伸方向的方向上交错排布。
本发明所提供的技术方案具有以下优点：
本发明所提供的三维存储器及其制作方法，对第一牺牲层进行刻蚀形成第一凹槽和第二凹槽之后，在第一牺牲层上形成第二连接层，第二连接层填满第一凹槽和第二凹槽，在第一凹槽内形成第一连接结构、在第二凹槽内形成第二连接结构，由于第一凹槽位于待形成栅极隙区域的一侧，第二凹槽位于待形成栅极隙区域的另一侧，且第一凹槽和第二凹槽在垂直于待形成栅极隙区域的延伸方向的方向上交错排布，因此，第一连接结构位于待形成栅极隙区域的一侧，第二连接结构位于待形成栅极隙区域的另一侧，且第一连接结构和第二连接结构在垂直于待形成栅极隙区域的延伸方向的方向上交错排布，由于第二连接层的材料与第一牺牲层的材料不同，因此，在对第一牺牲层进行刻蚀时，可以保留第一连接结构和第二连接结构，从而可以通过第一连接结构和第二连接结构对其顶部的堆叠结构进行支撑，降低了堆叠结构破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1至图3是一种三维存储器制作过程中的结构示意图；
图4为本发明一个实施例提供的三维存储器的制作方法的流程图；
图5至图20为本发明实施例提供的三维存储器制作过程中的结构示意图。
具体实施方式
正如背景技术，随着三维存储器中的堆叠结构的层叠数目的增加，在三维存储器的制作过程中，保证每个制作过程的结构稳定的难度也会增加。
发明人研究发现，出现上述问题的原因具体如下：
在三维存储器的制作过程中，如图1所示，通常会先在衬底10上形成堆叠结构11、贯穿堆叠结构11的沟道结构12以及栅线隙(Gate Line Slit，GLS)13，之后，如图2所示，通过栅线隙13通入刻蚀气体或溶液对衬底10与堆叠结构11之间的牺牲层14进行刻蚀形成开口区15，之后，如图3所示，经选择性外延生长工艺在开口区15形成外延结构层16。
但是，在将牺牲层14刻蚀掉之后，如图2所示，堆叠结构11底部仅通过部分沟道结构12进行支撑，其他大部分结构悬空，随着堆叠结构11堆叠层数的增加，堆叠结构11破裂或坍塌的风险越大，导致三维存储器制作过程中，容易出现结构不稳定的问题，导致最终形成的三维存储器的性能较差。
基于此，本发明提供了一种三维存储器及其制作方法，以克服上述问题，包括：
提供衬底，衬底上具有第一连接层和第一牺牲层；
对第一牺牲层进行刻蚀形成第一凹槽和第二凹槽，第一凹槽位于待形成栅极隙区域的一侧，第二凹槽位于待形成栅极隙区域的另一侧，且第一凹槽和第二凹槽在垂直于待形成栅极隙区域的延伸方向的方向上交错排布；
在第一牺牲层上形成第二连接层，第二连接层填满第一凹槽和第二凹槽，在第一凹槽内形成第一连接结构、在第二凹槽内形成第二连接结构，第二连接层的材料与第一牺牲层的材料不同。
由于第二连接层的材料与第一牺牲层的材料不同，因此，在对第一牺牲层进行刻蚀时，可以保留第一连接结构和第二连接结构。由于第一连接结构位于待形成栅极隙区域的一侧，第二连接结构位于待形成栅极隙区域的另一侧，且第一连接结构和第二连接结构在垂直于待形成栅极隙区域的延伸方向的方向上交错排布，因此，可以通过第一连接结构和第二连接结构对其顶部的堆叠结构进行支撑，降低了堆叠结构破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种三维存储器的制作方法，如图4所示，包括：
S101：提供衬底，衬底上具有第一连接层和第一牺牲层；
本发明实施例中，衬底可以为单晶硅(Si)、单晶锗(Ge)或者硅锗(SiGe)，也可以为绝缘体上硅(SOI)，绝缘体上锗(GOI)，还可以为其他材料，如砷化镓等III-V族化合物或者II-VI族化合物等。
如图5所示，衬底20上具有第一连接层21和第一牺牲层22，可选地，第一连接层21的材料为多晶硅，第一牺牲层22包括在衬底上依次排列的氧化硅层、氮化硅层和氧化硅层。本发明实施例中，衬底20和第一连接层21之间还具有导通结构，导通结构实现沟道结构与外部电路的电连接。
S102：对第一牺牲层进行刻蚀形成第一凹槽和第二凹槽，第一凹槽位于待形成栅极隙区域的一侧，第二凹槽位于待形成栅极隙区域的另一侧，且第一凹槽和第二凹槽在垂直于待形成栅极隙区域的延伸方向的方向上交错排布；
如图6所示，对第一牺牲层22进行刻蚀形成第一凹槽221和第二凹槽222，如图6和图7所示，第一凹槽221位于待形成栅极隙区域S的一侧，第二凹槽222位于待形成栅极隙区域S的另一侧，且第一凹槽221和第二凹槽222在垂直于待形成栅极隙区域S的延伸方向的方向上交错排布。如图7所示，第一凹槽221和第二凹槽222在X方向上交错排布，X方向与待形成栅极隙区域S的延伸方向Y垂直。
本发明一些实施例中，对第一牺牲层22进行刻蚀形成第一凹槽221和第二凹槽222包括：
对第一牺牲层22进行刻蚀形成多个第一凹槽221和多个第二凹槽222，其中，多个第一凹槽221在待形成栅极隙区域S的一侧依次排列，多个第二凹槽222在待形成栅极隙区域S的另一侧依次排列，任一第一凹槽221和任一第二凹槽222在垂直于待形成栅极隙区域S的延伸方向的方向上交错排布，以便后续形成的栅极隙中通入的刻蚀气体或溶液能够通过第一凹槽221和第二凹槽222之间交错的间隙向左右两侧延伸，对栅极隙左右两侧的膜层进行刻蚀。
可选地，第一凹槽221和第二凹槽222为圆形凹槽或方形凹槽等。
S103：在第一牺牲层上形成第二连接层，第二连接层填满第一凹槽和第二凹槽，在第一凹槽内形成第一连接结构、在第二凹槽内形成第二连接结构，第二连接层的材料与第一牺牲层的材料不同。
如图8所示，在第一牺牲层22上形成第二连接层23，第二连接层23填满第一凹槽221和第二凹槽222，在第一凹槽221内形成第一连接结构223、在第二凹槽222内形成第二连接结构224，第二连接层23的材料与第一牺牲层22的材料不同。可选地，第二连接层23的材料为多晶硅。
本发明一些实施例中，在第一牺牲层22上形成第二连接层23之后，还包括：
对第二连接层23的表面进行化学机械研磨，以使第二连接层23的表面为平整的表面。
本发明实施例中，由于第一凹槽221位于待形成栅极隙区域S的一侧，第二凹槽222位于待形成栅极隙区域S的另一侧，且第一凹槽221和第二凹槽222在垂直于待形成栅极隙区域S的延伸方向的方向上交错排布，因此，第一连接结构223位于待形成栅极隙区域S的一侧，第二连接结构224位于待形成栅极隙区域S的另一侧，且第一连接结构223和第二连接结构224在垂直于待形成栅极隙区域S的延伸方向的方向上交错排布。由于第二连接层23的材料与第一牺牲层22的材料不同，因此，在对第一牺牲层22进行刻蚀时，可以保留第一连接结构223和第二连接结构224，从而可以通过第一连接结构223和第二连接结构224对其顶部的堆叠结构进行支撑，降低了堆叠结构破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。
并且，由于第一连接结构223和第二连接结构224是在形成第二连接层23的过程中形成的，因此，可以节省材料，降低工艺成本。
本发明一些实施例中，形成第二连接层23之后，还包括：
S201：在第二连接层表面形成堆叠结构，堆叠结构包括多层交替排布的第二牺牲层和隔离层；
S202：在堆叠结构中形成贯穿堆叠结构的沟道结构和栅线隙，栅线隙的区域与待形成栅极隙区域对应，沟道结构和栅线隙延伸至第一牺牲层底部的第一连接层；
S203：通过栅线隙去除第一牺牲层以及第一牺牲层对应区域的部分沟道结构形成开口区，并保留第一连接结构和第二连接结构，开口区延伸至沟道结构内部的沟道层；
S204：通过栅线隙在开口区形成外延结构层，外延结构层与沟道结构内部的沟道层连通。
本发明一些实施例中，在堆叠结构中形成贯穿堆叠结构的沟道结构包括：
在堆叠结构中形成贯穿堆叠结构的沟道孔，沟道孔延伸至第一牺牲层底部的第一连接层；
在沟通孔的底部和侧壁依次形成阻挡层、电荷俘获层、隧穿层和沟道层。
本发明一些实施例中，在堆叠结构中形成贯穿堆叠结构的栅线隙包括：
在堆叠结构中形成贯穿堆叠结构的栅线隙，栅线隙延伸至第二连接层；
在栅线隙底部和侧壁形成屏蔽层，屏蔽层的材料与第二连接层的材料相同；
对栅线隙底部的屏蔽层和第二连接层进行刻蚀，以使栅线隙延伸至第一牺牲层底部的第一连接层。
下面结合三维存储器的结构图对具体流程进行说明。需要说明的是，本发明实施例中，仅以一个沟道结构和一个栅线隙为例进行说明，可以理解的是，在实际应用中，三维存储器包括多个沟道结构和多个栅线隙，其他沟道结构和栅线隙的结构与如下结构相同，在此不再赘述。
如图9所示，在第二连接层23表面形成堆叠结构24，堆叠结构24包括多层交替排布的第二牺牲层241和隔离层242。其中，第二牺牲层241包括但不仅限于氮化硅层，隔离层242包括但不仅限于氧化硅层。第二牺牲层241和隔离层242的堆叠层数可以是8层、32层或64层等，堆叠层数越多，三维存储器的集成度越高、容量也越大。
之后，如图10所示，在堆叠结构24中形成贯穿堆叠结构24的沟道孔250，沟道孔250延伸至第一牺牲层22底部的第一连接层21，然后，如图11所示，在沟通孔250的底部和侧壁依次形成阻挡层251、电荷俘获层252、隧穿层253和沟道层254，其中，阻挡层251、电荷俘获层252、隧穿层253和沟道层254构成沟道结构25。
之后，如图12所示，在堆叠结构24中形成贯穿堆叠结构24的栅线隙26，栅线隙26延伸至第二连接层23，其中，栅线隙26所在的区域即待形成栅线隙的区域S。
然后，如图13所示，在栅线隙26底部和侧壁形成屏蔽层27，屏蔽层27的材料与第二连接层23的材料相同，可选地，屏蔽层27的材料为多晶硅。之后，如图14所示，对栅线隙26底部的屏蔽层27和第二连接层23等进行刻蚀，以使栅线隙26延伸至第一牺牲层22底部的第一连接层21。
之后，如图15所示，通过栅线隙26去除第一牺牲层22以及第一牺牲层22对应区域的部分沟道结构25形成开口区28，并保留第一连接结构223和第二连接结构224，开口区28延伸至沟道结构25内部的沟道层254。需要说明的是，本发明实施例中通过栅线隙26通入刻蚀溶液或刻蚀气体，该刻蚀溶液或刻蚀气体仅对第一牺牲层22的材料进行刻蚀，并不对多晶硅材料进行刻蚀，即不会对第一连接层21、第二连接层23、屏蔽层27、第一连接结构223和第二连接结构224进行刻蚀，虽然堆叠结构24的材料与第一牺牲层22的材料相同，但是，在屏蔽层27的阻挡下，刻蚀溶液或刻蚀气体并不会对堆叠结构24进行刻蚀。
如图16所示，由于可以通过第一连接结构223和第二连接结构224对其顶部的堆叠结构24进行支撑，因此，降低了堆叠结构24破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。其中，图15所示结构为图16所示结构沿切割线AA’的剖面结构示意图。
如图17所示，可以采用选择性外延生长工艺通过栅线隙26在开口区28形成外延结构层29，外延结构层29与沟道结构25内部的沟道层254连通。需要说明的是，该外延结构层29可以实现多个沟道结构25内部的沟道层254的连通，以实现多个沟道结构25的串联。
本发明一些实施例中，形成外延结构层29之后，还包括：
如图18和图19所示，通过栅线隙26对栅线隙26内部的膜层以及堆叠结构24的第二牺牲层241进行刻蚀，即通过栅线隙26通入刻蚀多晶硅的刻蚀气体或溶液对栅线隙26内部的膜层进行刻蚀，暴露出堆叠结构24中的第二牺牲层241，如图18所示，之后，如图19所示，通过栅线隙26通入刻蚀第二牺牲层241的刻蚀气体或溶液，对堆叠结构24中的第二牺牲层241进行刻蚀。然后，如图20所示，在第二牺牲层241所在区域内形成栅极30，在栅线隙26内形成栅线31。可选地，栅极30和栅线31的材料为钨、铜或钴等金属。
本发明实施例还提供了一种三维存储器，采用如上任一实施例提供的方法制作而成，如图20所示，该三维存储器包括：
衬底20；
位于衬底20上的连接结构和堆叠结构24，堆叠结构24中具有贯穿堆叠结构24的沟道结构25和栅线31；
连接结构包括依次位于衬底上的第一连接层21、外延结构层29和第二连接层23，外延结构层29与沟道结构25内部的沟道层连通；
外延结构层29包括第一连接结构223和第二连接结构224，第一连接结构223位于栅线31的一侧，第二连接结构224位于栅线31的另一侧，第一连接结构223和第二连接结构224在垂直于栅线31的延伸方向的方向上交错排布。
由于在三维存储器的制作过程中，第一连接结构223和第二连接结构224可以对其顶部的堆叠结构24进行支撑，因此，降低了堆叠结构24破裂或坍塌的风险，保证了三维存储器制作过程中结构的稳定性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (13)

1.一种三维存储器的制作方法，其特征在于，包括：
提供衬底，所述衬底上形成有依次层叠设置的第一连接层和第一牺牲层；
对部分所述第一牺牲层进行刻蚀，形成第一凹槽和第二凹槽，所述第一凹槽位于第一区域的一侧，所述第二凹槽位于所述第一区域的另一侧；
在所述第一凹槽内形成第一连接结构、在所述第二凹槽内形成第二连接结构，同时在所述第一牺牲层上形成第二连接层；其中，所述第二连接层、所述第一连接结构和所述第二连接结构的材料相同且均与所述第一牺牲层的材料不同；
在所述第二连接层表面形成堆叠结构；
形成贯穿所述堆叠结构，且延伸至所述第一牺牲层的沟道结构和栅线隙，所述栅线隙沿所述第一牺牲层所在平面的投影与所述第一区域重叠；
通过所述栅线隙去除所述第一牺牲层以及所述第一牺牲层对应区域的部分沟道结构形成开口区；其中，在去除所述第一牺牲层以及所述部分沟道结构时，所述第一连接结构和所述第二连接结构被保留；
通过所述栅线隙在所述开口区形成外延结构层，所述外延结构层与所述沟道结构内部的沟道层连通。
2.根据权利要求1所述的方法，其特征在于，所述第一凹槽和所述第二凹槽在垂直于所述栅线隙延伸方向的方向上交错排布。
3.根据权利要求2所述的方法，其特征在于，对部分所述第一牺牲层进行刻蚀形成第一凹槽和第二凹槽包括：
对所述第一牺牲层进行刻蚀形成多个第一凹槽和多个第二凹槽，
所述多个第一凹槽在所述栅线隙的一侧依次排列，所述多个第二凹槽在所述栅线隙的另一侧依次排列，任一所述第一凹槽和任一所述第二凹槽在垂直于所述栅极隙延伸方向的方向上交错排布。
4.根据权利要求1所述的方法，其特征在于，形成贯穿所述堆叠结构的沟道结构包括：
形成贯穿所述堆叠结构且延伸至所述第一连接层的沟道孔；
在所述沟道孔的底部和侧壁依次形成阻挡层、电荷俘获层、隧穿层和沟道层。
5.根据权利要求1所述的方法，其特征在于，形成贯穿所述堆叠结构的栅线隙包括：
形成贯穿所述堆叠结构且延伸至所述第二连接层的栅线隙；
在所述栅线隙底部和侧壁形成屏蔽层，所述屏蔽层的材料与所述第二连接层的材料相同；
对所述栅线隙底部的屏蔽层和所述第二连接层进行刻蚀，以使所述栅线隙继续延伸至所述第一连接层。
6.根据权利要求5所述的方法，其特征在于，所述堆叠结构包括多层交替排布的第二牺牲层和隔离层；
形成外延结构层之后，所述方法还包括：
通过所述栅线隙对所述栅线隙内部的膜层以及所述堆叠结构的第二牺牲层进行刻蚀；
在所述第二牺牲层所在区域内形成栅极，在所述栅线隙内形成栅线。
7.根据权利要求1所述的方法，其特征在于，所述第一牺牲层包括在衬底上依次排列的氧化硅层、氮化硅层和氧化硅层；
所述第二连接层、所述第一连接结构和所述第二连接结构均为多晶硅层。
8.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底上的连接结构和堆叠结构，所述堆叠结构中具有贯穿所述堆叠结构且延伸至第一连接层的沟道结构和栅线；
所述连接结构包括依次位于所述衬底上的所述第一连接层、外延结构层和第二连接层，所述外延结构层与所述沟道结构内部的沟道层连通；
所述外延结构层中设置有第一连接结构和第二连接结构，所述第一连接结构位于所述栅线的一侧，所述第二连接结构位于所述栅线的另一侧；
其中，所述第二连接层、所述第一连接结构和所述第二连接结构的材料相同。
9.根据权利要求8所述的三维存储器，其特征在于，所述第一连接结构和所述第二连接结构在垂直于所述栅线延伸方向的方向上交错排布。
10.根据权利要求9所述的三维存储器，其特征在于，所述第一连接结构包括多个，所述第二连接结构包括多个；
多个第一连接结构在所述栅线的一侧依次排列，多个第二连接结构在所述栅线的另一侧依次排列，任一所述第一连接结构和任一所述第二连接结构在垂直于所述栅线延伸方向的方向上交错排布。
11.根据权利要求8所述的三维存储器，其特征在于，所述沟道结构包括：
沟道孔的底部和部分侧壁依次形成的阻挡层、电荷俘获层、隧穿层和所述沟道层。
12.根据权利要求8所述的三维存储器，其特征在于，所述三维存储器还包括：
设置在所述衬底和所述第一连接层之间的导通结构。
13.根据权利要求8所述的三维存储器，其特征在于，第二连接层、所述第一连接结构和所述第二连接结构的材料均为多晶硅。
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* Cited by examiner, † Cited by third party
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CN110945657A (zh) * 2019-10-22 2020-03-31 长江存储科技有限责任公司 具有处于存储器串中的口袋结构的三维存储器件及其形成方法
CN114068572A (zh) * 2021-01-04 2022-02-18 长江存储科技有限责任公司 一种三维存储器及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
CN108140643B (zh) * 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
US9786681B1 (en) * 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US10446571B2 (en) * 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US10020363B2 (en) * 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10438964B2 (en) * 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
CN110137175A (zh) * 2018-02-08 2019-08-16 中芯国际集成电路制造(上海)有限公司 三维nand存储器及其形成方法
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN110767655B (zh) * 2019-10-31 2022-04-01 长江存储科技有限责任公司 三维存储器的制作方法
CN111048517A (zh) * 2020-01-02 2020-04-21 长江存储科技有限责任公司 一种nand存储器及其制作方法
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
WO2021151222A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
CN114068572A (zh) * 2021-01-04 2022-02-18 长江存储科技有限责任公司 一种三维存储器及其制作方法

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