CN113113419B - 一种3d nand存储器件及其制造方法 - Google Patents
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Abstract
本发明提供一种3D NAND存储器件及其制造方法,衬底上的第一堆叠结构中形成有第一沟道孔,第一沟道孔中形成有填充层,第一沟道孔包括目标沟道孔和非目标沟道孔;对目标沟道孔中的填充层进行离子注入,以在目标沟道孔的顶部形成刻蚀停止层;进行第一堆叠结构上第二堆叠结构的刻蚀,直至刻蚀停止层,以在第一沟道孔上方形成第二沟道孔;去除非目标沟道孔中的填充层,在第二沟道孔以及非目标沟道孔中形成存储结构。这样,由于在目标沟道孔的顶部形成有刻蚀停止层,在进行第二堆叠结构的刻蚀以形成第二沟道孔的过程中,能够避免对第一堆叠结构以及目标沟道孔造成损伤,减小目标沟道孔以及其上方的第二沟道孔发生歪曲或倾斜的可能,进而减小漏电风险。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种3D NAND存储器件及其制造方法。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件,其存储核心区是由交替堆叠的金属栅层和层间绝缘层结合垂直沟道孔组成。相同面积条件下,垂直堆叠的金属栅层越多,意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。
为了提高3D NAND存储器的存储密度,出现了堆叠3D NAND存储器。该堆叠3D NAND存储器由至少两个堆叠结构对接在一起形成。增加堆叠层的层数,可以有效地提高3D NAND存储器件的集成度,但也对制造工艺提出更多的挑战。
发明内容
有鉴于此,本发明的目的在于提供一种3D NAND存储器件及其制造方法,以提高3DNAND存储器件的性能。
为实现上述目的,本发明有如下技术方案:
一种3D NAND存储器件的制造方法,包括:
提供衬底,所述衬底上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔,所述第一沟道孔中形成有填充层,所述第一沟道孔包括目标沟道孔和非目标沟道孔;
对所述目标沟道孔中的填充层进行离子注入,以在所述目标沟道孔的顶部形成刻蚀停止层;
在所述第一堆叠结构上形成第二堆叠结构,刻蚀所述第二堆叠结构至所述刻蚀停止层,以在所述第一沟道孔上方形成第二沟道孔;
去除所述非目标沟道孔中的填充层,在所述第二沟道孔以及所述非目标沟道孔中形成存储结构。
可选的,所述对所述目标沟道孔中的填充层进行掺杂,以在所述目标沟道孔的顶部形成刻蚀停止层,包括:
在所述第一堆叠结构上依次形成硬掩模层、减反射层以及光阻层,所述光阻层中形成有所述目标沟道孔的图案,所述图案由用于形成目标沟道孔的掩膜板确定;
以所述光阻层为遮蔽,刻蚀所述减反射层,以在所述减反射层中形成所述目标沟道孔的图案;
以所述减反射层为遮蔽,刻蚀所述硬掩模层,以暴露所述目标沟道孔;
对所述目标沟道孔中的填充层进行离子注入,以在所述目标沟道孔的顶部形成刻蚀停止层。
可选的,所述硬掩模层的材料为无定形碳,所述减反射层的材料为氮氧化硅。
可选的,所述第一堆叠结构包括核心存储区和台阶区,所述核心存储区中形成有实际沟道孔,所述台阶区中形成有虚拟沟道孔,所述目标沟道孔包括所述虚拟沟道孔以及部分所述实际沟道孔。
可选的,所述去除所述非目标沟道孔中的填充层,在所述第二沟道孔以及所述非目标沟道孔中形成存储结构包括:
去除所述非目标沟道孔中的填充层,以形成贯通所述第一堆叠结构和所述第二堆叠结构的沟道孔;
在所述目标沟道孔上方的第二沟道孔以及所述沟道孔中形成存储功能层和沟道层,所述存储功能层包括:依次层叠的阻挡层、电荷存储层以及隧穿层。
可选的,所述在所述目标沟道孔上方的第二沟道孔以及所述沟道孔中形成存储功能层和沟道层,包括:
在所述目标沟道孔上方的第二沟道孔以及所述沟道孔的底部和侧壁形成存储功能层;
刻蚀所述目标沟道孔上方的第二沟道孔以及所述沟道孔底部的存储功能层,以打开所述存储功能层;
在所述存储功能层的表面形成沟道层。
可选的,所述填充层的材料为多晶硅;
所述去除所述非目标沟道孔中的填充层包括:
利用四甲基氢氧化铵去除所述非目标沟道孔中的填充层。
一种3D NAND存储器件,包括:
衬底,所述衬底上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔,所述第一沟道孔中形成有填充层,所述第一沟道孔包括目标沟道孔和非目标沟道孔;
所述目标沟道孔的顶部形成有刻蚀停止层;
所述第一堆叠结构上形成有第二堆叠结构,所述第二堆叠结构中形成有第二沟道孔,且所述第二沟道孔位于所述第一沟道孔上方;
在所述第二沟道孔和所述非目标沟道孔中形成有存储结构。
可选的,所述第一堆叠结构包括核心存储区和台阶区,所述核心存储区中形成有实际沟道孔,所述台阶区中形成有虚拟沟道孔,所述目标沟道孔包括所述虚拟沟道孔以及部分所述实际沟道孔。
可选的,所述存储结构包括依次层叠的存储功能层和沟道层,所述存储功能层包括依次层叠的阻挡层、电荷存储层以及隧穿层。
可选的,所述刻蚀停止层为掺杂有离子的多晶硅。
本发明实施例提供一种3D NAND存储器件的制造方法,在衬底上形成有第一堆叠结构,第一堆叠结构中形成有第一沟道孔,第一沟道孔中形成有填充层,第一沟道孔包括目标沟道孔和非目标沟道孔;对目标沟道孔中的填充层进行离子注入,以在目标沟道孔的顶部形成刻蚀停止层;而后,在第一堆叠结构上形成第二堆叠结构,并进行第二堆叠结构的刻蚀,直至刻蚀停止层,以在第一沟道孔上方形成第二沟道孔;去除非目标沟道孔中的填充层,在第二沟道孔以及非目标沟道孔中形成存储结构。这样,由于在目标沟道孔的顶部形成有刻蚀停止层,在进行第二堆叠结构的刻蚀以形成第二沟道孔的过程中,能够避免对第一堆叠结构以及目标沟道孔造成损伤,减小目标沟道孔以及其上方的第二沟道孔发生歪曲或倾斜的可能,进而减小漏电风险,提高3DNAND存储器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1-10示出了一种3D NAND存储器件的结构示意图;
图11示出了根据本发明实施例一种3D NAND存储器件的制造方法的流程示意图;
图12示出了根据本发明实施例一种3D NAND存储器件的结构示意图;
图13示出了根据本发明实施例一种3D NAND存储器件的制造方法的流程示意图;
图14-17示出了根据本发明实施例一种3D NAND存储器件的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其它不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
为了提高3D NAND存储器的存储密度,出现了堆叠3D NAND存储器。该堆叠3D NAND存储器由至少两个堆叠结构对接在一起形成。例如,包括第一堆叠结构和第二堆叠结构,参考图1所示,在衬底100上形成第一堆叠结构,第一堆叠结构由第一绝缘层102和第一牺牲层104交替层叠形成,第一堆叠结构中形成有第一沟道孔106,第一沟道孔106的底部形成有外延结构108,在第一沟道孔106中填充介质材料,以便在第一堆叠结构上方形成第二堆叠结构,参考图2所示,在填充材料的过程中,介质材料通常不能均匀地填充于第一沟道孔106中,由于第一沟道孔106具有较大的深宽比,在填充介质材料的过程中,第一沟道孔106顶部的开口较早的闭合,导致第一沟道孔106的中间位置以及底部位置还未完全填满介质材料,从而在第一沟道孔中产生间隙。第二堆叠结构由第二绝缘层202和第二牺牲层204交替层叠形成,第二绝缘层202与第一绝缘层102为相同的材料,第二牺牲层204与第一牺牲层104具有相同的材料。
在形成第二堆叠结构之后,采用顶层选择栅切线(top select gate cut)的刻蚀工艺,例如将第二堆叠结构顶层的4个叠层刻蚀掉,以在第二堆叠结构的存储区中部形成沟槽205,而后在沟槽205中填充氧化物材料,以将存储区中部分割为两部分,以有效控制顶层选择栅的断开,参考图3所示。随后,刻蚀第二堆叠结构以在第一沟道孔106、106’的上方形成第二沟道孔,但是沟槽205附近的第二沟道孔可能存在歪曲或倾斜等,例如第五排第二沟道孔存在歪曲或倾斜,导致沟槽205附近的第二沟道孔出现漏电现象。
为此,本申请实施例提供一种3D NAND存储器件的制造方法,参考图11-17所示,包括:
在步骤S01中,参考图11所示,提供衬底300,所述衬底300上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔306、306’,所述第一沟道孔306、306’中形成有填充层,所述第一沟道孔306、306’包括目标沟道孔306’和非目标沟道孔306。
本申请实施例中,衬底300为半导体衬底,例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germanium On Insulator)等。在其它实施例中,所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底,例如GaAs、InP或SiC等,还可以为叠层结构,例如Si/SiGe等,还可以为其它外延结构,例如SGOI(绝缘体上锗硅)等。在本实施例中,衬底300可以为单晶硅衬底,用于支撑在其上的器件结构。
在衬底300上形成第一堆叠结构,第一堆叠结构可以由第一绝缘层302和第一牺牲层304交替层叠形成,参考图12所示,第一绝缘层302可以为氧化硅,第一牺牲层304可以为氮化硅。第一堆叠结构的层数决定了垂直方向上存储单元的个数,例如可以为8层、16层、32层、64层、128层等,层数越多,器件的集成度越高。具体的,可以采用化学气相沉积、原子层沉积等依次交替沉积绝缘层302和牺牲层304,以形成第一堆叠结构,参考图12所示。而后,在第一堆叠结构中形成第一沟道孔306、306’,第一沟道孔306、306’包括目标沟道孔306’和非目标沟道孔306,目标沟道孔306’可以理解为不用于存储,仅起到支撑或隔离作用的沟道孔,非目标沟道孔306可以理解为实际用于存储的沟道孔。由于第一堆叠结构包括核心区和台阶区,核心区中形成的沟道孔包括用于存储的沟道孔和不用于存储用于起到支撑或隔离作用的沟道孔,台阶区中形成的沟道孔通常仅起到支撑作用,为了便于描述,将核心区中形成的沟道孔称为实际沟道孔,将台阶区中形成的沟道孔称为虚拟沟道孔,则目标沟道孔306’包括虚拟沟道孔以及部分实际沟道孔,该部分实际沟道孔可以包括顶层选择栅切线附近的沟道孔,例如可以包括顶层选择栅切线一侧或两侧的沟道孔。
在第一沟道孔306、306’的底部形成外延结构308,外延结构308可以作为底层选择管器件的栅极,而后在第一沟道孔306、306’中形成填充层,以便于后续在第一堆叠结构上方形成第二堆叠结构,填充层的材料可以为多晶硅。在填充介质材料的过程中,介质材料通常不能均匀地填充于第一沟道孔306、306’中,由于第一沟道孔306、306’具有较大的深宽比,在填充介质材料的过程中,第一沟道孔306、306’顶部的开口较早的闭合,导致第一沟道孔306、306’的中间位置以及底部位置还未完全填满介质材料,从而在第一沟道孔306、306’中产生间隙或气泡。
在步骤S02中,对所述目标沟道孔306’中的填充层进行掺杂,以在所述目标沟道孔306’的顶部形成刻蚀停止层320,参考图15所示。
本实施例中,参考图13所示,在步骤201中,在第一堆叠结构上依次形成硬掩模层310、减反射层312以及光阻层314,光阻层314中形成有目标沟道孔306’的图案,该图案由用于形成目标沟道孔306’的掩膜板确定,参考图14所示。硬掩模层310的材料例如可以为无定形碳,减反射层312的材料可以为氮氧化硅。而后,在步骤202中,以光阻层314为遮蔽,刻蚀减反射层312,以在减反射层312中形成目标沟道孔306’的图案。随后,在步骤203中,以减反射层312为遮蔽,刻蚀硬掩模层310,以暴露目标沟道孔306’。具体的,由于减反射层312中形成有目标沟道孔306’的图案,则以减反射层312为遮蔽,刻蚀硬掩模层310时,能够在硬掩模层310中形成目标沟道孔306’的图案,掩模层310中目标沟道孔306’的图案与第一堆叠结构中的目标沟道孔306’对齐,从而可以仅暴露第一堆叠结构中的目标沟道孔306’。在步骤204中,对目标沟道孔306’中的填充层进行离子注入,以在目标沟道孔306’的顶部形成刻蚀停止层320,参考图15所示。具体的,可以在暴露目标沟道孔306’之后,向目标沟道孔306’中的填充层进行离子注入,离子注入的量可以根据目标沟道孔306’的横向尺寸确定,离子的种类可以为钨,在填充层中掺杂离子后形成的刻蚀停止层320与将要形成的第二堆叠结构具有刻蚀选择比,用于保护目标沟道孔306’中的填充层以及第一堆叠结构。而后,可以依次去除光阻层314、减反射层312以及硬掩模层310。
在步骤S03中,在所述第一堆叠结构上形成第二堆叠结构,刻蚀所述第二堆叠结构至所述刻蚀停止层320,以在所述第一沟道孔306、306’上方形成第二沟道孔406、406’,参考图16所示。
本申请实施例中,在第一堆叠结构上形成第二堆叠结构,第二堆叠结构和第一堆叠结构可以采用相同的材料堆叠形成,根据具体的需要,第一堆叠结构和第二堆叠结构可以具有相同或不同的层数。第二堆叠结构可以由第二绝缘层402和第二牺牲层404交替层叠形成,第二绝缘层402例如可以为氧化硅,第二牺牲层404可以为氮化硅。
而后,进行第二堆叠结构的刻蚀,直至刻蚀停止层320,刻蚀停止层320为刻蚀第二堆叠结构形成第二沟道孔406、406’时的停止层,通过刻蚀停止层320能够保证刻蚀的有效停止,避免对第一堆叠结构以及目标沟道孔306’造成损伤,减小目标沟道孔306’以及其上方的第二沟道孔406、406’发生歪曲或倾斜的可能,进而减小漏电风险,提高3D NAND存储器件的性能。具体的,可以避免顶层选择栅切线附近区域的沟道孔发生歪曲或倾斜等。以刻蚀停止层320为停止层进行第二堆叠结构的刻蚀,以在第二堆叠结构中形成第二沟道孔406、406’时,由于第二堆叠结构包括核心区和台阶区,第二堆叠结构的核心区包括用于存储的沟道孔和不用于存储用于起到支撑或隔离作用的沟道孔,台阶区中的沟道孔通常仅起到支撑作用,则第二堆叠结构中的第二沟道孔406、406’包括实际沟道孔和虚拟沟道孔。
在具体的应用中,由于目标沟道孔306’顶部形成有刻蚀停止层320,在刻蚀第二堆叠结构以在目标沟道孔306’上方形成第二沟道孔406、406’时,不会损伤目标沟道孔306’中的填充层,但是非目标沟道孔306顶部未形成刻蚀停止层320,因而在刻蚀第二堆叠结构以在非目标沟道孔306上方形成第二沟道孔406、406’时,会去除非目标沟道孔306中的部分填充层,参考图16所示。
在步骤S04中,去除所述非目标沟道孔306中的填充层,在所述第二沟道孔406、406’以及所述非目标沟道孔306中形成存储结构410。
本申请实施例中,由于目标沟道孔306’并不参与存储,因而无需在目标沟道孔306’中形成存储结构,为了简化工艺,仅去除非目标沟道孔306中的填充层。具体的,可以采用反应离子刻蚀的方法,将非目标沟道孔306中的填充层去除,这样,就形成了贯通第二堆叠层、第一堆叠层的沟道孔。填充层的材料可以为多晶硅,因而可以利用四甲基氢氧化铵(TMAH)去除非目标沟道孔306中的填充层。
而后在贯穿第一堆叠结构、第二堆叠结构的沟道孔中以及目标沟道孔306’上方的第二沟道孔406、406’中形成存储功能层和沟道层,可以理解的是,除目标沟道孔306’之外的其他沟道孔中均形成有存储功能层和沟道层,参考图17所示,存储功能层包括依次层叠的阻挡层、电荷存储层以及遂穿层,阻挡层、电荷存储层以及遂穿层具体可以为ONO叠层,ONO(Oxide-Ntride-Oxide)即氧化物、氮化物和氧化物。沟道层形成于存储功能层的侧壁以及沟道孔的底部上,沟道层之间还可以形成有绝缘材料的填充层。形成存储结构410的方法可以为,在目标沟道孔306’上方的第二沟道孔406、406’以及贯穿第一堆叠结构、第二堆叠结构的沟道孔的底部和侧壁形成存储功能层,而后刻蚀目标沟道孔306’上方的第二沟道孔406、406’,以打开目标沟道孔306’上方的第二沟道孔406、406’底部的存储功能层,暴露刻蚀停止层320,同时刻蚀非目标沟道孔306底部的存储功能层410,暴露外延结构308。而后,在存储功能层410的表面形成沟道层,则暴露的刻蚀停止层320以及外延结构308表面均形成有沟道层。
之后还可以进行其他必要的工艺,例如形成栅线缝隙,并通过栅线缝隙将第一牺牲层304替换为第一栅极层,并进行栅线缝隙的填充,以及其他互连工艺等等。
此外,申请人发现,在堆叠结构的沟道孔中形成存储结构的方法可以为,在第二堆叠结构中形成第二沟道孔206、206’之后,参考图4所示,去除第一沟道孔106、106’中填充的介质材料,以形成贯通第一堆叠结构和第二堆叠结构的沟道孔,参考图5所示。而后,在沟道孔的侧壁和底部形成存储功能层210,参考图6所示,即在第一沟道孔106、106’和第二沟道孔206、206’中形成存储功能层210,存储功能层210包括依次层叠的阻挡层、电荷存储层以及隧穿层。随后,在第一沟道孔106、106’和第二沟道孔206、206’中填充光阻材料,并对第一沟道孔106、106’和第二沟道孔206、206’中的光阻材料进行曝光、显影处理,并去除核心沟道孔106、106’中的光阻材料,参考图8所示,此处的核心沟道孔106’、206’可以理解为核心存储区中的沟道孔。而后可以去除虚拟沟道孔106、206中的部分光阻材料,例如可以去除1微米厚度的光阻材料,参考图9所示,此处的虚拟沟道孔可以理解为台阶区中的沟道孔。而后,刻蚀核心沟道孔106’、206’底部的存储功能层210,以暴露外结构108,具体的,可以在刻蚀核心沟道孔106’、206’底部的存储功能层210时,一并去除虚拟沟道孔106、206中剩余的光阻材料,以简化工艺,此时形成贯穿第一堆叠结构和第二堆叠结构的沟道孔。而后,可以在贯穿第一堆叠结构和第二堆叠结构的沟道孔中形成存储结构,即在核心沟道孔106’、206’和虚拟沟道孔106、206中形成沟道结构。进一步的,可以进行后续的栅极形成工艺。
但是,申请人发现,由于第一沟道孔106、106’和第二沟道孔206、206’具有较大的深宽比,对第一沟道孔106、106’和第二沟道孔206、206’中的光阻材料进行显影处理是高深宽比(aspect ratio,AR)处理工艺,对显影工具具有较高的要求,而由于目前显影工具的限制会导致核心沟道孔106’、206’中的光阻材料显影失败,核心沟道孔106’、206’中的光阻材料显影失败会降低沟道孔DVC(dark voltage contract)性能,DVC是衡量失真度的一个指标,DVC较差,表明沟道孔的失真度较大,沟道孔的关键尺寸的精度较低,DVC较好,表明沟道孔的失真度较小,沟道孔的关键尺寸的精度较高。
本申请实施例提供的3D NAND存储器的制造方法,在第一堆叠结构中的目标沟道孔306’的顶部形成刻蚀停止层320,而后在刻蚀第一堆叠结构上方的第二堆叠结构以在第一沟道孔306、306’上方形成第二沟道孔406、406’,随后,去除非目标沟道孔306中的填充层,在第二沟道孔406、406’以及非目标沟道孔306中形成存储结构。这样,不需要对核心沟道孔进行显影处理,进而提高沟道孔的DVC性能。
以上对本申请实施例提供的一种3D NAND存储器件的制造方法进行了详细的描述,本申请实施例还提供一种3D NAND存储器件,参考图17所示,包括:
衬底300,所述衬底300上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔306、306’,所述第一沟道孔306、306’中形成有填充层,所述第一沟道孔306、306’包括目标沟道孔306和非目标沟道孔306’;
所述目标沟道孔306的顶部形成有刻蚀停止层320;
所述第一堆叠结构上形成有第二堆叠结构,所述第二堆叠结构中形成有第二沟道孔406、406’,且所述第二沟道孔406、406’位于所述第一沟道孔306、306’上方;
在所述第二沟道孔406、406’和所述非目标沟道孔306’中形成有存储结构410。
本申请实施例中,在衬底300上形成有第一堆叠结构,第一堆叠结构由第一绝缘层302和第一栅极层交替层叠形成,第一栅极层为第一牺牲层304进行替换工艺之后形成的层,第一栅极层所在的位置为原第一牺牲层304原来的位置。第一绝缘层302可以为氧化硅,第一栅极层可以为金属钨。第一堆叠结构中形成有第一沟道孔306、306’,由于第一堆叠结构包括核心存储区和台阶区,核心存储区中形成有实际沟道孔,实际沟道孔包括用于存储的沟道孔和不用于存储用于起到支撑或隔离作用的沟道孔,台阶区中形成有虚拟沟道孔,虚拟沟道孔通常仅起到支撑作用,则第一沟道孔306、306’中的目标沟道孔306包括虚拟沟道孔和部分实际沟道孔,该部分实际沟道孔不用于存储,第一沟道孔306、306’中的非目标沟道孔306’用于存储。
在目标沟道孔306的顶部形成有刻蚀停止层320,刻蚀停止层320能够保证刻蚀的有效停止,避免对第一堆叠结构以及目标沟道孔306造成损伤,减小目标沟道孔306以及其上方的第二沟道孔406、406’发生歪曲或倾斜的可能,进而减小漏电风险,提高3D NAND存储器件的性能。在具体的实施例中,刻蚀停止层可以为掺杂有离子的多晶硅,离子的种类可以为钨等。
第一堆叠结构上形成有第二堆叠结构,第二堆叠结构和第一堆叠结构可以采用相同的材料堆叠形成,根据具体的需要,第一堆叠结构和第二堆叠结构可以具有相同或不同的层数。第二堆叠结构可以由第二绝缘层402和第二栅极层交替层叠形成,第二栅极层为第二牺牲层404进行替换工艺之后形成的层,第二栅极层所在的位置为原第二牺牲层404原来的位置,第二绝缘层402例如可以为氧化硅,第二栅极层可以为金属钨。第二堆叠结构中形成有第二沟道孔406、406’,且第二沟道孔406、406’位于第一沟道孔306、306’上方。由于第二堆叠结构包括核心区和台阶区,第二堆叠结构的核心区包括用于存储的沟道孔和不用于存储用于起到支撑或隔离作用的沟道孔,台阶区中的沟道孔通常仅起到支撑作用,则第二堆叠结构中的第二沟道孔406、406’包括实际沟道孔和虚拟沟道孔。
在第二沟道孔406、406’和非目标沟道孔306’中形成有存储结构410。存储结构410包括依次层叠的存储功能层和沟道层,存储功能层410包括依次层叠的阻挡层、电荷存储层以及隧穿层。阻挡层、电荷存储层以及遂穿层具体可以为ONO叠层,ONO(Oxide-Ntride-Oxide)即氧化物、氮化物和氧化物。沟道层形成于存储功能层的侧壁以及沟道孔的底部上,沟道层之间还可以形成有绝缘材料的填充层。
本说明书中的各个实施例均采用递进的方式描述,各个实施例之间相同相似的部分互相参见即可,每个实施例重点说明的都是与其它实施例的不同之处。尤其,对于器件实施例而言,由于其基本相似于方法实施例,所以描述得比较简单,相关之处参见方法实施例的部分说明即可。
以上所述仅是本发明的优选实施方式,虽然本发明已以较佳实施例披露如上,然而并非用以限定本发明。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种3D NAND存储器件的制造方法,其特征在于,包括:
提供衬底,所述衬底上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔,所述第一沟道孔中形成有填充层,所述第一沟道孔包括目标沟道孔和非目标沟道孔;
对所述目标沟道孔中的填充层进行离子注入,以在所述目标沟道孔的顶部形成刻蚀停止层;
在所述第一堆叠结构上形成第二堆叠结构,刻蚀所述第二堆叠结构至所述刻蚀停止层,以在所述第一沟道孔上方形成第二沟道孔;
去除所述非目标沟道孔中的填充层,在所述第二沟道孔以及所述非目标沟道孔中形成存储结构。
2.根据权利要求1所述的制造方法,其特征在于,所述对所述目标沟道孔中的填充层进行掺杂,以在所述目标沟道孔的顶部形成刻蚀停止层,包括:
在所述第一堆叠结构上依次形成硬掩模层、减反射层以及光阻层,所述光阻层中形成有所述目标沟道孔的图案,所述图案由用于形成目标沟道孔的掩膜板确定;
以所述光阻层为遮蔽,刻蚀所述减反射层,以在所述减反射层中形成所述目标沟道孔的图案;
以所述减反射层为遮蔽,刻蚀所述硬掩模层,以暴露所述目标沟道孔;
对所述目标沟道孔中的填充层进行离子注入,以在所述目标沟道孔的顶部形成刻蚀停止层。
3.根据权利要求2所述的制造方法,其特征在于,所述硬掩模层的材料为无定形碳,所述减反射层的材料为氮氧化硅。
4.根据权利要求1-3任意一项所述的制造方法,其特征在于,所述第一堆叠结构包括核心存储区和台阶区,所述核心存储区中形成有实际沟道孔,所述台阶区中形成有虚拟沟道孔,所述目标沟道孔包括所述虚拟沟道孔以及部分所述实际沟道孔。
5.根据权利要求1-3任意一项所述的制造方法,其特征在于,所述去除所述非目标沟道孔中的填充层,在所述第二沟道孔以及所述非目标沟道孔中形成存储结构包括:
去除所述非目标沟道孔中的填充层,以形成贯通所述第一堆叠结构和所述第二堆叠结构的沟道孔;
在所述目标沟道孔上方的第二沟道孔以及所述沟道孔中形成存储功能层和沟道层,所述存储功能层包括:依次层叠的阻挡层、电荷存储层以及隧穿层。
6.根据权利要求5所述的制造方法,其特征在于,所述在所述目标沟道孔上方的第二沟道孔以及所述沟道孔中形成存储功能层和沟道层,包括:
在所述目标沟道孔上方的第二沟道孔以及所述沟道孔的底部和侧壁形成存储功能层;
刻蚀所述目标沟道孔上方的第二沟道孔以及所述沟道孔底部的存储功能层,以打开所述存储功能层;
在所述存储功能层的表面形成沟道层。
7.根据权利要求1-3任意一项所述的制造方法,其特征在于,所述填充层的材料为多晶硅;
所述去除所述非目标沟道孔中的填充层包括:
利用四甲基氢氧化铵去除所述非目标沟道孔中的填充层。
8.一种3D NAND存储器件,其特征在于,包括:
衬底,所述衬底上形成有第一堆叠结构,所述第一堆叠结构中形成有第一沟道孔,所述第一沟道孔中形成有填充层,所述第一沟道孔包括目标沟道孔和非目标沟道孔;
所述目标沟道孔的顶部形成有刻蚀停止层;所述刻蚀停止层为掺杂有离子的多晶硅;
所述第一堆叠结构上形成有第二堆叠结构,所述第二堆叠结构中形成有第二沟道孔,且所述第二沟道孔位于所述第一沟道孔上方;
在所述第二沟道孔和所述非目标沟道孔中形成有存储结构。
9.根据权利要求8所述的器件,其特征在于,所述第一堆叠结构包括核心存储区和台阶区,所述核心存储区中形成有实际沟道孔,所述台阶区中形成有虚拟沟道孔,所述目标沟道孔包括所述虚拟沟道孔以及部分所述实际沟道孔。
10.根据权利要求8或9所述的器件,其特征在于,所述存储结构包括依次层叠的存储功能层和沟道层,所述存储功能层包括依次层叠的阻挡层、电荷存储层以及隧穿层。
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Publication number | Priority date | Publication date | Assignee | Title |
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CN108962912A (zh) * | 2018-07-12 | 2018-12-07 | 长江存储科技有限责任公司 | 一种三维半导体存储器及其制备方法 |
CN111341779A (zh) * | 2018-12-19 | 2020-06-26 | 三星电子株式会社 | 三维半导体存储装置 |
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