CN111341779A - 三维半导体存储装置 - Google Patents

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Abstract

一种三维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠结构，其包括依次堆叠在衬底上的下堆叠结构和上堆叠结构，其中，堆叠结构包括交替且垂直地堆叠在衬底上的绝缘层和电极；垂直结构，其位于穿透单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及伪结构，其位于穿透连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中。连接区包括位于单元阵列区的一侧的第二连接区和位于第二连接区的一侧的第一连接区。第二连接区中的伪孔的表面图案形状与第一连接区中的伪孔的形状不同。

Description

三维半导体存储装置
相关申请的交叉引用
本申请要求于2018年12月19日在韩国知识产权局提交的韩国专利申请No.10-2018-0165466的权益，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体存储装置，并且更具体地说，涉及一种3维半导体存储装置。
背景技术
半导体存储装置的集成度已经增加，以满足消费者要求的卓越性能和低价。在2维或平面半导体装置的情况下，主要由单位存储单元所占的面积确定集成度，因此集成度受精细图案化技术水平的严重影响。
然而，因为图案的小型化需要超昂贵制造设备，所以2维半导体装置的集成度虽然增大但仍受限。因此，提出了具有3维排列的存储单元的3维半导体存储装置。另外，需要以高设计自由度可靠地制造提出的3维半导体存储装置。
发明内容
本发明构思提供了一种具有提高的集成度、较高设计自由度和提高的可靠性的3维半导体存储装置。
根据一些示例方面，本公开涉及一种3维半导体存储装置，该3维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；垂直结构，其位于穿透单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及伪结构，其位于穿透连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中，其中，连接区包括位于单元阵列区的一侧的第二连接区和位于第二连接区的一侧的第一连接区，并且第二连接区位于第一连接区与单元阵列区之间，并且其中，伪孔包括第一连接区中的第一伪孔和第二连接区中的第二伪孔，并且第一伪孔的表面图案形状与第二伪孔的表面图案形状不同。
根据一些示例方面，本公开涉及一种3维半导体存储装置，该3维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；垂直结构，其穿透单元阵列区上的下堆叠结构和上堆叠结构；以及伪结构，其穿透连接区上的下堆叠结构和上堆叠结构中的至少一个，其中，连接区包括位于单元阵列区的一侧的第二连接区和位于第二连接区的一侧的第一连接区，第二连接区在第一连接区与单元阵列区之间，其中，伪结构包括第一伪结构和第二伪结构，其中，第二伪结构包括分别穿透第二连接区的下堆叠结构和上堆叠结构并且彼此连接的第二下伪结构和第二上伪结构，并且第一伪结构包括分别穿透第一连接区的下堆叠结构和绝缘层并且彼此连接的第一下伪结构和第一上伪结构，并且其中，第二伪结构包括第二下伪结构和第二上伪结构的直径在第二下伪结构与第二上伪结构的边界区非连续地变化的非连续部分。
根据一些示例方面，本公开涉及一种3维半导体存储装置，该3维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；垂直结构，其穿透单元阵列区上的下堆叠结构和上堆叠结构；以及伪结构，其穿透连接区上的下堆叠结构和上堆叠结构中的至少一个，其中，连接区包括位于单元阵列区的一侧的第二连接区和位于第二连接区的一侧的第一连接区，第二连接区在第一连接区与单元阵列区之间，其中，伪结构包括第一伪结构和第二伪结构，其中，第二伪结构包括分别穿透第二连接区的下堆叠结构和上堆叠结构并且彼此连接的第二下伪结构和第二上伪结构，并且第一伪结构包括穿透第一连接区的下堆叠结构的第一下伪结构，其中，第二伪结构包括第二下伪结构和第二上伪结构的直径在第二下伪结构和第二上伪结构的边界区处非连续地变化的非连续部分，并且其中，在第一连接区中形成有覆盖下堆叠结构的绝缘层。
附图说明
将从下面结合附图的详细描述中更清楚地理解本发明构思的实施例，在附图中：
图1是示意性地示出根据示例实施例的3维半导体存储装置的框图；
图2是用于描述根据示例实施例的3维半导体存储装置的单元阵列区的示意图；
图3是根据示例实施例的3维半导体存储装置的布局图；
图4和图5分别是沿着图3的线I-I'和II-II'截取的剖视图；
图6A和图6B分别是图4的M区和N区的放大剖视图；
图7A和图7B分别是图5的O区和P区的放大剖视图；
图8是根据示例实施例的3维半导体存储装置的沟道孔和伪孔的平面布局图；
图9至图15是示出根据示例实施例的制造3维半导体存储装置的方法的剖视图；
图16是用于描述根据示例实施例的制造3维半导体存储装置的顺序的概念图；
图17是根据示例实施例的3维半导体存储装置的布局图；
图18和图19分别是沿着图17的线I-I'和II-II'截取的剖视图；
图20是根据示例实施例的3维半导体存储装置的沟道孔和伪孔的平面布局图；
图21至图26是用于描述根据示例实施例的制造3维半导体存储装置的方法的剖视图；以及
图27是用于描述根据示例实施例的制造3维半导体存储装置的顺序的概念图。
具体实施方式
图1是示意性地示出根据示例实施例的3维半导体存储装置的框图。
在图1中，3维半导体存储装置可包括单元阵列区CAR和外围电路区(未示出)。3维半导体存储装置的平面构造可改变，并且本发明构思不限于图1所示的。3维半导体存储装置可为非易失性半导体存储装置。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区(未示出)。
在一些实施例中，连接区CTR可排列在单元阵列区CAR与行解码器区ROW DCR之间。连接区CTR可通过延伸包括在单元阵列区CAR中的组件被形成，并且可被称作延伸区。
包括多个存储单元的存储单元阵列布置在单元阵列区CAR中。在一些实施例中，存储单元阵列包括3维排列的存储单元以及电连接至存储单元的多条字线和多条位线。
用于选择存储单元阵列的字线的行解码器可布置在行解码器区ROW DCR中，并且用于将存储单元阵列电连接至行解码器的布线结构可布置在连接区CTR中。
行解码器根据地址信息选择存储单元阵列的字线中的一个。行解码器可响应于控制电路的控制信号分别将字线电压提供至选择的字线和未选择的字线。
用于读存储在存储单元中的信息的页缓冲器可布置在页缓冲器区PBR中。页缓冲器可根据操作模式暂时存储将被存储在存储单元中的数据或者检测存储在存储单元中的数据。页缓冲器在编程操作模式下作为写入驱动器电路进行操作，并且可在读操作模式下作为读取放大器电路进行操作。
在列解码器区COL DCR中，布置了连接至存储单元阵列的位线的列解码器。列解码器可在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传送路径。
图2是用于描述根据示例实施例的3维半导体存储装置的单元阵列区的示意图。
详细地说，单元阵列区CAR可包括多个单元阵列块BLK1、BLK2、……和BLKn(n是正整数)。单元阵列块BLK1、BLK2、……和BLKn中的每一个可包括堆叠结构，其包括在平面上在第三方向(Z-方向)上堆叠的电极，该平面在第一方向(X-方向)和第二方向(Y-方向)上延伸。
堆叠结构可与多个垂直结构(例如，半导体柱)组合，并且可构成按照3维形状排列的存储单元。单元阵列块BLK1、BLK2、……和BLKn中的每一个可包括电连接至存储单元的位线。三维存储单元阵列的存储单元可为非易失性存储单元，其中垂直对齐的多组存储单元串联连接以形成一串存储单元，其可形成3D NAND闪速非易失性存储器。
图3是根据示例实施例的3维半导体存储装置的布局图。图4和图5分别是沿着图3的线I-I'和II-II'截取的剖视图。图6A和图6B分别是图4的M区和N区的放大剖视图。图7A和图7B分别是图5的O区和P区的放大剖视图。
参照图3至图5、图6A、图6B、图7A和图7B，3维半导体存储装置10可包括衬底100，其包括单元阵列区CAR和连接区CTR。例如，衬底100可为硅衬底、锗衬底或硅-锗衬底。在一个实施例中，衬底100可包括第一导电类型的衬底，例如，p型衬底。
单元阵列块(图2中的BLK)可布置在衬底100上。单元阵列块BLK可包括堆叠结构ST，其包括交替和垂直地堆叠的绝缘层IL和电极EL。堆叠结构ST中的每一个可包括下堆叠结构SS1和上堆叠结构SS2。
上堆叠结构SS2可布置在下堆叠结构SS1上。堆叠结构ST可在第一方向(X-方向)上从单元阵列区CAR向连接区CTR纵长延伸。堆叠结构ST可在与第一方向(X-方向)交叉的第二方向(Y-方向)上排列。描述为在特定方向上“纵长”延伸的项、层或者项或层的一部分具有在该特定方向上的长度和在垂直于该方向上的宽度，其中长度大于宽度。
共源极区CSR可设置在单元阵列区CAR中。共源极区CSR可排列在衬底100的在水平方向上彼此邻近的堆叠结构ST之间的部分中。共源极区CSR可在第一方向(X-方向)上与堆叠结构ST平行地纵长延伸。共源极区CSR可在第二方向(Y-方向)上排列。共源极区CSR可掺有杂质，以具有第二导电类型。例如，共源极区CSR可掺有如砷(As)或磷(P)的杂质，以具有n型电导性。
共源极插塞CSP可连接至共源极区CSR。共源极插塞CSP可在第一方向(X-方向)上与堆叠结构ST平行地纵长延伸。绝缘间隔件SP可在共源极插塞CSP与堆叠结构ST之间。
堆叠结构ST的电极EL可在垂直于衬底100的顶表面的第三方向(Z-方向)上堆叠。电极EL可通过它们之间的绝缘层IL彼此垂直地分离。电极EL可在连接区CTR中构成台阶结构。例如，连接区CTR上的堆叠结构ST的高度可随着在第一方向(X-方向)上与单元阵列区CAR相距的距离增加而减小。例如，垂直堆叠的电极EL中的各个电极EL在x-方向上的长度可从堆叠的电极EL的最底部的一个至堆叠的电极EL的最顶部的一个越来越小，从而随着电极EL越靠近堆叠结构ST的顶部，每个电极EL的长度逐渐减小。
下堆叠结构SS1的最底部的多个电极EL中的一个或多个可包括下选择线。上堆叠结构SS2的最顶部的多个电极EL中的一个或多个可包括上选择线。除下选择线和上选择线之外，电极EL可为字线。在具有台阶结构的连接区CTR中，电极EL的一部分在一侧被暴露出，也就是说，连接至接触插塞CP的一部分可被称作字线焊盘。
在一些实施例中，蚀刻停止层ESL可设置在下堆叠结构SS1的顶部。蚀刻停止层ESL可与上堆叠结构SS2的最底部的绝缘层IL直接接触。
例如，电极EL可包括选自掺有杂质的半导体(例如，掺有杂质的硅)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和过渡金属(例如，钛、钽等)中的至少一个。绝缘层IL可包括氧化硅层。蚀刻停止层ESL可包括多晶硅膜。
蚀刻停止层ESL可仅在需要时被形成，并且在一些实施例中，可将其省略。当未形成蚀刻停止层ESL时，上堆叠结构SS2的最底部的绝缘层IL可直接接触水平绝缘层HP。
连接区CTR可包括布置在单元阵列区CAR的一侧的第二连接区CTR2和布置在第二连接区CTR2的一侧的第一连接区CTR1。第二连接区CTR2可包括电连接至上堆叠结构SS2的电极EL的第二电路线CL2布置在单元阵列区CAR的一侧的区。第一连接区CTR1可包括电连接至下堆叠结构SS1的电极EL的第一电路线CL1布置在第二连接区CTR2的一侧的区。
连接区CTR上的电极EL的平面面积可随着与衬底100的顶表面相距的距离在第三方向(Z-方向)上增大而减小。堆叠结构ST的最底部的电极EL(下选择线)可具有最大平面面积。堆叠结构ST的最顶部的电极EL(上选择线)可具有最小平面面积。
在单元阵列区CAR中，可形成穿透堆叠结构ST的多个沟道孔CH。垂直结构VS可设置在沟道孔CH中。当从上面观看时，垂直结构VS可在第一方向(X-方向)上排列。例如，垂直结构VS可按照z字形在第一方向(X-方向)上排列。在另一示例中，虽然未示出，但是垂直结构VS可在第一方向(X-方向)上沿直线排列。
垂直结构VS中的每一个可包括垂直绝缘层VP、上半导体图案USP、下半导体图案LSP和绝缘图案VI。绝缘图案VI在本文中可被称作埋置绝缘图案VI。垂直绝缘层VP可沿着沟道孔CH的内壁朝衬底100延伸。上半导体图案USP可覆盖垂直绝缘层VP的内壁，并且还可与垂直绝缘层VP一起朝向衬底100延伸。
返回参照图6A，下半导体图案LSP可设置在沟道孔CH下方，并且直接接触衬底100。下半导体图案LSP可穿透堆叠结构ST的最底部的电极EL(下选择线)。氧化图案103可在下半导体图案LSP与最底部的电极EL(下选择线)之间。
上半导体图案USP可包括第一半导体图案SL1和第二半导体图案SL2。第二半导体图案SL2可直接连接至下半导体图案LSP。第二半导体图案SL2可具有底部闭合的管状形状或通心粉状形状。第二半导体图案SL2的内部可填充有埋置绝缘图案VI。第二半导体图案SL2可接触第一半导体图案SL1的内壁。
第二半导体图案SL2可将第一半导体图案SL1电连接至下半导体图案LSP。第一半导体图案SL1可具有顶部和底部均开口的管状形状或通心粉状形状。第一半导体图案SL1可与下半导体图案LSP间隔开，并且可不与下半导体图案LSP直接接触。下半导体图案LSP和上半导体图案USP可用作根据示例实施例的3维存储装置的沟道。
在一个示例实施例中，下半导体图案LSP和上半导体图案USP可包括硅(Si)、锗(Ge)或它们的混合物，并且可具有不同晶体结构。下半导体图案LSP和上半导体图案USP可具有包括从单晶结构、非晶结构和多晶结构中选择的至少一个的晶体结构。下半导体图案LSP和上半导体图案USP可为未掺杂的，或者可掺有杂质以具有与衬底100的导电类型相同的第一导电类型。
返回参照图3、图4和图5，下堆叠结构SS1中的垂直结构VS的直径可在朝向衬底100的方向上逐渐减小。上堆叠结构SS2中的垂直结构VS的直径可在朝向衬底100的方向上逐渐减小。在下堆叠结构SS1与上堆叠结构SS2之间的区中，垂直结构VS的直径可非连续地变化。例如，上堆叠结构SS2中的垂直结构VS的下部的直径可小于下堆叠结构SS1中的垂直结构VS的上部的直径。在一些实施例中，上堆叠结构SS2和下堆叠结构SS1中的垂直结构VS的上部的直径可基本相同，并且上堆叠结构SS2和下堆叠结构SS1中的垂直结构VS的下部的直径可基本相同。
当参照取向、层、位置、形状、大小、数量或其它量度时，如本文所用的诸如“相同”、“相等”、“平坦”或“共面”的术语不一定指确切相同的取向、层、位置、形状、大小、数量或其它量度，而是旨在涵盖在例如可由于制造工艺导致的可接受变化内的几乎相同的取向、层、位置、形状、大小、数量或其它量度。除非上下文或其它表述清楚地另有说明，否则本文中可使用术语“基本上”来强调这种含义。
返回参照图6B，垂直结构VS可包括至少一个非连续部分NCP1。非连续部分NCP1可在下堆叠结构SS1与上堆叠结构SS2之间。蚀刻停止层ESL可邻近于非连续部分NCP1。蚀刻停止层ESL可与非连续部分NCP1处于基本相同的平面。例如，非连续部分NCP1可包括基本平坦并平行于衬底100的顶表面的水平表面，并且蚀刻停止层ESL的顶表面可与该水平表面的顶表面基本共面。
非连续部分NCP1的上部可具有第一直径M1，并且非连续部分NCP1的下部可具有第二直径M2。非连续部分NCP1在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区的直径可非连续地增大。因此，第二直径M2可大于第一直径M1。垂直结构VS的侧壁SW1可具有非连续轮廓。例如，垂直结构VS的侧壁SW1可在非连续部分NCP1处具有台阶状轮廓。在一些示例实施例中，垂直结构VS的侧壁SW1的台阶状轮廓可包括：相对于衬底100的顶表面倾斜的下倾斜侧壁、与衬底100的顶表面平行的基本水平的上表面、和相对于衬底100的顶表面倾斜的上倾斜侧壁。
返回参照图6A，水平绝缘层HP可位于电极EL与绝缘层IL之间。电极EL与上半导体图案USP之间的水平绝缘层HP和垂直绝缘层VP可构成数据存储层。
根据示例实施例的3维半导体存储装置可为NAND闪速存储装置。例如，电极EL与上半导体图案USP之间的数据存储层可包括隧道绝缘层、电荷存储层和阻挡绝缘层。隧道绝缘层可与上半导体图案USP直接接触。
阻挡绝缘层可与电极EL直接接触。电荷存储层可位于隧道绝缘层与阻挡绝缘层之间。可通过使用由电极EL与上半导体图案USP之间的电压差引起的Fowler-Nordheim隧道效应改变存储在数据存储层中的数据。
隧道绝缘层可包括能带隙大于电荷存储层的能带隙的材料。隧道绝缘层可包括高k膜，例如，氧化铝膜、氧化铪膜等，或者可包括氧化硅膜。电荷存储层可包括氮化硅层、氧氮化硅层或富硅氮化物层。阻挡绝缘层可包括氧化硅层。
返回参照图3、图4和图5，在连接区CTR上，接触插塞CP可连接至堆叠结构ST的电极EL。例如，连接至堆叠结构ST的接触插塞CP的数量可等于构成堆叠结构ST的电极EL的数量。
接触插塞CP可在第一方向(X-方向)上彼此间隔开。由于电极EL在连接区CTR中构成台阶结构，所以接触插塞CP的底表面可位于相对于衬底100的不同的高度。随着与单元阵列区CAR相距的距离增加，接触插塞CP的底表面的平面可更低。接触插塞CP在第三方向(Z-方向)上的垂直长度可与垂直堆叠的电极EL中的各个电极EL在第一方向(X-方向)上的长度对应。例如，在与单元阵列区CAR相距最远处，接触插塞CP中的最长的一个可电连接至电极EL中的最长的一个，并且在最靠近单元阵列区CAR处，接触插塞CP中的最短的一个可电连接至电极EL中的最短的一个。
在连接区CTR中，可形成穿透绝缘层110和堆叠结构ST的多个伪孔DH。绝缘层110在本文中可被称作埋置绝缘层110。伪孔DH可穿透连接区CTR上的下堆叠结构SS1和上堆叠结构SS2中的至少一个。伪孔DH可穿透第一连接区CTR1的一部分上的绝缘层110，如图5所示。
伪结构DS可设在伪孔DH中。伪结构DS可选择性地仅设置在连接区CTR上，并且不设置在单元阵列区CAR上。伪结构DS可邻近于接触插塞CP布置，但是也可远离接触插塞CP。如本文所用，术语“伪”用于指示具有与其它部件相同或相似的结构和形状但是不具有基本功能并且仅在装置中作为图案存在的部件。这里，伪结构DS对读取操作或写入操作无效。例如，伪结构DS可不电连接至位线接触件，因此不能连接至位线。
伪结构DS可在物理支承连接区CTR上的堆叠结构ST。在一个实施例中，如垂直结构VS，伪结构DS中的每一个可包括垂直绝缘层VP、上半导体图案USP、下半导体图案LSP和埋置绝缘图案VI。
伪结构DS的直径可随着与衬底100相距的距离增加而逐渐减小。伪结构DS的直径可在从上堆叠结构SS2至下堆叠结构SS1的方向上连续减小。
如图5所示，伪结构DS可包括下伪结构DSL和上伪结构DSU。下伪结构DSL可包括形成在第二连接区CTR2和第一连接区CTR1中的第二下伪结构DSL2和第一下伪结构DSL1。上伪结构DSU可包括分别形成在第二连接区CTR2和第一连接区CTR1中的第二上伪结构DSU2和第一上伪结构DSU1。
在第二连接区CTR2中，第二上伪结构DSU2和第二下伪结构DSL2可在垂直方向上连接。在第一连接区CTR1中，第一上伪结构DSU1和第一下伪结构DSL1可垂直连接并且构成一个主体。例如，第一上伪结构DSU1和第一下伪结构DSL1可在单个工艺中形成。在第一连接区CTR1中，一些伪结构DS不穿透堆叠结构ST但穿透绝缘层110，如图5所示。
返回参照图7A，第二连接区CTR2可包括分别穿透下堆叠结构SS1和上堆叠结构SS2的下伪孔DHL和上伪孔DHU。形成在第二连接区CTR2中的下伪孔DHL和上伪孔DHU可分别被称作第二下伪孔DHL2和第二上伪孔DHU2。
第二连接区CTR2的伪结构DS可包括至少一个非连续部分NCP2。非连续部分NCP2可位于下堆叠结构SS1与上堆叠结构SS2之间的边界区或者中间区中。蚀刻停止层ESL可邻近于非连续部分NCP2。蚀刻停止层ESL可与非连续部分NCP2处于基本相同的平面。例如，非连续部分NCP2可包括基本平坦并平行于衬底100的顶表面的水平表面，并且蚀刻停止层ESL的顶表面可与该水平表面的顶表面基本共面。
非连续部分NCP2的上部可具有第三直径M3，并且非连续部分NCP2的下部可具有第四直径M4。非连续部分NCP2在下堆叠结构SS1与上堆叠结构SS2之间的界面处的直径可非连续地(突然地)增大。因此，第四直径M4可大于第三直径M3。
伪结构DS的侧壁SW2可具有非连续轮廓。例如，伪结构DS的侧壁SW2可在非连续部分NCP2处具有台阶状轮廓。在一些示例实施例中，伪结构DS的侧壁SW2的台阶状轮廓可包括：相对于衬底100的顶表面倾斜的下倾斜侧壁、平行于衬底100的顶表面的基本上水平的上表面、和相对于衬底100的顶表面倾斜的上倾斜侧壁。
返回参照图7B，第一连接区CTR1可包括分别穿透下堆叠结构SS1和上堆叠结构SS2的下伪孔DHL和上伪孔DHU。下堆叠结构SS1与上堆叠结构SS2之间的边界线由虚线和标号112指示。形成在第一连接区CTR1中的下伪孔DHL和上伪孔DHU可分别被称作第一下伪孔DHL1和第一上伪孔DHU1。
与上述第二连接区CTR2的伪结构DS不同，第一连接区CTR1的伪结构DS的直径可具有连续部分CPP，连续部分CPP不具有非连续变化。第一连接区CTR1的伪结构DS的侧壁可具有连续轮廓。在一些实施例中，伪结构DS的直径可随着伪结构DS在远离衬底100的方向上延伸而逐渐增大，并且第一连接区CTR1的伪结构DS的侧壁可相对于衬底100的顶表面倾斜。
例如，第一连接区CTR1的伪结构DS的侧壁SW3可不具有台阶状轮廓。例如，第一连接区CTR1的第一上伪结构DSU1的最大直径M3可基本等于第一连接区CTR1的第一下伪结构DSL1的最大直径M3'。例如，第一连接区CTR1的伪结构DS的最大直径M3可基本等于第二连接区CTR2的伪结构DS的最大直径M3。
返回参照图3、图4和图5，在衬底100上，可设置覆盖堆叠结构ST的埋置绝缘层110。埋置绝缘层110可具有平面化的顶表面。埋置绝缘层110的垂直厚度可在从单元阵列区CAR至连接区CTR的方向上增大。
第一层间绝缘层120和第二层间绝缘层130可布置在掩埋的绝缘层110上。在跨越堆叠结构ST的第二方向(Y-方向)上纵长延伸的位线BL可排列在第二层间绝缘层130上。位线BL可通过位线接触插塞BPLG和位线接触焊盘111电连接至垂直结构VS。
连接至接触插塞CP的第一电路线CL1和第二电路线CL2可布置在第二层间绝缘层130上。在一个实施例中，伪结构DS可不电连接至位线BL、第一电路线CL1和第二电路线CL2中的任一个。
图8是根据示例实施例的3维半导体存储装置的沟道孔和伪孔的平面布局图。
详细地说，图8示出了形成在图3至图7的3维半导体存储装置10的单元阵列区CAR、第一连接区CTR1和第二连接区CTR2中的沟道孔CH和伪孔DH的示例平面布局。形成在单元阵列区CAR、第一连接区CTR1和第二连接区CTR2中的沟道孔CH和伪孔DH的数量仅是示例，并且本发明构思不限于此。垂直结构(图3至图7中的VS)和伪结构(图3至图7中的DS)可形成在沟道孔CH和伪孔DH中。
图8的平面布局图可与给定的堆叠结构中的沟道孔CH和伪孔DH的表面图案形状对应。在一些实施例中，当在从上至下的方向上观看时，表面图案形状可反应形成给定的堆叠结构时沟道孔CH和伪孔DH的剖面形状。例如，下堆叠结构SS1的表面图案形状示出了当沟道孔CH和伪孔DH形成在下堆叠结构SS1中和在第二堆叠结构SS2形成之前形成时沟道孔CH和伪孔DH的布局和剖面外观。类似地，上堆叠结构SS2的表面图案形状示出了当沟道孔CH和伪孔DH形成在上堆叠结构SS2中时沟道孔CH和伪孔DH的布局和剖面外观。因此，例如，第一连接区CTR1中的伪孔DH在下堆叠结构SS1的表面图案形状中未示出，这是因为在上堆叠结构SS2形成之前这些伪孔未形成。
在一些实施例中，形成在单元阵列区CAR中的下堆叠结构SS1中的下沟道孔CHL的表面图案形状可与形成在上堆叠结构SS2中的上沟道孔CHU的表面图案形状相同。下沟道孔CHL和上沟道孔CHU的表面图案形状可为圆形或椭圆形。下沟道孔CHL的直径可大于上沟道孔CHU的直径。
在一些实施例中，形成在第二连接区CTR2中的伪孔DH的表面图案形状可与形成在第一连接区CTR1中的伪孔DH的表面图案形状不同。形成在第二连接区CTR2和第一连接区CTR1中的伪孔DH中的每一个可包括多个子孔。形成在第二连接区CTR2和第一连接区CTR1中的伪孔DH中的每一个可包括多个子孔，其包括圆形子孔、椭圆形子孔或它们的组合。
在一些实施例中，伪孔DH可包括穿透下堆叠结构SS1的下伪孔DHL和穿透上堆叠结构SS2的上伪孔DHU。下伪孔DHL的表面图案形状可与上伪孔DHU的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2的表面图案形状可与穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2的表面图案形状可与穿透第一连接区CTR1的绝缘层(图4和图5中的110)的第一上伪孔DHU1的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的表面图案形状可与穿透第一连接区CTR1的绝缘层(图4和图5中的110)的第一上伪孔DHU1的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的绝缘层(图4和图5中的110)的第一上伪孔DHU1的表面图案形状可与穿透第一连接区CTR1的下堆叠结构SS1的第一下伪孔DHL1的表面图案形状不同。
如上所述，根据本发明构思，形成在单元阵列区CAR、第一连接区CTR1和第二连接区CTR2中的沟道孔CH和伪孔DH的表面图案形状可不同地形成，从而提高集成度和设计自由度，并且制造可靠的3维半导体存储装置。
另外，根据本发明构思，形成在第二连接区CTR2和第一连接区CTR1中的伪孔DH不同地形成，从而制造具有高设计自由度的可靠的3维半导体存储装置。
图9至图15是示出根据示例实施例的制造3维半导体存储装置的方法的剖视图。
详细地说，图9至图15是沿着图3的线II-II'截取的剖视图，并且示出了制造图5所示的3维半导体存储装置的方法。
首先，参照图9，绝缘层IL和第一牺牲层HL1垂直且交替地堆叠在衬底100的表面上，从而形成下堆叠结构SS1。绝缘层IL和第一牺牲层HL1可被称作下模制层。衬底100可包括单元阵列区CAR和连接区CTR。在实施例中，衬底100可为硅衬底、锗衬底或硅-锗衬底。
连接区CTR可包括邻近于单元阵列区CAR的第二连接区CTR2和邻近于第二连接区CTR2的第一连接区CTR1。例如，第二连接区CTR2可在水平地邻近于单元阵列区CAR，并且位于单元阵列区CAR与第一连接区CTR1之间。可在最顶部的第一牺牲层HL1上形成蚀刻停止层ESL。蚀刻停止层ESL可仅当需要时形成，并且在一些实施例中，可将其省略。
绝缘层IL、第一牺牲层HL1和蚀刻停止层ESL可通过热化学气相沉积(CVD)工艺、等离子体增强的CVD工艺、物理CVD工艺或者原子层沉积(ALD)工艺被形成。绝缘层IL可包括氧化硅膜，并且第一牺牲层HL1可包括氮化硅膜或氧氮化硅膜。蚀刻停止层ESL可包括多晶硅膜。
参照图10，在单元阵列区CAR上形成穿透下堆叠结构SS1的下沟道孔CHL，以暴露出衬底100。下沟道孔CHL的直径可随着与衬底100相距的距离减小而逐渐减小。例如，下沟道孔CHL的直径在靠近衬底100处可更小，并且在靠近蚀刻停止层ESL处可更大。
用于形成下沟道孔CHL的操作可包括用于形成包括开口的掩模图案的操作和用于通过使用掩模图案作为蚀刻掩模蚀刻下堆叠结构SS1的操作，其中，开口用于限定在下堆叠结构SS1上形成下沟道孔CHL的区。
然后，可移除掩模图案。在用于蚀刻下堆叠结构SS1的操作中，衬底100的顶表面可能被过度蚀刻。因此，衬底100的顶部可能凹进下沟道孔CHL下方的区中。
可形成填充下沟道孔CHL的牺牲绝缘图案SIP。用于形成牺牲绝缘图案SIP的操作可包括用于形成填充下堆叠结构SS1上的下沟道孔CHL的牺牲绝缘层的操作和用于平面化牺牲绝缘层直至暴露出蚀刻停止层ESL的顶表面为止的操作。
另外，可形成穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2。第二下伪孔DHL2的直径可随着与衬底100相距的距离减小而逐渐减小。例如，第二下伪孔DHL2的直径在靠近衬底100处可更小并且在靠近蚀刻停止层ESL处可更大。第二下伪孔DHL2的形成可基本类似于下沟道孔CHL的形成。在一些实施例中，第二下伪孔DHL2可填充有牺牲绝缘图案SIP。
在一个示例实施例中，用于形成下沟道孔CHL的操作和用于形成第二下伪孔DHL2的操作可同时执行。在一些实施例中，用于形成下沟道孔CHL的操作和用于形成第二下伪孔DHL2的操作可分开执行。
参照图11，可通过在下堆叠结构SS1上垂直且交替地堆叠绝缘层IL和第二牺牲层HL2来形成上堆叠结构SS2。绝缘层IL和第二牺牲层HL2可被称作上模制层。下堆叠结构SS1和上堆叠结构SS2可构成堆叠结构ST。绝缘层IL和第二牺牲层HL2可通过与上面关于下堆叠结构SS1描述的基本相同的操作被形成。
可在单元阵列区CAR上形成上沟道孔CHU，以穿透上堆叠结构SS2并暴露出牺牲绝缘图案SIP。上沟道孔CHU的直径可随着与衬底100相距的距离减小而逐渐减小。例如，上沟道孔CHU的直径可越靠近衬底100越小，并且可越远离衬底100越大。上沟道孔CHU可形成为与下沟道孔CHL垂直重叠。
用于形成上沟道孔CHU的操作可与上述用于形成下沟道孔CHL的操作相同。例如，当形成上沟道孔CHU时，可出现与下沟道孔CHL不对齐。在这种情况下，蚀刻停止层ESL可防止下堆叠结构SS1被蚀刻。
在形成上沟道孔CHU期间，可选择性地移除通过上沟道孔CHU暴露出的牺牲绝缘图案SIP。因此，下沟道孔CHL和上沟道孔CHU彼此连通，并且构成一个沟道孔(图3中的CH)。
由于下沟道孔CHL和上沟道孔CHU在不同的操作中形成，沟道孔CH的直径可非连续地改变。例如，沟道孔CH在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区处的直径可非连续地(突然地)增大。沟道孔CH的侧壁可具有非连续轮廓(即，台阶状轮廓)。
参照图12，可在连接区CTR上的堆叠结构ST中形成台阶结构。可通过重复地执行以下操作来形成台阶结构：用于在堆叠结构ST上形成掩模图案的操作、用于通过使用掩模图案作为蚀刻掩模来蚀刻堆叠结构ST的一部分的操作和用于减小掩模图案的尺寸的剪裁操作。
蚀刻堆叠结构ST的一部分的操作可包括蚀刻由掩模图案暴露出的多个牺牲层HL1和HL2。剪裁操作可为用于通过将掩模图案的侧壁水平地移动特定距离来减小掩模图案的面积的操作。
参照图13，可在衬底100的顶表面上形成覆盖堆叠结构ST的埋置绝缘层110。可形成穿透第二连接区CTR2中的上堆叠结构SS2和埋置绝缘层110的第二上伪孔DHU2，以及穿透第一连接区CTR1中的下堆叠结构SS1和埋置绝缘层110的第一上伪孔DHU1和第一下伪孔DHL1。
第二上伪孔DHU2、第一上伪孔DHU1和第一下伪孔DHL1的直径可随着与衬底100相距的距离减小而逐渐减小。第二上伪孔DHU2、第一上伪孔DHU1和第一下伪孔DHL1的形成可与上述沟道孔CH的形成基本相似。
第二上伪孔DHU2、第一上伪孔DHU1和第一下伪孔DHL1可通过相同操作形成。在一个示例实施例中，由于第一上伪孔DHU1和第一下伪孔DHL1通过相同操作形成，因此第一上伪孔DHU1和第一下伪孔DHL1的直径可连续地改变。
例如，第一上伪孔DHU1和第一下伪孔DHL1在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区中的直径可连续地改变。第一上伪孔DHU1和第一下伪孔DHL1的内侧壁可具有连续轮廓。
在一个实施例中，由于第二上伪孔DHU2和第二下伪孔DHL2通过不同的操作形成，因此第二上伪孔DHU2和第二下伪孔DHL2的直径可非连续地改变。
例如，第二上伪孔DHU2和第二下伪孔DHL2在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区处的直径可非连续地(突然地)增大。第二上伪孔DHU2和第二下伪孔DHL2的内侧壁可具有非连续轮廓(即，台阶状轮廓)。
参照图14，可在沟道孔CH中形成垂直结构VS，并且可在伪孔DH中形成伪结构DS。在当前实施例中，垂直结构VS和伪结构DS可同时形成。
详细地说，可在衬底100的通过沟道孔CH和伪孔DH暴露出的部分上形成下半导体图案LSP。下半导体图案LSP可填充沟道孔CH和伪孔DH的下部。可使用衬底100的通过沟道孔CH和伪孔DH暴露出的部分作为种子层来通过选择性外延生长操作形成下半导体图案LSP。
可形成依次覆盖沟道孔CH和伪孔DH的内壁的垂直绝缘层VP和上半导体图案USP。可通过ALD工艺或CVD工艺形成垂直绝缘层VP和上半导体图案USP中的每一个。接着，可形成完全填充沟道孔CH和伪孔DH的埋置绝缘图案VI。
参照图15，可在埋置绝缘层110上形成第一层间绝缘层120。可通过将堆叠结构ST图案化来形成水平地彼此间隔开的堆叠结构ST。堆叠结构ST可在第二方向(Y-方向)上排列，同时在第一方向(X-方向)上延伸。
可在彼此邻近的堆叠结构ST之间限定沟槽TR。沟槽TR可暴露出衬底100的一部分。沟槽TR可沿着堆叠结构ST在第一方向(X-方向)上延伸。
返回参照图4和图5，第一牺牲层HL1和第二牺牲层HL2可由电极EL替代。详细地说，选择性地移除通过沟槽TR暴露出的第一牺牲层HL1和第二牺牲层HL2，并且可在移除了第一牺牲层HL1和第二牺牲层HL2的空间中形成电极EL。
在一个示例实施例中，可在图12的制造工艺之后执行将第一牺牲层HL1和第二牺牲层HL2替代为电极EL的操作。例如，如图12所示，可选择性地去除通过下沟道孔CHL、上沟道孔CHU和第二下伪孔DHL2暴露出的第一牺牲层HL1和第二牺牲层HL2，并且可在移除了第一牺牲层HL1和第二牺牲层HL2的空间中形成电极EL。
可通过将衬底100的通过沟槽TR暴露出的部分掺杂来形成共源极区CSR。可形成依次填充沟槽TR的绝缘间隔件SP和共源极插塞CSP。共源极插塞CSP可连接至共源极区CSR。
可在第一层间绝缘层120上形成第二层间绝缘层130。可形成穿透第一层间绝缘层120和第二层间绝缘层130并且连接至垂直结构VS的位线接触插塞BPLG。可形成穿透第一层间绝缘层120、第二层间绝缘层130，穿透埋置绝缘层110并且连接至电极EL的接触插塞CP。接触插塞CP中的每一个可具有从第二层间绝缘层130的顶表面连续地延伸至连接接触插塞CP的电极EL的基本垂直的侧壁。
可在第二层间绝缘层13上形成电连接至位线接触插塞BPLG的位线BL以及电连接至接触插塞CP的第一电路线CL1和第二电路线CL2。
基于根据示例实施例的制造3维半导体存储装置的示例方法，可形成下堆叠结构SS1和下沟道孔CHL，然后可形成上堆叠结构SS2和上沟道孔CHU。随着下沟道孔CHL和上沟道孔CHU彼此连通形成的一个沟道孔CH可完全穿透具有多个层的堆叠结构ST。因此，3维半导体存储装置的集成度和可靠性二者均可提高。
在根据本发明构思的制造3维半导体存储装置的示例方法中，在形成下沟道孔CHL期间，在第二连接区CTR2中形成第二下伪孔DHL2。另外，基于根据本发明构思的制造3维半导体存储装置的示例方法，在形成上堆叠结构SS2之后，通过一个蚀刻操作，可在第二连接区CTR2中形成第二上伪孔DHU2，并且可在第一连接区CTR1中形成第一下伪孔DHL1和第一上伪孔DHU1。
通过上述制造工艺，第二下伪孔DHL2、第二上伪孔DHU2、第一下伪孔DHL1和第一上伪孔DHU1可具有各种表面图案形状，因此，设计自由度可提高。
根据本发明构思的制造3维半导体存储装置的示例方法，可通过形成下堆叠结构SS1和上堆叠结构SS2并接着立即在连接区CTR上形成台阶结构简化制造工艺。
图16是用于描述根据示例实施例的制造3维半导体存储装置的顺序的概念图。
详细地说，图16可包括制造以上参照图3至图15所述的3维半导体存储装置的顺序。在图16的描述中，与图3至图15中的标号相同的标号指示相同元件。
首先，在单元阵列区CAR和连接区CTR上形成下模制层，以形成下堆叠结构SS1(操作S1)。下模制层可为堆叠有上述绝缘层IL和第一牺牲层HL1的结构。
接着，执行用于形成穿过单元阵列区CAR的下堆叠结构SS1的下沟道孔CHL的操作(操作S2)。接着，执行用于形成穿过第二连接区CTR2的下堆叠结构SS1第二下伪孔DHL2的操作(操作S3)。同时执行用于形成下沟道孔CHL的操作S2和用于形成第二下伪孔DHL2的操作S3。
接着，执行用于在单元阵列区CAR和连接区CTR上形成上模制层以形成上堆叠结构SS2的操作(操作S4)。上模制层可为堆叠有上述绝缘层IL和第二牺牲层HL2的结构。接着，执行用于形成穿过单元阵列区CAR的上堆叠结构SS2的上沟道孔CHU的操作(操作S5)。
接着，执行用于通过将连接区CTR中的下堆叠结构SS1的一侧和连接区CTR中的上堆叠结构SS2的一侧图案化来用于形成台阶结构的操作(操作S6)。当需要时，可执行用于将包括在下模制层和上模制层中的第一牺牲层HL1和第二牺牲层HL2替换为电极EL的操作。
接着，执行用于形成覆盖单元阵列区CAR和连接区CTR的上堆叠结构SS2和下堆叠结构SS1的埋置绝缘层110的操作(操作S7)。
接着，执行用于形成穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的操作(操作S8)。接着，执行用于形成穿透第一连接区CTR1的上堆叠结构SS2和下堆叠结构SS1的第一上伪孔DHU1和第一下伪孔DHL1的操作(操作S9)。可同时执行用于形成第二上伪孔DHU2的操作S8和用于形成第一上伪孔DHU1和第一下伪孔DHL1的操作S9。
图17是根据示例实施例的3维半导体存储装置的布局图。图18和图19分别是沿着图17的线I-I'和II-II'截取的剖视图。
详细地说，除了埋置绝缘层110形成在不具有接触插塞CP的第一连接区CTR1之外，图17至图19的3维半导体存储装置20可与图3至图7的3维半导体存储装置10相同。图18中的M区和N区可分别与图6A和图6B所示的M区和N区相同。图19中的O区与图7A所示的O区相同，因此将省略对其的详细描述。
在图17至图19中，将简单提供或省略与上面参照图3至图提供的描述相同的描述。在图17至图19中，与图3至图7中的标号相同的标号指示相同元件。
如图17至图19所示，在连接区CTR的第一连接区CTR1中没有形成接触插塞CP。如图17所示，在第一连接区CTR1中可仅形成第一下伪结构DSL1。
如图18和图19所示，可在第二连接区CTR2中形成第二上伪结构DSU2和第二下伪结构DSL2。此外，可在第一连接区CTR1中形成第一下伪结构DSL1。
与单元阵列区CAR和第二连接区CTR2不同，第一下伪结构DSL1可包括埋置绝缘层110。在第一连接区CTR1中可仅形成埋置绝缘层110，而不形成上堆叠结构SS2。
图17至图19的3维半导体存储装置20可形成有具有各种结构的连接区CTR，从而在第一连接区CTR1中不形成上堆叠结构SS2。因此，可提高设计自由度。
图20是根据示例实施例的3维半导体存储装置的沟道孔和伪孔的平面布局图。
详细地说，图20示出了形成在图17至图19的3维半导体存储装置20的单元阵列区CAR、第一连接区CTR1和第二连接区CTR2中的沟道孔CH和伪孔DH的示例平面布局。在图20中，将简单提供或省略与以上参照图8提供的描述相同的描述。
形成在单元阵列区CAR、第一连接区CTR1和第二连接区CTR2中的沟道孔CH和伪孔DH的数量仅为示例，并且本发明构思不限于此。垂直结构(例如，图17至图19中的垂直结构VS)和伪结构(例如，图17至图19中的伪结构DS)可形成在沟道孔CH和伪孔DH中。
在一些实施例中，形成在单元阵列区CAR中的下堆叠结构SS1中的下沟道孔CHL的表面图案形状可与形成在上堆叠结构SS2中的上沟道孔CHU的表面图案形状相同。
在一些实施例中，伪孔DH可包括穿透下堆叠结构SS1的下伪孔DHL和穿透上堆叠结构SS2的上伪孔DHU。下伪孔DHL的表面图案形状可与上伪孔DHU的表面图案形状不同。
在一些实施例中，形成在单元阵列区CAR中的下堆叠结构SS1中的下沟道孔CHL的表面图案形状可与形成在上堆叠结构SS2中的上沟道孔CHU的表面图案形状相同。下沟道孔CHL和上沟道孔CHU的表面图案形状可为圆形或椭圆形的。下沟道孔CHL的直径可大于上沟道孔CHU的直径。
在一些实施例中，穿透第一连接区CTR1的下堆叠结构SS1的第一下伪孔DHL1的表面图案形状可与穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2的表面图案形状和穿透第一连接区CTR1的下堆叠结构SS1的第一下伪孔DHL1的表面图案形状可与穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的表面图案形状不同。
在一些实施例中，穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2的表面图案形状可与穿透第一连接区CTR1的下堆叠结构SS1的第一下伪孔DHL1的表面图案形状不同。
在一些实施例中，穿透下堆叠结构SS1的第二下伪孔DHL2和穿透上堆叠结构SS2的第二上伪孔DHU2可形成在第二连接区CTR2中。穿透下堆叠结构SS1的第一下伪孔DHL1和覆盖包括第一下伪孔DHL1的下堆叠结构SS1的埋置绝缘层(例如，图18和图19的掩埋的绝缘层110)可形成在第一连接区CTR1中。
如上所述，根据本发明构思，形成在第二连接区CTR2和第一连接区CTR1中的伪孔DH不同地形成，从而制造可靠的3维半导体存储装置。
图21至图26是用于描述根据示例实施例的制造3维半导体存储装置的方法的剖视图。
详细地说，图21至图26是沿图17的线II-II'截取的剖视图，并且示出了制造图19所示的3维半导体存储装置的方法。在图21至图26中，与图9至图15中的标号相同的标号指示相同元件，并且将简单提供或省略对其的详细描述。
首先，如以上参照图9的描述，绝缘层IL和第一牺牲层HL1垂直且交替地堆叠在衬底100的表面上，从而形成下堆叠结构SS1。绝缘层IL和第一牺牲层HL1可被称作下模制层。衬底100可包括单元阵列区CAR和连接区CTR。
连接区CTR可包括在水平上邻近于单元阵列区CAR的第二连接区CTR2和在水平上邻近于第二连接区CTR2的第一连接区CTR1。可在最顶部的第一牺牲层HL1上形成蚀刻停止层ESL。蚀刻停止层ESL可仅在需要时被形成，并且在一些实施例中，可将其省略。
参照图21，在单元阵列区CAR上形成穿透下堆叠结构SS1并暴露出衬底100的下沟道孔CHL。可形成填充下沟道孔CHL的牺牲绝缘图案SIP。
另外，可形成穿透第二连接区CTR2的下堆叠结构SS1的第二下伪孔DHL2。可形成穿透第一连接区CTR1的下堆叠结构SS1的第一下伪孔DHL1。第二下伪孔DHL2和第二下伪孔DHL1的直径可随着与衬底100相距的距离减小而逐渐减小。
在一个实施例中，可同时执行用于形成下沟道孔CHL的操作、用于形成第二下伪孔DHL2的操作和用于形成第一下伪孔DHL1的操作。在一些实施例中，可分开执行用于形成下沟道孔CHL的操作、用于形成第二下伪孔DHL2的操作和用于形成第一下伪孔DHL1的操作。在一些实施例中，可分开执行用于形成下伪孔DHL2的操作和用于形成第一下伪孔DHL1的操作。
参照图22，可通过在下堆叠结构SS1上垂直且交替地堆叠绝缘层IL和第二牺牲层HL2来形成上堆叠结构SS2。绝缘层IL和第二牺牲层HL2可被称作上模制层。下堆叠结构SS1和上堆叠结构SS2可构成堆叠结构ST。
可在单元阵列区CAR上形成上沟道孔CHU，以穿透上堆叠结构SS2并暴露出牺牲绝缘图案SIP。上沟道孔CHU的直径可随着与衬底100相距的距离减小而逐渐减小。上沟道孔CHU可被形成为与下沟道孔CHL垂直重叠。
用于形成上沟道孔CHU的操作可与上述用于形成下沟道孔CHL的操作相同。在形成上沟道孔CHU期间，可选择性地移除通过上沟道孔CHU暴露出的牺牲绝缘图案SIP。因此，下沟道孔CHL和上沟道孔CHU彼此连通，并且构成一个沟道孔(例如，图19中的沟道孔CH)。
由于在不同的操作中形成下沟道孔CHL和上沟道孔CHU，因此沟道孔CH的直径可非连续地改变。例如，沟道孔CH在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区的直径可非连续地(突然地)增大。沟道孔CH的侧壁可具有非连续轮廓(即，台阶状轮廓)。
参照图23，可在连接区CTR上的堆叠结构ST中形成台阶结构。可通过重复执行以下操作来形成台阶结构：用于在堆叠结构ST上形成掩模图案的操作、用于通过使用掩模图案作为蚀刻掩模来蚀刻堆叠结构ST的一部分的操作以及用于减小掩模图案的尺寸的剪裁操作。
用于蚀刻堆叠结构ST的一部分的操作可包括蚀刻通过掩模图案暴露出的多个牺牲层HL1和HL2。剪裁操作可为用于通过将掩模图案的侧壁水平地移动特定距离来减小掩模图案的面积的操作。
参照图24，可在衬底100的顶表面上形成覆盖堆叠结构ST的埋置绝缘层110。可形成穿透第二连接区CTR2的上堆叠结构SS2和埋置绝缘层110的第二上伪孔DHU2。
第二上伪孔DHU2的直径可随着与衬底100相距的距离减小而逐渐减小。第二上伪孔DHU2的形成可与上述沟道孔CH的形成基本相似。
在一些实施例中，由于第二上伪孔DHU2和第二下伪孔DHL2通过不同的操作被形成，因此第二上伪孔DHU2和第二下伪孔DHL2的直径可非连续地改变。
例如，第二上伪孔DHU2和第二下伪孔DHL2在下堆叠结构SS1与上堆叠结构SS2之间的交界区或边界区的直径可非连续地(突然地)增大。第二上伪孔DHU2和第二下伪孔DHL2的内侧壁可具有非连续轮廓(即，台阶状轮廓)。
参照图25，可在沟道孔CH中形成垂直结构VS。可在第二下伪孔DHL2和第二上伪孔DH2中形成伪结构DS。伪结构DS可包括下伪结构DSL和上伪结构DSU。
第二下伪结构DSL2和第二上伪结构DSU2可分别形成在第二下伪孔DHL2和第二上伪孔DHL2中。第一下伪结构DSL1可形成在第一下伪孔DHL1中。在当前实施例中，垂直结构VS和伪结构DS可同时形成。
参照图26，可在埋置绝缘层110上形成第一层间绝缘层120。可通过将堆叠结构ST图案化来形成水平上彼此分离的堆叠结构ST。堆叠结构ST可在第二方向(Y-方向)上排列，同时在第一方向(X-方向)上延伸。
可在彼此邻近的堆叠结构ST之间限定沟槽TR。沟槽TR可暴露出衬底100的一些部分。沟槽TR可沿着堆叠结构ST在第一方向(X-方向)上延伸。
返回参照图18和图19，第一牺牲层HL1和第二牺牲层HL2可由电极EL替代。详细地说，选择性地移除通过沟槽TR暴露出的第一牺牲层HL1和第二牺牲层HL2，并且可在移除了第一牺牲层HL1和第二牺牲层HL2的空间中形成电极EL。
在一些实施例中，可在图23的制造处理之后执行用于将第一牺牲层HL1和第二牺牲层HL2替换为电极EL的操作。例如，如图23所示，可选择性地移除通过下沟道孔CHL、上沟道孔CHU和第二下伪孔DHL2暴露出的第一牺牲层HL1和第二牺牲层HL2，并且可在移除了第一牺牲层HL1和第二牺牲层HL2的空间中形成电极EL。
可通过将衬底100的通过沟槽TR暴露出部分掺杂来形成共源极区CSR。可形成依次填充沟槽TR的绝缘间隔件SP和共源极插塞CSP。共源极插塞CSP可连接至共源极区CSR。
可在第一层间绝缘层120上形成第二层间绝缘层130。可形成穿透第一层间绝缘层120和第二层间绝缘层130并且连接至垂直结构VS的位线接触插塞BPLG。可形成穿透第一层间绝缘层120、第二层间绝缘层130，穿透埋置绝缘层110并且连接至电极EL的接触插塞CP。
可在第二层间绝缘层130上形成电连接至位线接触插塞BPLG的位线BL和电连接至接触插塞CP的第一电路线CL1和第二电路线CL2。
在根据本发明构思的制造3维半导体存储装置的示例方法中，在形成下沟道孔CHL期间，在第二连接区CTR2和第一连接区CTR1中形成第二下伪孔DHL2和第一下伪孔DHL1。另外，在制造根据本发明构思的3维半导体存储装置的示例方法中，在形成上堆叠结构SS2之后，在第二连接区CTR2中形成第二上伪孔DHU2，并且在第一连接区CTR1中形成埋置绝缘层110。
通过该制造工艺，形成在第二连接区CTR2和第一连接区CTR1中的伪孔DH可具有各种表面图案形状，并且通过在第一连接区CTR1上形成掩埋的绝缘层110，可提高3维半导体存储装置20的自由度。
图27是用于解释根据示例实施例的制造3维半导体存储装置的顺序的概念图。
详细地说，图27可包括制造以上参照图17至图26描述的3维半导体存储装置的顺序。在图27的描述中，与图17至图26中的标号相同的标号指示相同元件。另外，在图27的描述中，与图16中的标号相同的标号指示相同的元件。
首先，在单元阵列区CAR和连接区CTR上形成下模制层以形成下堆叠结构SS1(操作S1)。下模制层可为堆叠有上述绝缘层IL和第一牺牲层HL1的结构。
接着，执行用于形成穿透单元阵列区CAR的下堆叠结构SS1的下沟道孔CHL的操作(操作S2)。接着，执行用于形成穿透第一连接区CTR1和第二连接区CTR2的下堆叠结构SS1的第一下伪孔DHL1和第二下伪孔DHL2的操作(操作S3)。可同时执行用于形成下沟道孔CHL的操作S2和用于形成第一下伪孔DHL1和第二下伪孔DHL2的操作S3。
接着，执行用于在单元阵列区CAR和连接区CTR上形成上模制层以形成上堆叠结构SS2的操作(操作S4)。上模制层可为堆叠有上述绝缘层IL和第二牺牲层HL2的结构。接着，执行用于形成穿透单元阵列区CAR的上堆叠结构SS2上沟道孔CHU的操作(操作S5)。
接着，执行用于通过将连接区CTR中的下堆叠结构SS1的一侧和连接区CTR中的上堆叠结构SS2的一侧图案化来形成台阶结构的操作(操作S6)。在一些实施例中，可执行用于将包括在下模制层和上模制层中的第一牺牲层HL1和第二牺牲层HL2替换为电极EL的操作。
接着，执行用于形成覆盖单元阵列区CAR和连接区CTR的上堆叠结构SS2和下堆叠结构SS1的埋置绝缘层110的操作(操作S7)。接着，执行用于形成穿透第二连接区CTR2的上堆叠结构SS2的第二上伪孔DHU2的操作(操作S8)。
虽然已经参照本发明构思具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可做出各种形式和细节上的改变。

Claims (20)

1.一种3维半导体存储装置，包括：
衬底，其包括单元阵列区和连接区；
堆叠结构，其包括交替且垂直地堆叠在衬底上的绝缘层和电极，并且包括位于所述连接区中的台阶结构，并且包括依次堆叠在衬底上的下堆叠结构和上堆叠结构；
垂直结构，其位于穿透所述单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及
伪结构，其位于穿透所述连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中，
其中，所述连接区包括位于所述单元阵列区的一侧的第二连接区和位于所述第二连接区的一侧的第一连接区，并且所述第二连接区位于所述第一连接区与所述单元阵列区之间，并且
其中，所述伪孔包括所述第一连接区中的第一伪孔和所述第二连接区中的第二伪孔，并且所述第一伪孔的表面图案形状与所述第二伪孔的表面图案形状不同。
2.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透下堆叠结构的第一下伪孔和穿透绝缘层的第一上伪孔，
其中，所述第一下伪孔的表面图案形状与所述第一上伪孔的表面图案形状不同，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且
其中，所述第二下伪孔的表面图案形状与所述第二上伪孔的表面图案形状不同。
3.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
4.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔，并且所述第一伪孔包括穿透绝缘层的第一上伪孔，并且
其中，穿透第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透第一连接区中的绝缘层的第一上伪孔的表面图案形状不同。
5.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透上堆叠结构的第二上伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
6.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透下堆叠结构的第一下伪孔和穿透绝缘层的第一上伪孔，并且
其中，穿透所述第一连接区中的绝缘层的第一上伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
7.根据权利要求1所述的3维半导体存储装置，
其中，所述第一伪孔包括穿透绝缘层的第一上伪孔，并且所述第二伪孔包括穿透上堆叠结构的第二上伪孔，并且
其中，穿透所述第一连接区中的绝缘层的第一上伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
8.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔和穿透上堆叠结构的第二上伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状和穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状与穿透所述第二连接区的上堆叠结构的第二上伪孔的表面图案形状不同。
9.根据权利要求8所述的3维半导体存储装置，
其中，所述沟道孔包括穿透上堆叠结构的上沟道孔和穿透下堆叠结构的下沟道孔，并且
其中，所述上沟道孔的表面图案形状与所述下沟道孔的表面图案形状不同。
10.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透下堆叠结构的第二下伪孔，并且所述第一伪孔包括穿透下堆叠结构的第一下伪孔，并且
其中，穿透所述第二连接区的下堆叠结构的第二下伪孔的表面图案形状与穿透所述第一连接区中的下堆叠结构的第一下伪孔的表面图案形状不同。
11.根据权利要求1所述的3维半导体存储装置，
其中，所述第二伪孔包括穿透所述第二连接区中的下堆叠结构的第二下伪孔和穿透所述第二连接区中的上堆叠结构的第二上伪孔，
其中，所述第一伪孔包括所述第一连接区中的穿透下堆叠结构的第一下伪孔，并且
其中，绝缘层覆盖第一连接区中的下堆叠结构和所述第一下伪孔。
12.根据权利要求1所述的3维半导体存储装置，
其中，所述第二连接区包括电连接至上堆叠结构的电极的第二电路线被布置在所述单元阵列区的一侧上的区，并且
其中，所述第一连接区包括电连接至下堆叠结构的电极的第一电路线被布置在所述第二连接区的一侧上的区。
13.一种3维半导体存储装置，包括：
衬底，其包括单元阵列区和连接区；
堆叠结构，其包括交替且垂直地堆叠在所述衬底上的绝缘层和电极，并且包括位于所述连接区中的台阶结构，并且包括依次堆叠在所述衬底上的下堆叠结构和上堆叠结构；
垂直结构，其穿透所述单元阵列区上的下堆叠结构和上堆叠结构；以及
伪结构，其穿透所述连接区上的下堆叠结构和上堆叠结构中的至少一个，
其中，所述连接区包括位于所述单元阵列区的一侧的第二连接区和位于所述第二连接区的一侧的第一连接区，所述第二连接区位于所述第一连接区与所述单元阵列区之间，
其中，所述伪结构包括第一伪结构和第二伪结构，
其中，所述第二伪结构包括分别穿透所述第二连接区的下堆叠结构和上堆叠结构并且彼此连接的第二下伪结构和第二上伪结构，并且所述第一伪结构包括分别穿透所述第一连接区的下堆叠结构和绝缘层并且彼此连接的第一下伪结构和第一上伪结构，并且
其中，所述第二伪结构包括所述第二下伪结构和所述第二上伪结构的直径在所述第二下伪结构与所述第二上伪结构的边界区非连续地变化的非连续部分。
14.根据权利要求13所述的3维半导体存储装置，其中，所述第一上伪结构和所述第一下伪结构包括直径逐渐且连续增大的连续部分。
15.根据权利要求13所述的3维半导体存储装置，其中，所述第一上伪结构和所述第一下伪结构构成同一主体。
16.根据权利要求13所述的3维半导体存储装置，
其中，所述垂直结构中的每个垂直结构包括分别穿透下堆叠结构和上堆叠结构并且彼此连接的下垂直结构和上垂直结构，并且
其中，所述垂直结构包括所述下垂直结构和所述上垂直结构的直径在所述上垂直结构与所述下垂直结构的边界区处非连续地变化的非连续部分。
17.根据权利要求13所述的3维半导体存储装置，其中，所述第二下伪结构和所述第二上伪结构形成在分别穿透所述第二连接区的下堆叠结构和上堆叠结构的第二下伪孔和第二上伪孔中，并且
其中，所述第一下伪结构和所述第一上伪结构形成在分别穿透所述第一连接区中的下堆叠结构和绝缘层的第一下伪孔和第一上伪孔中。
18.根据权利要求13所述的3维半导体存储装置，其中，在所述第二连接区中的下堆叠结构的最顶部上形成有蚀刻停止层，并且
其中，在所述第一连接区中的下堆叠结构的最顶部上未形成有蚀刻停止层。
19.一种3维半导体存储装置，包括：
衬底，其包括单元阵列区和连接区；
堆叠结构，其包括交替且垂直地堆叠在所述衬底上的绝缘层和电极，并且包括位于所述连接区中的台阶结构，并且包括依次堆叠在所述衬底上的下堆叠结构和上堆叠结构；
垂直结构，其穿透所述单元阵列区上的下堆叠结构和上堆叠结构；以及
伪结构，其穿透所述连接区上的下堆叠结构和上堆叠结构中的至少一个，
其中，所述连接区包括位于所述单元阵列区的一侧的第二连接区和位于所述第二连接区的一侧的第一连接区，所述第二连接区在所述第一连接区与所述单元阵列区之间，
其中，所述伪结构包括第一伪结构和第二伪结构，
其中，所述第二伪结构包括分别穿透所述第二连接区的下堆叠结构和上堆叠结构并且彼此连接的第二下伪结构和第二上伪结构，并且所述第一伪结构包括穿透第一连接区的下堆叠结构的第一下伪结构，
其中，所述第二伪结构包括所述第二下伪结构和所述第二上伪结构的直径在所述第二下伪结构和所述第二上伪结构的边界区处非连续地变化的非连续部分，并且
其中，在所述第一连接区中形成有覆盖下堆叠结构的绝缘层。
20.根据权利要求19所述的3维半导体存储装置，
其中，所述垂直结构的每个垂直结构包括分别穿透下堆叠结构和上堆叠结构并且彼此连接的下垂直结构和上垂直结构，并且
其中，所述垂直结构包括所述下竖直结构和所述上竖直结构的直径在所述上竖直结构和所述下竖直结构的边界区处非连续地变化的非连续部分。
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