CN112652631A - 非易失性存储器装置 - Google Patents

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宋昇珉
申载勋
申重植
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Abstract

提供了一种非易失性存储器装置。所述非易失性存储器装置包括：基底；第一模制结构，设置在基底上并且包括多个第一栅电极；第二模制结构，设置在第一模制结构上并且包括多个第二栅电极；以及多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉，其中，第一模制结构包括彼此间隔开的第一堆叠件和第二堆叠件，并且第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的第一连接部。

Description

非易失性存储器装置
本申请要求于2019年10月11日提交的韩国专利申请第10-2019-0125849号的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种非易失性存储器装置和一种制造该非易失性存储器装置的方法，更具体地，涉及一种包括字线切割区的非易失性存储器装置和一种制造该非易失性存储器装置的方法。
背景技术
半导体存储器装置大体上分为易失性存储器装置或非易失性存储器装置。
为了满足消费者对改善的性能和/或更便宜的价格的需求，非易失性存储器装置的集成密度已经增大。二维(2D)或平面存储器装置的集成密度由每个单位存储器单元占据的面积确定。近来，已经开发了其中单位存储器单元垂直布置的三维(3D)存储器装置。
发明内容
本公开的实施例提供了一种具有改善的产品可靠性的非易失性存储器装置。
本公开的实施例提供了一种制造具有改善的产品可靠性的非易失性存储器装置的方法。
然而，本公开的实施例不限于在这里所阐述的实施例。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的实施例，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：基底；第一模制结构，位于基底上并且包括多个第一栅电极；第二模制结构，位于第一模制结构上并且包括多个第二栅电极；以及多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉，其中，第一模制结构包括彼此间隔开的第一堆叠件和第二堆叠件，并且第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的第一连接部。
根据本公开的前述和其他实施例，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：基底；第一模制结构，位于基底上并且包括多个第一栅电极；第二模制结构，位于第一模制结构上并且包括多个第二栅电极；多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉；以及位线，在第一方向上延伸，位线连接到所述多个沟道结构，其中，第一模制结构包括第一块沟槽，第一块沟槽在与第一方向交叉的第二方向上延伸，以完全切割第一模制结构，第二模制结构包括暴露第一块沟槽的一部分的多个第二块沟槽，并且所述多个第二块沟槽彼此间隔开并且在第二方向上布置。
根据本公开的实施例，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：基底；第一模制结构，位于基底上并且包括多个第一栅电极；第二模制结构，位于第一模制结构上并且包括多个第二栅电极；多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉；位线，在第一方向上延伸，位线连接到所述多个沟道结构；第一字线沟槽，在与第一方向交叉的第二方向上延伸，第一字线沟槽切割所述多个第一栅电极和所述多个第二栅电极；第二字线沟槽，在第二方向上延伸，第二字线沟槽切割所述多个第一栅电极和所述多个第二栅电极；以及第一块沟槽，在第一字线沟槽与第二字线沟槽之间在第二方向上延伸，第一块沟槽切割所述多个第一栅电极，其中，第一模制结构包括通过第一块沟槽分开的第一堆叠件和第二堆叠件，并且第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的多个第一连接部。
其他特征和实施例可以通过附随的具体实施例、附图和权利要求而是明显的。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他实施例和特征将变得更加明显。
图1是根据本公开的一些实施例的非易失性存储器装置的电路图。
图2是根据本公开的一些实施例的非易失性存储器装置的布局图。
图3是沿着图2的线A-A截取的剖视图。
图4是示出图3的部分R1的放大剖视图。
图5是沿着图2的线B-B截取的剖视图。
图6是沿着图2的线C-C截取的剖视图。
图7是沿着图2的线D-D截取的剖视图。
图8是示出图2至图7的第一模制结构MS1和第二模制结构MS2的局部分解透视图。
图9是根据本公开的一些实施例的非易失性存储器装置的布局图。
图10是沿着图9的线E-E截取的剖视图。
图11是图9的非易失性存储器装置的局部分解透视图。
图12是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。
图13是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。
图14是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。
图15是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。
图16是根据本公开的一些实施例的非易失性存储器装置的剖视图。
图17是示出图16的部分R2的放大剖视图。
图18至图26示出了根据本公开的一些实施例的制造非易失性存储器装置的方法的步骤。
图27至图30示出了根据本公开的一些实施例的制造非易失性存储器装置的方法的步骤。
具体实施方式
在下文中将参照图1至图17描述根据本公开的一些实施例的非易失性存储器装置。
图1是根据本公开的一些实施例的非易失性存储器装置的电路图。
根据本公开的一些实施例的非易失性存储器装置的存储器单元阵列可以包括共源极线CSL、多条位线BL和/或多个单元串CSTR。
位线BL可以二维地布置。例如，位线BL可以彼此间隔开并且可以在第一方向X上延伸。多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以共同连接到共源极线CSL。也就是说，单元串CSTR可以设置在共源极线CSL与位线BL之间。
在一些实施例中，共源极线CSL可以二维地布置。例如，共源极线CSL可以彼此间隔开并且可以在第二方向Y上延伸。相同的电压可以被施加到共源极线CSL，或者不同的电压可以被施加到共源极线CSL，使得共源极线CSL可以被单独地控制。
单元串CSTR中的每个可以包括地选择晶体管GST、串选择晶体管SST和多个存储器单元晶体管MCT，地选择晶体管GST连接到共源极线CSL中的一条，串选择晶体管SST连接到位线BL中的一条，多个存储器单元晶体管MCT设置在地选择晶体管GST与串选择晶体管SST之间。存储器单元晶体管MCT中的每个可以包括数据存储元件。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可以串联连接。
共源极线CSL可以共同连接到地选择晶体管GST的源极。此外，地选择线GSL、多条字线(WL11至WL1n和WL21至WL2n)和串选择线SSL可以设置在共源极线CSL与位线BL之间。地选择线GSL可以用作地选择晶体管GST的栅电极，并且字线(WL11至WL1n和WL21至WL2n)可以用作存储器单元晶体管MCT的栅电极，并且串选择线SSL可以用作串选择晶体管SST的栅电极。
图2是根据本公开的一些实施例的非易失性存储器装置的布局图。图3是沿着图2的线A-A截取的剖视图。图4是示出图3的部分R1的放大剖视图。图5是沿着图2的线B-B截取的剖视图。图6是沿着图2的线C-C截取的剖视图。图7是沿着图2的线D-D截取的剖视图。为了方便，在图2中未示出位线BL。
参照图2至图7，根据本公开的一些实施例的非易失性存储器装置包括基底100、第一模制结构MS1、第二模制结构MS2、多个沟道结构CS和/或多条位线BL。
基底100可以包括诸如以硅基底、锗基底或硅锗基底为例的半导体基底，或者可以包括绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
基底100可以包括单元阵列区CAR和接触区CTR。
包括多个存储器单元的存储器单元阵列可以被形成在单元阵列区CAR中。存储器单元阵列可以包括多个存储器单元、电连接到多个存储器单元的多条字线以及电连接到多个存储器单元的位线BL。例如，在单元阵列区CAR中，可以形成第一模制结构MS1、第二模制结构MS2、沟道结构CS和位线BL。
接触区CTR可以设置在单元阵列区CAR附近。多个栅电极(GSL、WL11至WL1n、WL21至WL2n和SSL)可以以阶梯状的方式堆叠。此外，连接到栅电极(GSL、WL11至WL1n、WL21至WL2n和SSL)的存储器单元接触件(未示出)可以形成在接触区CTR中。例如，存储器单元接触件可以形成为通过第一层间绝缘膜140和第二层间绝缘膜165连接到栅电极(GSL、WL11至WL1n、WL21至WL2n和SSL)。
第一模制结构MS1可以形成在基底100上。第一模制结构MS1可以包括多个第一栅电极(GSL和WL11至WL1n)和多个第一绝缘图案110，并且第一栅电极(GSL和WL11至WL1n)和第一绝缘图案110交替地堆叠在基底100上。例如，第一栅电极(GSL和WL11至WL1n)和第一绝缘图案110可以呈在第一方向X和第二方向Y上延伸的层的形状。第一栅电极(GSL和WL11至WL1n)和第一绝缘图案110可以在与基底100的顶表面交叉(即，垂直于基底100的顶表面)的第三方向Z上交替地堆叠。
在一些实施例中，第一栅电极(GSL和WL11至WL1n)可以包括地选择线GSL和多条第一字线WL11至WL1n，并且地选择线GSL和第一字线WL11至WL1n顺序地堆叠在基底100上。在一些实施例中，地选择线GSL可以是第一栅电极(GSL和WL11至WL1n)之中的最下面的栅电极。
第二模制结构MS2可以形成在第一模制结构MS1上。第二模制结构MS2可以包括多个第二栅电极(WL21至WL2n和SSL)和多个第二绝缘图案112，并且第二栅电极(WL21至WL2n和SSL)和第二绝缘图案112交替地堆叠在第一模制结构MS1上。例如，第二栅电极(WL21至WL2n和SSL)和第二绝缘图案112可以呈在第一方向X和第二方向Y上延伸的层的形状。第二栅电极(WL21至WL2n和SSL)和第二绝缘图案112可以在第三方向Z上交替地堆叠。
在一些实施例中，第二栅电极(WL21至WL2n和SSL)可以包括多条第二字线WL21至WL2n和串选择线SSL，并且第二字线WL21至WL2n和串选择线SSL顺序地堆叠在第一模制结构MS1上。在一些实施例中，串选择线SSL可以是第二栅电极(WL21至WL2n和SSL)之中的最上面的栅电极。
第一栅电极(GSL和WL11至WL1n)和第二栅电极(WL21至WL2n和SSL)可以包括导电材料。例如，第一栅电极(GSL和WL11至WL1n)和第二栅电极(WL21至WL2n和SSL)可以包括诸如钨(W)、钴(Co)或镍(Ni)的金属或诸如硅的半导体材料，但是本公开不限于此。
第一绝缘图案110和第二绝缘图案112可以包括绝缘材料。例如，第一绝缘图案110和第二绝缘图案112可以包括氧化硅，但是本公开不限于此。
沟道结构CS可以穿透第一模制结构MS1和第二模制结构MS2。沟道结构CS可以在与栅电极(GSL、WL11至WL1n、WL21至WL2n和SSL)交叉的方向上延伸。例如，沟道结构CS可以呈在第三方向Z上延伸的柱状。沟道结构CS中的每个可以包括半导体图案130和信息存储膜132。
半导体图案130可以穿透第一模制结构MS1和第二模制结构MS2。例如，半导体图案130可以在第三方向Z上延伸。半导体图案130被示出为呈杯状，但是本公开不限于此。例如，半导体图案130可以是诸如圆柱形形状，矩形形状或非中空柱形形状的各种形状。
半导体图案130可以包括半导体材料，诸如以单晶硅、多晶硅、有机半导体材料或碳纳米结构为例，但是本公开不限于此。
信息存储膜132可以置于半导体图案130与栅电极(GSL、WL11至WL1n、WL21至WL2n和SSL)之间。例如，信息存储膜132可以沿半导体图案130的侧面延伸。
信息存储膜132可以包括例如氧化硅、氮化硅、氮氧化硅和其介电常数大于氧化硅的高k材料中的至少一种。高k材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合中的至少一种。
在一些实施例中，信息存储膜132可以包括多个膜。例如，如图4中所示，信息存储膜132可以包括顺序地堆叠在半导体图案130上的隧道绝缘膜132a、电荷存储膜132b和阻挡绝缘膜132c。
隧道绝缘膜132a可以包括例如氧化硅和其介电常数大于氧化硅的高k材料(诸如氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储膜132b可以包括例如氮化硅。阻挡绝缘膜132c可以包括例如氧化硅和其介电常数大于氧化硅的高k材料(诸如氧化铝(Al2O3)或氧化铪(HfO2))。
在一些实施例中，沟道结构CS中的每个还可以包括第一填充图案134。第一填充图案134可以形成为填充呈杯状的半导体图案130的内部。例如，半导体图案130可以沿第一填充图案134的侧面和底表面延伸。第一填充图案134可以包括例如氧化硅，但是本公开不限于此。
在一些实施例中，沟道结构CS中的每个还可以包括沟道垫(pad，或称为焊盘或焊垫)136。沟道垫136可以形成为连接到半导体图案130的上部。例如，沟道垫136可以形成在第一层间绝缘膜140中，第一层间绝缘膜140形成在第一模制结构MS1和第二模制结构MS2上。
图3示出了沟道垫136形成在半导体图案130的顶表面上，但是本公开不限于此。可选地，半导体图案130的上部可以形成为沿沟道垫136的侧面延伸。沟道垫136可以包括例如掺杂有杂质的多晶硅，但是本公开不限于此。
在一些实施例中，沟道结构CS可以以Z字形方式布置。例如，如图2中所示，沟道结构CS可以在第一方向X和第二方向Y上以交错的方式布置。因为沟道结构CS以Z字形方式布置，所以可以进一步提高根据本公开的一些实施例的非易失性存储器装置的集成密度。
在一些实施例中，由于用于形成沟道结构CS的蚀刻的特性，穿透第一模制结构MS1的沟道结构CS的宽度可以靠近基底100的顶表面而减小。此外，由于用于形成沟道结构CS的蚀刻的特性，穿透第二模制结构MS2的沟道结构CS的宽度可以靠近基底100的顶表面而减小。
在一些实施例中，因为用于穿透第一模制结构MS1的蚀刻和用于穿透第二模制结构MS2的蚀刻是分开执行的，所以沟道结构CS的穿透第一模制结构MS1的最上表面的部分的宽度可以大于沟道结构CS的穿透第二模制结构MS2的最下表面的部分的宽度。
可选地，在一些实施例中，沟道结构CS的宽度可以从第二模制结构MS2的最上表面到第一模制结构MS1的最下表面逐渐减小。例如，可以同时执行用于穿透第一模制结构MS1的蚀刻和用于穿透第二模制结构MS2的蚀刻。
位线BL可以彼此间隔开，并且可以彼此平行延伸。例如，位线BL可以在第一方向X上延伸。在一些实施例中，位线BL可以形成在第二模制结构MS2上。
位线BL可以连接到沟道结构CS。例如，如图3和图5中所示，位线BL可以经由位线接触件170连接到沟道结构CS。位线接触件170可以通过例如第二层间绝缘膜165电连接位线BL和沟道结构CS。
第一模制结构MS1和第二模制结构MS2可以被第一字线沟槽WLC1和第二字线沟槽WLC2切割。第一字线沟槽WLC1和第二字线沟槽WLC2可以在与位线BL交叉的方向上延伸。例如，第一字线沟槽WLC1可以在第二方向Y上延伸以切割第一模制结构MS1和第二模制结构MS2，第二字线沟槽WLC2可以在第一方向X上与第一字线沟槽WLC1间隔开并且可以在第二方向Y上延伸以切割第一模制结构MS1和第二模制结构MS2。
因此，第一栅电极(GSL和WL11至WL1n)和第二栅电极(WL21至WL2n和SSL)可以被第一字线沟槽WLC1和第二字线沟槽WLC2切割。
第一模制结构MS1和第二模制结构MS2的被第一字线沟槽WLC1和第二字线沟槽WLC2切割的部分可以形成单个块区域BLK。例如，如图2中所示，块区域BLK可以限定在第一字线沟槽WLC1与第二字线沟槽WLC2之间。
在一些实施例中，第一字线沟槽WLC1可以完全切割第一模制结构MS1和第二模制结构MS2，并且第二字线沟槽WLC2可以完全切割第一模制结构MS1和第二模制结构MS2。
在一些实施例中，如图2中所示，第一字线沟槽WLC1和第二字线沟槽WLC2可以形成在单元阵列区CAR和接触区CTR中并横跨单元阵列区CAR和接触区CTR。
在一些实施例中，如图3和图5中所示，由于用于形成第一字线沟槽WLC1和第二字线沟槽WLC2的蚀刻的特性，第一字线沟槽WLC1和第二字线沟槽WLC2的切割第一模制结构MS1的部分的宽度可以靠近基底100的顶表面而减小，并且第一字线沟槽WLC1和第二字线沟槽WLC2的切割第二模制结构MS2的部分的宽度可以靠近基底100的顶表面而减小。
在一些实施例中，因为用于切割第一模制结构MS1的蚀刻与用于切割第二模制结构MS2的蚀刻是分开执行的，所以第一字线沟槽WLC1和第二字线沟槽WLC2的切割第一模制结构MS1的最上表面的部分的宽度可以大于第一字线沟槽WLC1和第二字线沟槽WLC2的切割第二模制结构MS2的最下表面的部分的宽度。
第一模制结构MS1还可以被第一块沟槽BC11和第二块沟槽BC12切割。第一块沟槽BC11和第二块沟槽BC12可以置于第一字线沟槽WLC1与第二字线沟槽WLC2之间。也就是说，第一块沟槽BC11和第二块沟槽BC12可以在块区域BLK中切割第一模制结构MS1。
第一块沟槽BC11和第二块沟槽BC12可以在块区域BLK中限定多个块(I、II和III)。例如，如图2中所示，第一块沟槽BC11可以限定第一块I和第二块II，并且第二块沟槽BC12可以限定第二块II和第三块III。
在一些实施例中，第一块沟槽BC11和第二块沟槽BC12可以形成在单元阵列区CAR和接触区CTR中并横跨单元阵列区CAR和接触区CTR。
在一些实施例中，如图3和图5中所示，由于用于形成第一块沟槽BC11和第二块沟槽BC12的蚀刻的特性，第一块沟槽BC11和第二块沟槽BC12的宽度可以靠近基底100的顶表面而减小。
可选地，在一些实施例中，第一块沟槽BC11和第二块沟槽BC12可以完全切割第一模制结构MS1，稍后将参照图8对此进行详细描述。
第二模制结构MS2还可以被第三块沟槽BC21和第四块沟槽BC22切割。第三块沟槽BC21和第四块沟槽BC22可以置于第一字线沟槽WLC1与第二字线沟槽WLC2之间。也就是说，第三块沟槽BC21和第四块沟槽BC22可以在块区域BLK中切割第二模制结构MS2。
在一些实施例中，如图2中所示，第三块沟槽BC21和第四块沟槽BC22可以形成在单元阵列区CAR和接触区CTR中并横跨单元阵列区CAR和接触区CTR。
在一些实施例中，如图3和图5中所示，由于用于形成第三块沟槽BC21和第四块沟槽BC22的蚀刻的特性，第三块沟槽BC21和第四块沟槽BC22的宽度可以靠近基底100的顶表面而减小。
在一些实施例中，因为用于切割第一模制结构MS1的蚀刻与用于切割第二模制结构MS2的蚀刻是分开执行的，所以第一块沟槽BC11和第二块沟槽BC12的最上部分的宽度可以大于第三块沟槽BC21和第四块沟槽BC22的最下部分的宽度。
在一些实施例中，第三块沟槽BC21和第四块沟槽BC22可以仅部分地切割第二模制结构MS2，稍后将参照图8对此进行详细描述。
在一些实施例中，间隔件154和第二填充图案152可以形成在第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11、第二块沟槽BC12、第三块沟槽BC21和第四块沟槽BC22中。
间隔件154可以沿第一字线沟槽WLC1和第二字线沟槽WLC2的轮廓以及第一块沟槽BC11、第二块沟槽BC12、第三块沟槽BC21和第四块沟槽BC22的轮廓延伸。第二填充图案152可以形成为填充第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11、第二块沟槽BC12、第三块沟槽BC21和第四块沟槽BC22的保持未被间隔件154填充的部分。
在一些实施例中，填充第一字线沟槽WLC1和第二字线沟槽WLC2的第二填充图案152可以设置为根据本公开的一些实施例的非易失性存储器装置的共源极线(图1的CSL)。例如，第二填充图案152可以包括导电材料。填充第一字线沟槽WLC1和第二字线沟槽WLC2的第二填充图案152可以穿过第一模制结构MS1和第二模制结构MS2连接到基底100。
在一些实施例中，第二填充图案152可以连接到基底100中的杂质区105。杂质区105可以在例如第二方向Y上延伸。
间隔件154可以包括绝缘材料。因此，第二填充图案152可以与第一栅电极(GSL和WL11至WL1n)和第二栅电极(WL21至WL2n和SSL)电分离。
在一些实施例中，填充第一块沟槽BC11、第二块沟槽BC12、第三块沟槽BC21和第四块沟槽BC22的第二填充图案152可以不连接到基底100。例如，如图3和图5中所示，间隔件154可以沿第一块沟槽BC11和第二块沟槽BC12的底部延伸。
然而，本公开不限于此。可选地，可以在第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11、第二块沟槽BC12、第三块沟槽BC21和第四块沟槽BC22中仅形成绝缘材料。
在一些实施例中，第二模制结构MS2还可以包括第一切割线CL1和第二切割线CL2。第一切割线CL1和第二切割线CL2可以置于第一字线沟槽WLC1与第二字线沟槽WLC2之间。
第一切割线CL1和第二切割线CL2可以切割串选择线SSL。例如，如图3中所示，第一切割线CL1可以在第二方向Y上延伸以切割串选择线SSL。第二切割线CL2可以在第一方向X上与第一切割线CL1间隔开，并且可以在第二方向Y上延伸以切割串选择线SSL。
在一些实施例中，如图2中所示，第一切割线CL1可以置于第一块I与第二块II之间，并且第二切割线CL2可以置于第二块II与第三块III之间。因此，可以通过串选择线SSL的被第一切割线CL1切割的部分来选择性地选择和控制第一块I中的沟道结构CS和第二块II中的沟道结构CS。类似地，可以通过串选择线SSL的被第二切割线CL2切割的部分来选择性地选择和控制第二块II中的沟道结构CS和第三块III中的沟道结构CS。
在下文中将参照图2至图8描述根据本公开的一些实施例的非易失性存储器装置的第一模制结构MS1和第二模制结构SM2。
图8是示出图2至图7的第一模制结构MS1和第二模制结构MS2的局部分解透视图。为了方便，图8仅示出了图2的单元阵列区CAR，并且在图8中未示出第二填充图案152和间隔件154。
参照图8，第一模制结构MS1可以包括切割第一模制结构MS1的第一块沟槽BC11和第二块沟槽BC12。
在一些实施例中，第一块沟槽BC11和第二块沟槽BC12可以完全切割第一模制结构MS1。例如，第一块沟槽BC11可以在第二方向Y上延伸以完全切割第一模制结构MS1，第二块沟槽BC12可以在第一方向X上与第一块沟槽BC11间隔开并且可以在第二方向Y上延伸以完全切割第一模制结构MS1。
因此，在第一字线沟槽WLC1与第二字线沟槽WLC2之间的第一模制结构MS1还可以包括通过第一块沟槽BC11和第二块沟槽BC12彼此间隔开的多个第一堆叠件S11、第二堆叠件S12和第三堆叠件S13。例如，第一堆叠件S11和第二堆叠件S12可以通过第一块沟槽BC11彼此分开，并且第二堆叠件S12和第三堆叠件S13可以通过第二块沟槽BC12彼此分开。
第二模制结构MS2可以包括多个第三块沟槽BC21和多个第四块沟槽BC22，并且第三块沟槽BC21和第四块沟槽BC22切割第二模制结构MS2。
在一些实施例中，第三块沟槽BC21和第四块沟槽BC22可以部分地切割第二模制结构MS2。例如，第三块沟槽BC21可以彼此间隔开并且可以在第二方向Y上布置，第四块沟槽BC22可以在第一方向X上与第三块沟槽BC21间隔开，可以彼此间隔开并且可以在第二方向Y上布置。
因此，在第一字线沟槽WLC1与第二字线沟槽WLC2之间的第二模制结构MS2可以包括通过多个第一连接部CP1和多个第二连接部CP2至少部分地连接的多个第四堆叠件S21、第五堆叠件S22和第六堆叠件S23。例如，第四堆叠件S21和第五堆叠件S22可以通过第一连接部CP1彼此连接，第五堆叠件S22和第六堆叠件S23可以通过第二连接部CP2彼此连接。
第四堆叠件S21可以堆叠在第一堆叠件S11上，第五堆叠件S22可以堆叠在第二堆叠件S12上，第六堆叠件S23可以堆叠在第三堆叠件S13上。
第一连接部CP1可以彼此间隔开并且可以在第二方向Y上布置。也就是说，第三块沟槽BC21和第一连接部CP1可以在第二方向Y上交替地布置。第二连接部CP2可以彼此间隔开并且可以在第二方向Y上布置。也就是说，第四块沟槽BC22和第二连接部CP2可以在第二方向Y上交替地布置。
因此，第一连接部CP1的底表面和第二连接部CP2的底表面可以与基底100的顶表面间隔开。在一些实施例中，第三块沟槽BC21和第一连接部CP1可以在第三方向Z上与第一块沟槽BC11叠置，第四块沟槽BC22和第二连接部CP2可以在第三方向Z上与第二块沟槽BC12叠置。
第三块沟槽BC21可以暴露第一块沟槽BC11一的部分，第四块沟槽BC22可以暴露第二块沟槽BC12的一部分。也就是说，第三块沟槽BC21可以连接到第一块沟槽BC11，第四块沟槽BC22可以连接到第二块沟槽BC12。
在一些实施例中，第一切割线CL1可以形成在第一连接部CP1中，并且第二切割线CL2可以形成在第二连接部CP2中。在一些实施例中，第一切割线CL1的宽度可以小于第三块沟槽BC21的宽度，并且第二切割线CL2的宽度可以小于第四块沟槽BC22的宽度。如这里使用的术语“宽度”表示在第一方向X上的宽度。因此，串选择线SSL的部分可以设置在第一连接部CP1和第二连接部CP2中。
随着根据本公开的一些实施例的非易失性存储器装置的集成密度增大，设置在由字线沟槽切割的每个模制结构中(例如，在块区域BLK中)的沟道结构CS的数量增加。为了单独地控制块区域BLK中相当数量的沟道结构CS，由字线沟槽切割的每个模制结构可以再次被切割成多个块(例如，第一块I、第二块II和第三块III)。
然而，随着根据本公开的一些实施例的非易失性存储器装置的高宽比(AR)增加，可能发生第一块I、第二块II和第三块III在一个方向上倒塌或倾斜的倾斜现象。为了减少或防止这种情况，块区域BLK可以被图案化为“H”形，使得可以形成支撑并连接第一块I、第二块II和第三块III的连接部。然而，这些连接部可能使模制结构的下部处的分散劣化，并且因此可能降低产品可靠性。例如，在将块区域BLK图案化为“H”形期间，蚀刻剂可能不能够均匀地注入到模制结构的与连接部间隔开的下部中以及注入到模制结构的与连接部相邻的下部中。
在根据本公开的一些实施例的非易失性存储器装置中，第一模制结构MS1可以被第一块沟槽BC11和第二块沟槽BC12完全切割。也就是说，因为在第一模制结构MS1中没有形成连接部，所以可以改善第一模制结构MS1的下部处的分散。
此外，设置在第一模制结构MS1上的第二模制结构MS2可以包括支撑并连接第一块I、第二块II和第三块III的第一连接部CP1和第二连接部CP2。因此，可以减少或防止第一块I、第二块II和第三块III的倾斜，并且可以提供具有改善的产品可靠性的非易失性存储器装置。
图9是根据本公开的一些实施例的非易失性存储器装置的布局图。图10是沿着图9的线E-E截取的剖视图。图11是图9的非易失性存储器装置的局部分解透视图。在下文中将主要集中于与图1至图8的非易失性存储器装置的差异来描述图9的非易失性存储器装置。
参照图9至图11，第一字线沟槽WLC1和第二字线沟槽WLC2可以切割第二模制结构MS2的一部分。
因此，第二模制结构MS2可以包括第七堆叠件S24，第七堆叠件S24通过多个第三连接部CP3至少部分地连接到第四堆叠件S21。此外，第二模制结构MS2可以包括第八堆叠件S25，第八堆叠件S25通过多个第四连接部CP4至少部分地连接到第六堆叠件S23。例如，第四堆叠件S21和第七堆叠件S24可以通过第三连接部CP3连接，第六堆叠件S23和第八堆叠件S25可以通过第四连接部CP4连接。
第三连接部CP3可以彼此间隔开并且可以在第二方向Y上布置。也就是说，第一字线沟槽WLC1和第三连接部CP3可以在第二方向Y上交替地布置。第四连接部CP4可以彼此间隔开并且可以在第二方向Y上布置。也就是说，第二字线沟槽WLC2和第四连接部CP4可以在第二方向Y上交替地布置。
在一些实施例中，第三连接部CP3的底表面和第四连接部CP4的底表面可以与基底100的顶表面间隔开。
在一些实施例中，第二模制结构MS2还可以包括第三切割线CL3和第四切割线CL4。第三切割线CL3和第四切割线CL4可以切割第二栅电极(WL21至WL2n和SSL)。例如，如图10中所示，第三切割线CL3和第四切割线CL4可以切割第二栅电极(WL21至WL2n和SSL)。
在一些实施例中，第三切割线CL3可以形成在第三连接部CP3中，并且第四切割线CL4可以形成在第四连接部CP4中。在一些实施例中，第三切割线CL3的宽度可以小于第一字线沟槽WLC1的宽度，第四切割线CL4的宽度可以小于第二字线沟槽WLC2的宽度。如在这里使用的术语“宽度”是指在第一方向X上的宽度。因此，第二栅电极(WL21至WL2n和SSL)的部分可以设置在第三连接部CP3和第四连接部CP4中。
图12是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。在下文中将主要集中于与图1至图8的非易失性存储器装置的差异来描述图12的非易失性存储器装置。
参照图12，根据本公开的一些实施例的非易失性存储器装置还包括第三模制结构MS3。
第三模制结构MS3可以形成在第二模制结构MS2上。第三模制结构MS3可以包括交替地堆叠在第二模制结构MS2上的多个第三栅电极(WL31至WL3n和SSL)和多个第三绝缘图案114。多个沟道结构CS可以穿透第一模制结构MS1、第二模制结构MS2和第三模制结构MS3。
在一些实施例中，第三栅电极(WL31至WL3n和SSL)可以包括多条第三字线WL31至WL3n和串选择线SSL，并且第三字线WL31至WL3n和串选择线SSL顺序地堆叠在第二模制结构MS2上。在一些实施例中，串选择线SSL可以是第三栅电极(WL31至WL3n和SSL)之中的最上面的栅电极。
在一些实施例中，第二模制结构MS2可以不包括串选择线SSL。例如，第二模制结构MS2可以包括顺序地堆叠在第一模制结构MS1上的多个第二栅电极，具体地，多条第二字线WL21至WL2n。在一些实施例中，第二模制结构MS2可以不包括第一切割线CL1和第二切割线CL2。
在一些实施例中，第一字线沟槽WLC1和第二字线沟槽WLC2可以完全切割第三模制结构MS3。
第三模制结构MS3还可以被第五块沟槽BC31和第六块沟槽BC32切割。第五块沟槽BC31和第六块沟槽BC32可以置于第一字线沟槽WLC1与第二字线沟槽WLC2之间。
在一些实施例中，第三模制结构MS3可以包括多个第五块沟槽BC31和多个第六块沟槽BC32，并且第五块沟槽BC31和第六块沟槽BC32切割第三模制结构MS3。第五块沟槽BC31和第六块沟槽BC32可以部分地切割第三模制结构MS3。
因此，在第一字线沟槽WLC1与第二字线沟槽WLC2之间的第三模制结构MS3还可以包括多个第九堆叠件S31、第十堆叠件S32和第十一堆叠件S33，多个第九堆叠件S31、第十堆叠件S32和第十一堆叠件S33通过多个第五连接部CP5和多个第六连接部CP6至少部分地连接。例如，第九堆叠件S31和第十堆叠件S32可以通过第五连接部CP5连接，并且第十堆叠件S32和第十一堆叠件S33可以通过第六连接部CP6连接。
第五连接部CP5可以在第三方向Z上与第一连接部CP1叠置，第六连接部CP6可以在第三方向Z上与第二连接部CP2叠置。然而，本公开不限于此。可选地，第五连接部CP5可以在第三方向Z上不与第一连接部CP1叠置，并且第六连接部CP6可以在第三方向Z上不与第二连接部CP2叠置。
在一些实施例中，第三模制结构MS3还可以包括第五切割线CL5和第六切割线CL6。第五切割线CL5和第六切割线CL6可以置于第一字线沟槽WLC1与第二字线沟槽WLC2之间。第五切割线CL5和第六切割线CL6可以在第二方向Y上延伸以切割串选择线SSL。
在一些实施例中，第五切割线CL5可以形成在第五连接部CP5中，并且第六切割线CL6可以形成在第六连接部CP6中。
图13是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。在下文中将主要集中于与图1至图12的非易失性存储器装置的差异来描述图13的非易失性存储器装置。
参照图13，第三块沟槽BC21和第四块沟槽BC22完全切割第二模制结构MS2。
例如，第三块沟槽BC21可以在第二方向Y上延伸以完全切割第二模制结构MS2，第四块沟槽BC22可以在第一方向X上与第三块沟槽BC21间隔开并且可以在第二方向Y上延伸以完全切割第二模制结构MS2。
因此，第四堆叠件S21和第五堆叠件S22可以通过第三块沟槽BC21彼此分开，并且第五堆叠件S22和第六堆叠件S23可以通过第四块沟槽BC22彼此分开。
图14是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。在下文中将主要集中于与图1至图12的非易失性存储器装置的差异来描述图14的非易失性存储器装置。
参照图14，第五块沟槽BC31和第六块沟槽BC32完全切割第三模制结构MS3。
例如，第五块沟槽BC31可以在第二方向Y上延伸以完全切割第三模制结构MS3，第六块沟槽BC32可以在第一方向X上与第五块沟槽BC31间隔开并且可以在第二方向Y上延伸以完全切割第三模制结构MS3。
因此，第九堆叠件S31和第十堆叠件S32可以通过第五块沟槽BC31彼此分开，并且第十堆叠件S32和第十一堆叠件S33可以通过第六块沟槽BC32彼此分开。
图15是根据本公开的一些实施例的非易失性存储器装置的局部分解透视图。在下文中将主要集中于与图1至图8的非易失性存储器装置的差异来描述图15的非易失性存储器装置。具体地，图15是沿着图2的线A-A截取的剖视图。
参照图15，根据本公开的一些实施例的非易失性存储器装置还包括基体基底10和外围电路结构PS。
基体基底10可以包括诸如以硅基底、锗基底或硅-锗基底为例的半导体基底，或者可以包括SOI基底或GOI基底。
外围电路结构PS可以形成在基体基底10上。外围电路结构PS可以形成控制每个存储器单元的操作的外围电路。例如，外围电路结构PS可以包括行解码器、列解码器、页缓冲器和控制电路。例如，如图15中所示，外围电路结构PS可以包括外围电路元件PT和布线结构PW。
在一些实施例中，外围电路元件PT可以包括晶体管。例如，外围电路元件PT可以包括外围电路栅电极12、外围电路栅极绝缘膜14、栅极间隔件16和/或源/漏区18。
在一些实施例中，外围电路元件PT可以是高压晶体管，但本公开不限于此。外围电路元件PT的示例可以包括诸如晶体管的各种有源元件和诸如电容器、电阻器或电感器的各种无源元件。
在一些实施例中，第三层间绝缘膜20可以形成在基体基底10上。第三层间绝缘膜20可以形成为覆盖基体基底10上的外围电路元件PT。第三层间绝缘膜20被示出为单层膜，但是本公开不限于此。可选地，第三层间绝缘膜20也可以是堆叠有多个绝缘膜的多层膜。第三层间绝缘膜20可以包括例如氧化硅，但是本公开不限于此。
布线结构PW可以包括外围电路布线22和外围电路接触件24。外围电路布线22和外围电路接触件24可以形成在例如第三层间绝缘膜20中。外围电路布线22可以经由外围电路接触件24连接到外围电路元件PT。
外围电路布线22可以包括例如金属(例如，铜(Cu)或铝(Al))，但是本公开不限于此。外围电路接触件24可以包括例如硅(例如，多晶硅)或金属(例如，W或Cu)，但是本公开不限于此。
图16是根据本公开的一些实施例的非易失性存储器装置的剖视图。图17是示出图16的部分R2的放大剖视图。在下文中将主要集中于与图1至图15的非易失性存储器装置的差异来描述图16和图17的非易失性存储器装置。具体地，图16是沿着图2的线A-A截取的剖视图。
参照图16和图17，根据本公开的一些实施例的非易失性存储器装置还包括源极结构200。
源极结构200可以形成在基底100上。在一些实施例中，源极结构200可以置于基底100与第一模制结构MS1之间。源极结构200可以包括导电材料。例如，源极结构200可以包括金属或掺杂有杂质的多晶硅。
在一些实施例中，沟道结构CS可以通过源极结构200连接到基底100。例如，如图17中所示，基底100可以包括基底沟槽ST。沟道结构CS的下部可以填充基底沟槽ST。在一些实施例中，沟道结构CS的信息存储膜132可以沿基底沟槽ST的侧面和底部延伸。
在一些实施例中，源极结构200可以形成为连接到沟道结构CS的半导体图案130。例如，源极结构200可以通过信息存储膜132的一部分连接到半导体图案130。
在一些实施例中，源极结构200的与半导体图案130相邻的部分可以朝向信息存储膜132突出。例如，由于用于去除信息存储膜132的一部分以形成源极结构200的蚀刻的特性，源极结构200在第三方向Z上所延伸的长度可以在源极结构200与半导体图案130相邻的区域中变得更大。
在下文中将参照图1至图30描述根据本公开的一些实施例的制造非易失性存储器装置的方法。
图18至图26示出了根据本公开的一些实施例的制造非易失性存储器装置的方法的步骤。为了方便起见，将省略或至少简化以上已经参照图1至图8描述的根据本公开的一些实施例的制造非易失性存储器装置的方法的特征的描述。具体地，图18至图26是示出根据本公开的一些实施例的制造非易失性存储器装置的方法的局部分解透视图。
参照图18，形成多个第一牺牲图案210和多个第一绝缘图案110。
第一牺牲图案210和第一绝缘图案110可以在第三方向Z上交替地堆叠。第一牺牲图案210可以包括相对于第一绝缘图案110具有蚀刻选择性的材料。例如，在第一绝缘图案110包括氧化硅的情况下，第一牺牲图案210可以包括多晶硅。
参照图19，形成穿透第一牺牲图案210和第一绝缘图案110的多个牺牲沟道220。
例如，可以形成在第三方向Z上延伸穿过第一牺牲图案210和第一绝缘图案110的多个第一通孔。此后，可以形成填充第一通孔的多个牺牲沟道220。牺牲沟道220可以包括相对于第一牺牲图案210和第一绝缘图案110具有蚀刻选择性的材料。
参照图20，形成第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11和第二块沟槽BC12以切割第一牺牲图案210和第一绝缘图案110。
第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11和第二块沟槽BC12可以切割第一牺牲图案210和第一绝缘图案110。在一些实施例中，第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11和第二块沟槽BC12可以在第二方向Y上延伸以完全切割第一牺牲图案210和第一绝缘图案110。
因此，第一牺牲图案210和第一绝缘图案110可以形成通过第一块沟槽BC11和第二块沟槽BC12彼此分隔开的第一堆叠件S11、第二堆叠件S12和第三堆叠件S13。
参照图21，在第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11和第二块沟槽BC12中形成多个牺牲填充图案230。
牺牲填充图案230可以形成为填充第一字线沟槽WLC1和第二字线沟槽WLC2以及第一块沟槽BC11和第二块沟槽BC12。牺牲填充图案230可以包括相对于第一牺牲图案210和第一绝缘图案110具有蚀刻选择性的材料。
参照图22，在第一牺牲图案210和第一绝缘图案110上形成多个第二牺牲图案212和多个第二绝缘图案112。
第二牺牲图案212和第二绝缘图案112可以在第三方向Z上交替地堆叠。第二牺牲图案212可以包括相对于第二绝缘图案112具有蚀刻选择性的材料。例如，在第二绝缘图案112包括氧化硅的情况下，第二牺牲图案212可以包括多晶硅。
在一些实施例中，第二牺牲图案212可以包括与第一牺牲图案210相同的材料，并且第二绝缘图案112可以包括与第一绝缘图案110相同的材料。
在一些实施例中，可以进一步形成第一切割线CL1和第二切割线CL2。
第一切割线CL1和第二切割线CL2可以切割第二牺牲图案212之中的最上面的第二牺牲图案212。例如，第一切割线CL1可以在第二方向Y上延伸以切割最上面的第二牺牲图案212，第二切割线CL2可以在第一方向X上与第一切割线CL1间隔开并且可以在第二方向Y上延伸以切割最上面的第二牺牲图案212。
在一些实施例中，第一切割线CL1可以形成为在第三方向Z上与第一块沟槽BC11叠置，第二切割线CL2可以形成为在第三方向Z上与第二块沟槽BC12叠置。
参照图23，形成穿透第一牺牲图案210、第一绝缘图案110、第二牺牲图案212和第二绝缘图案112的多个沟道结构CS。
例如，可以形成在第三方向Z上延伸穿过第二牺牲图案212和第二绝缘图案112的多个第二通孔。可以将第二通孔形成为使图21的牺牲沟道220暴露。此后，可以去除由第二通孔暴露的牺牲沟道220。此后，可以形成填充第一通孔和第二通孔的沟道结构CS。
第一通孔和第二通孔如上被描述为分开形成，但是本公开不限于此。在一些实施例中，可以不执行牺牲沟道220的形成。显然，还可以形成穿透第一牺牲图案210、第一绝缘图案110、第二牺牲图案212和第二绝缘图案112的通孔。
参照图24，形成第一字线沟槽WLC1和第二字线沟槽WLC2、多个第三块沟槽BC21和多个第四块沟槽BC22以切割第二牺牲图案212和第二绝缘图案112。
在一些实施例中，第一字线沟槽WLC1和第二字线沟槽WLC2可以在第二方向Y上延伸以完全切割第二牺牲图案212和第二绝缘图案112。
在一些实施例中，第三块沟槽BC21和第四块沟槽BC22可以部分地切割第二牺牲图案212和第二绝缘图案112。例如，第三块沟槽BC21可以彼此间隔开并且可以在第二方向Y上布置，第四块沟槽BC22可以在第一方向X上与第三块沟槽BC21间隔开并彼此间隔开并且可以在第二方向Y上布置。
因此，第二牺牲图案212和第二绝缘图案112可以形成通过第一连接部CP1和第二连接部CP2至少部分地连接的第四堆叠件S21、第五堆叠件S22和第六堆叠件S23。
在一些实施例中，第三块沟槽BC21和第一连接部CP1可以在第三方向Z上与第一块沟槽BC11叠置，并且第四块沟槽BC22和第二连接部CP2可以在第三方向Z上与第二块沟槽BC12叠置。因此，第一切割线CL1可以形成在第一连接部CP1中，并且第二切割线CL2可以形成在第二连接部CP2中。
参照图25，去除牺牲填充图案230。
结果，第一字线沟槽WLC1和第二字线沟槽WLC2、第一块沟槽BC11和第二块沟槽BC12可以使第一牺牲图案210部分地暴露。
参照图26，形成多个第一栅电极(GSL和WL11至WL1n)和多个第二栅电极(WL21至WL2n和SSL)。
可以在去除了第一牺牲图案210的区域中形成第一栅电极(GSL和WL11至WL1n)。也就是说，可以用第一栅电极(GSL和WL11至WL1n)代替第一牺牲图案210。
第二栅电极(WL21至WL2n和SSL)可以形成在去除了第二牺牲图案212的区域中。即，可以用第二栅电极(WL21至WL2n和SSL)代替第二牺牲图案212。
因此，可以形成图8的第一模制结构MS1和第二模制结构MS2。
图27至图30示出了根据本公开的一些实施例的制造非易失性存储器装置的方法的步骤。为了方便起见，将省略或至少简化以上已经参照图18至图26描述的根据本公开的一些实施例的制造非易失性存储器装置的方法的特征的描述。具体地，图27至图30是示出根据本公开的一些实施例的制造非易失性存储器装置的方法(具体地，在图23中示出的步骤之后的步骤)的局部分解透视图。
参照图27，形成第三切割线CL3和第四切割线CL4。
第三切割线CL3和第四切割线CL4可以切割多个第二牺牲图案212。例如，第三切割线CL3和第四切割线CL4可以在第二方向Y上延伸以切割第二牺牲图案212。
在一些实施例中，第三切割线CL3可以形成为在第三方向Z上与第一字线沟槽WLC1叠置，第四切割线CL4可以形成为在第三方向Z上与第二字线沟槽WLC2叠置。
参照图28，形成穿透第一牺牲图案210、第一绝缘图案110、第二牺牲图案212和第二绝缘图案112的多个沟道结构CS。
沟道结构CS的形成与上面参照图23描述的几乎相同，因此，将省略其详细描述。
此后，形成第一字线沟槽WLC1和第二字线沟槽WLC2、多个第三块沟槽BC21和多个第四块沟槽BC22以切割第二牺牲图案212和第二绝缘图案112。
在一些实施例中，第一字线沟槽WLC1和第二字线沟槽WLC2可以部分地切割第二模制结构MS2。因此，第二牺牲图案212和第二绝缘图案112可以形成通过第三连接部CP3至少部分地连接到第四堆叠件S21的第七堆叠件S24。此外，第二牺牲图案212和第二绝缘图案112可以形成通过第四连接部CP4至少部分地连接到第六堆叠件S23的第八堆叠件S25。
在一些实施例中，可以在第三连接部CP3中形成第三切割线CL3，并且可以在第四连接部CP4中形成第四切割线CL4。
参照图29，去除多个牺牲填充图案230。
结果，第一字线沟槽WLC1和第二字线沟槽WLC2、第一块沟槽BC11和第二块沟槽BC12可以部分地暴露第一牺牲图案210。
参照图30，形成多个第一栅电极(GSL和WL11至WL1n)和多个第二栅电极(WL21至WL2n和SSL)。
第一栅电极(GSL和WL11至WL1n)和第二栅电极(WL21至WL2n和SSL)的形成与上面参照图26描述的几乎相同，因此，将省略其详细描述。
因此，可以形成第一模制结构MS1和第二模制结构MS2。
在结束详细描述时，本领域技术人员将理解的是，在本质上不脱离本发明构思的原理的情况下，可以对实施例进行许多变化和修改。因此，本发明构思的公开的实施例仅以一般的和描述性的意义使用，而不是出于限制的目的。

Claims (20)

1.一种非易失性存储器装置，所述非易失性存储器装置包括：
基底；
第一模制结构，位于基底上并且包括多个第一栅电极；
第二模制结构，位于第一模制结构上并且包括多个第二栅电极；以及
多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉，
其中，
第一模制结构包括彼此间隔开的第一堆叠件和第二堆叠件，并且
第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的第一连接部。
2.根据权利要求1所述的非易失性存储器装置，其中，
第一模制结构包括将第一堆叠件和第二堆叠件分开的块沟槽，并且
第一连接部在垂直于基底的顶表面的方向上不与块沟槽叠置。
3.根据权利要求1所述的非易失性存储器装置，其中，第一连接部的底表面与基底的顶表面间隔开。
4.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：
第三模制结构，位于第二模制结构上并且包括多个第三栅电极，
其中，所述多个沟道结构通过穿透第三模制结构而与所述多个第三栅电极交叉。
5.根据权利要求4所述的非易失性存储器装置，其中，第三模制结构包括堆叠在第三堆叠件上的第五堆叠件、堆叠在第四堆叠件上的第六堆叠件以及连接第五堆叠件和第六堆叠件的第二连接部。
6.根据权利要求4所述的非易失性存储器装置，其中，
第三模制结构包括堆叠在第三堆叠件上的第五堆叠件和堆叠在第四堆叠件上的第六堆叠件，并且
第五堆叠件和第六堆叠件彼此间隔开。
7.根据权利要求1所述的非易失性存储器装置，所述非易失性存储器装置还包括：
第三模制结构，位于第一模制结构与第二模制结构之间并且包括多个第三栅电极，
其中，所述多个沟道结构通过穿透第三模制结构而与所述多个第三栅电极交叉。
8.根据权利要求7所述的非易失性存储器装置，其中，第三模制结构包括堆叠在第一堆叠件与第三堆叠件之间的第五堆叠件、堆叠在第二堆叠件与第四堆叠件之间的第六堆叠件以及连接第五堆叠件和第六堆叠件的第二连接部。
9.根据权利要求7所述的非易失性存储器装置，其中，
第三模制结构包括堆叠在第一堆叠件与第三堆叠件之间的第五堆叠件和堆叠在第二堆叠件与第四堆叠件之间的第六堆叠件，并且
第五堆叠件和第六堆叠件彼此间隔开。
10.根据权利要求1所述的非易失性存储器装置，其中，
第二模制结构包括位于第一连接部中的切割线，并且
切割线切割所述多个第二栅电极之中的最上面的第二栅电极。
11.一种非易失性存储器装置，所述非易失性存储器装置包括：
基底；
第一模制结构，位于基底上并且包括多个第一栅电极；
第二模制结构，位于第一模制结构上并且包括多个第二栅电极；
多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉；以及
位线，在第一方向上延伸，位线连接到所述多个沟道结构，
其中，第一模制结构包括第一块沟槽，第一块沟槽在与第一方向交叉的第二方向上延伸，以完全切割第一模制结构，
第二模制结构包括暴露第一块沟槽的一部分的多个第二块沟槽，并且
所述多个第二块沟槽彼此间隔开并且在第二方向上布置。
12.根据权利要求11所述的非易失性存储器装置，其中，
第一模制结构还包括第三块沟槽，第三块沟槽在第一方向上与第一块沟槽间隔开并且在第二方向上延伸以完全切割第一模制结构，
第二模制结构包括暴露第三块沟槽的一部分的多个第四块沟槽，并且
第四块沟槽彼此间隔开并且在第二方向上布置。
13.根据权利要求11所述的非易失性存储器装置，所述非易失性存储器装置还包括：
外围电路结构，位于基底下方。
14.根据权利要求11所述的非易失性存储器装置，其中，所述多个沟道结构包括半导体图案和信息存储膜，半导体图案穿透第一模制结构和第二模制结构，信息存储膜位于所述多个第一栅电极和所述多个第二栅电极中的每个与半导体图案之间。
15.根据权利要求14所述的非易失性存储器装置，所述非易失性存储器装置还包括：
源极结构，位于基底与第一模制结构之间，
其中，所述多个沟道结构通过源极结构连接到基底，并且
源极结构通过信息存储膜连接到半导体图案。
16.一种非易失性存储器装置，所述非易失性存储器装置包括：
基底；
第一模制结构，位于基底上并且包括多个第一栅电极；
第二模制结构，位于第一模制结构上并且包括多个第二栅电极；
多个沟道结构，通过穿透第一模制结构和第二模制结构而与所述多个第一栅电极和所述多个第二栅电极交叉；
位线，在第一方向上延伸，位线连接到所述多个沟道结构；
第一字线沟槽，在与第一方向交叉的第二方向上延伸，第一字线沟槽切割所述多个第一栅电极和所述多个第二栅电极；
第二字线沟槽，在第二方向上延伸，第二字线沟槽切割所述多个第一栅电极和所述多个第二栅电极；以及
第一块沟槽，在第一字线沟槽与第二字线沟槽之间沿第二方向延伸，第一块沟槽切割所述多个第一栅电极，
其中，
第一模制结构包括通过第一块沟槽分开的第一堆叠件和第二堆叠件，并且
第二模制结构包括堆叠在第一堆叠件上的第三堆叠件、堆叠在第二堆叠件上的第四堆叠件以及连接第三堆叠件和第四堆叠件的多个第一连接部。
17.根据权利要求16所述的非易失性存储器装置，其中，
第二模制结构包括在所述多个第一连接部中在第二方向上延伸的多条切割线，并且
所述多条切割线切割所述多个第二栅电极之中的最上面的第二栅电极。
18.根据权利要求16所述的非易失性存储器装置，其中，第二模制结构包括通过第一字线沟槽与第三堆叠件间隔开的第五堆叠件以及连接第三堆叠件和第五堆叠件的多个第二连接部。
19.根据权利要求18所述的非易失性存储器装置，其中，所述多个第二栅电极部分地位于所述多个第二连接部中。
20.根据权利要求18所述的非易失性存储器装置，其中，第二模制结构还包括位于所述多个第二连接部中并且切割所述多个第二栅电极的切割线。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150029403A (ko) * 2013-09-10 2015-03-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102591057B1 (ko) 2016-04-08 2023-10-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US10361218B2 (en) 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
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