CN109300899B - 三维半导体存储器装置 - Google Patents

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Abstract

提供了一种三维半导体存储器装置及其制造方法。该装置可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括垂直地堆叠在衬底上的电极；多个第一垂直结构，在单元阵列区域上穿过电极结构；和多个第二垂直结构，在连接区域上穿过电极结构。第一垂直结构和第二垂直结构中的每个可以包括连接到衬底的下半导体图案和连接到下半导体图案的上半导体图案。

Description

三维半导体存储器装置
相关申请的交叉引用
本申请要求于2017年7月25日在韩国知识产权局提交的第10-2017-0094401号韩国专利申请的优先权，其全部内容通过引用的方式并入本申请中。
技术领域
本发明构思涉及三维半导体存储器装置，尤其涉及具有高可靠性和高集成密度的三维半导体存储器装置。
背景技术
半导体装置的较高集成度可以满足消费者对具有相对便宜价格的电子装置的优异性能的需求。就半导体装置而言，较高集成度是决定产品价格的重要因素，因此这种改进是所期望的。就传统的二维或平面半导体装置而言，它们的集成度主要由单位存储单元占据的面积决定，并且集成度很大程度上受到精细图案形成技术的水平的影响。然而，增加图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体装置的集成度设置了实际限制。为了克服这种限制，近来已经提出了包括三维布置的存储单元的三维半导体存储器装置。
发明内容
本发明构思的一些实施例提供了一种与迄今已知的技术相比具有更高的可靠性和更高的集成密度的三维半导体存储器装置。
根据本发明构思的一些实施例，一种三维半导体存储器装置可以包括：衬底，包括单元阵列区域和连接区域；一个或更多个电极结构，包括垂直地堆叠在所述衬底上的电极；多个第一垂直结构，在所述单元阵列区域上穿过所述电极结构；和多个第二垂直结构，在所述连接区域上穿过所述电极结构。第一垂直结构和第二垂直结构中的每一个可以包括连接到所述衬底的下半导体图案和连接到所述下半导体图案的上半导体图案。所述第一垂直结构的下半导体图案的顶表面可设置成高于所述电极中的最下面的电极的顶表面，并且所述第二垂直结构的下半导体图案的顶表面可设置成低于所述电极中的最下面的电极的底表面。
根据本发明构思的一些实施例，一种三维半导体存储器装置可以包括：衬底，包括单元阵列区域和连接区域；电极结构，包括在垂直于所述衬底的顶表面的第一方向上堆叠的多个电极，所述电极结构在所述连接区域上具有阶梯结构；第一垂直结构，设置(例如，布置、定位)成在所述单元阵列区域上穿过所述电极结构，所述第一垂直结构包括与所述衬底接触的第一下半导体图案和连接到所述第一下半导体图案的第一上半导体图案；和第二垂直结构，设置成在所述连接区域上穿过所述电极结构，所述第二垂直结构包括与所述衬底接触的第二下半导体图案和连接到所述第二下半导体图案的第二上半导体图案。所述第二垂直结构的底表面可以设置在比所述第一垂直结构的底表面低的水平高度处。
根据本发明构思的一些实施例，一种三维半导体存储器装置可以包括：衬底，包括单元阵列区域和连接区域；虚设绝缘层，设置在所述衬底的连接区域中；电极结构，设置在所述衬底的单元阵列区域上，并延伸到所述连接区域的虚设绝缘图案上，所述电极结构包括垂直地堆叠在所述衬底上的电极；第一垂直结构，设置为在所述单元阵列区域上穿过所述电极结构并与所述衬底接触；和第二垂直结构，设置为在所述连接区域上穿过所述电极结构和所述虚设绝缘图案并与所述衬底接触。
根据本发明构思的一些实施例，一种制造三维半导体存储器装置的方法包括：提供包括通过选择性外延生长(SEG)工艺形成的外延层的衬底，所述衬底包括单元阵列区域和连接区域；垂直地堆叠多个电极结构，所述多个电极结构在所述单元阵列区域和所述连接区域上包括在相应的堆叠中的位于衬底上的栅电极，以及包括多个通道孔和虚设孔以穿过栅电极的相应的堆叠；在所述单元阵列区域上布置多个第一垂直结构以穿过所述电极结构，并在所述连接区域上布置多个第二垂直结构以穿过所述电极结构，其中，所述第一垂直结构和所述第二垂直结构中的每个包括连接到所述衬底的下半导体图案和连接到所述下半导体图案的上半导体图案；将所述多个第一垂直结构的下半导体图案的顶表面设置在比所述电极中的最下面的电极的顶表面高的水平高度处，并将所述多个第二垂直结构的下半导体图案的顶表面设置在比所述电极中的最下面的电极的底表面低的水平高度处。
在本发明构思的一些实施例中，制造三维半导体存储器装置的方法还可以包括在虚设孔下方形成器件隔离层。
根据该方法制造的三维半导体存储器装置可以包括垂直型NAND闪存。
在制造三维半导体存储器装置的方法的一些实施例中，多个电极结构中的至少一些电极被配置为设置在所述衬底的单元阵列区域中的存储单元晶体管的控制栅电极。
附图说明
根据下面结合附图进行的简要描述，本领域普通技术人员将更清楚地理解本发明构思的示例实施例。附图表示如本文描述的非限制性的示例实施例。
图1是示出根据本发明构思的一些实施例的三维半导体存储器装置的示意性构造的平面图。
图2是根据本发明构思的一些实施例的三维半导体存储器装置的存储单元阵列的电路图。
图3A和图3B是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图，其中，图3A示出在第二方向上相邻的一对第二垂直结构被设置为穿过对应的一个虚设绝缘图案，并且图3B示出每个第二垂直结构VS2被设置为穿过对应的一个虚设绝缘图案12D。
图4A、图4B和图4C的截面图示出了根据本发明构思的一些实施例的三维半导体存储器装置，并且是分别沿着图3A和3B的线A-A′、线B-B′和线C-C′截取的，其中，图4A示出了第三下半导体图案LSP3的上表面可以高于最下面的一个电极EL的上表面。
图5A是图4A的部分‘P1’的放大截面图。
图5B是图4A的部分‘P2’的放大截面图。
图6是沿着图3A和图3B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。
图7是图6的部分‘P3’的放大截面图。
图8是沿着图3A和图3B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。
图9A和图9B是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图，其中，图9A和图9B具有相应的虚设图案。
图10是沿着图9A和图9B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。
图11是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图。
图12是沿着图11的线D-D′截取的截面图。
图13A是示出根据本发明构思的一些实施例的三维半导体存储器装置的示意性框图。
图13B是示出根据本发明构思的一些实施例的三维半导体存储器装置的截面图。
图14、图15、图16、图17、图18和图19是沿着图3A和图3B的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的制造三维半导体存储器装置的方法，其中，图14示出了可以在衬底的连接区域CNR中形成多个虚设绝缘图案12D，图15示出了可以在形成模制结构之后在衬底上形成平坦化绝缘层，图16示出了可以形成第一下半导体图案和第二下半导体图案以填充第一垂直孔和第二垂直孔的下区域，图17示出了可以在形成第一上半导体图案和第二上半导体图案之前在第一垂直孔VH和第二垂直孔DH中形成第一垂直绝缘图案VP1和第二垂直绝缘图案VP2，图18示出了可以在平坦化绝缘层上形成第一层间绝缘层以覆盖第一垂直结构和第二垂直结构的顶表面，图19示出了可以在第一下半导体图案LSP1的由最下面的栅极区域GR暴露的侧表面上形成栅极绝缘层。
应当注意，这些附图旨在示出在某些示例实施例中使用的方法、结构和/或材料的一般特征，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能未精确地反映任何给定的实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所包括的值或性质的范围。例如，为了清楚起见，可以减小或放大分子、层、区域和/或结构元件的相对厚度和定位。在各附图中使用相似或相同的附图标记意在指示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更全面地描述本发明构思的一些示例实施例。
图1是示出根据本发明构思的一些实施例的三维半导体存储器装置的示意性构造的平面图。
现在参照图1，三维半导体存储器装置可以包括单元阵列区域CAR和外围电路区域PCR。外围电路区域可以包括行译码器区域ROW DCR、页面缓冲器区域PBR、列译码器区域COLDCR和控制电路区域(未示出)。在本发明构思的一些实施例中，连接区域CNR可以设置在单元阵列区域CAR与每个行译码器区域ROW DCR之间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区域CAR中。在本发明构思的一些实施例中，存储单元阵列可包括多个存储器块，每个存储器块经配置以独立地执行擦除操作。每个存储器块可以包括三维地布置在存储单元阵列中的多个存储单元，以及电连接到存储单元的多个字线和位线。
在每个行译码器区域ROW DCR中，可设置行译码器，其经配置以选择在存储单元阵列中设置的至少一条字线，且在连接区域CNR中，可设置互连结构以将存储单元阵列电连接到行译码器。行译码器可经配置以基于地址信息选择至少一条字线。行译码器可经配置以响应于来自控制电路(未示出)的控制信号而将不同的字线电压分别施加到选定的字线和未选定的字线。
在页面缓冲器区域PBR中，可以设置页面缓冲器以读出存储在存储单元中的数据。取决于操作模式，页面缓冲器可经配置以将数据临时存储在存储单元中或读出存储在存储单元中的数据。例如，页面缓冲器可以临时存储要存储在存储单元阵列中的数据，或者用于临时存储正在从存储单元读出的数据(例如，用作数据的暂存区)。在另一示例中，页面缓冲器可在编程操作模式中用作写入驱动器或在读取操作模式中用作读出放大器。
列译码器可以设置在列译码器区域COL DCR中，并且可以连接到存储单元阵列的位线。列译码器可提供页面缓冲器与外部装置(例如，存储器控制器)之间的数据传输路径。
图2是根据本发明构思的一些实施例的三维半导体存储器装置的存储单元阵列的电路图。
现在参照图2，根据本发明构思的一些实施例的三维半导体存储器装置可以包括单元阵列，在单元阵列中设置了公共源极线CSL、多条位线BL0-BL2以及位于它们之间的多个单元串CSTR。技术人员应当理解并认识到，本发明构思不限于图2所示的结构。
位线BL0-BL2可以二维布置，并且多个单元串CSTR可以并联连接到位线BL0-BL2中的每一个。多个单元串CSTR可以共同连接到公共源极线CSL(图2)。也就是说，多个单元串CSTR可以设置在位线BL0-BL2与公共源极线CSL之间。在本发明构思的一些实施例中，多个公共源极线CSL可以二维布置。公共源极线CSL可以被施以相同的电压或者可以被独立地控制。
在本发明构思的一些实施例中，每个单元串CSTR可包括彼此串联连接的多个串选择晶体管SST1和SST2、彼此串联连接的存储单元晶体管MCT以及接地选择晶体管GST。每个存储单元晶体管MCT可以包括数据存储元件。
作为示例，每个单元串CSTR可以包括第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以耦合到位线BL0-BL2，接地选择晶体管GST可以耦合到公共源极线CSL。存储单元晶体管MCT可以设置在第一串选择晶体管SST1与接地选择晶体管GST之间，并且可以彼此串联连接。
此外，每个单元串CSTR还可以包括虚设单元晶体管DMC，虚设单元晶体管DMC可以设置在第一串选择晶体管SST1与存储单元晶体管MCT之间以将它们彼此连接。虽然在附图中未示出，但是虚设单元晶体管DMC可以设置在接地选择晶体管GST与存储单元晶体管MCT之间以将它们彼此连接。
作为本发明构思的另一示例，在每个单元串CSTR中，类似于串选择晶体管SST1和SST2，接地选择晶体管GST可以包括彼此串联连接的多个金属氧化物半导体(MOS)晶体管。此外，每个单元串CSTR可以被配置为具有单个串选择晶体管。
继续参照图2，第一串选择晶体管SST1可以由第一串选择线SSL1控制，第二串选择晶体管SST2可以由第二串选择线SSL2控制。存储单元晶体管MCT可以由多个字线WL0-WLn控制，虚设单元可以由虚设字线DWL控制。接地选择晶体管GST可由接地选择线GSL控制。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。
因为每个单元串CSTR包括定位在距公共源极线CSL不同高度的多个存储单元晶体管MCT，所以字线WL0-WLn和DWL可以在公共源极线CSL与位线BL0-BL2之间具有多层结构。
此外，距公共源极线CSL以基本相同高度设置的存储单元晶体管MCT的栅电极可以共同连接到字线WL0-WLn和DWL中的一个，从而处于等电位状态。可选地，尽管存储单元晶体管MCT的栅电极距公共源极线CSL以基本相同的高度设置，但是它们中的一些(例如，设置在不同的行或列中)可以被独立地控制。
图3A和图3B是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图。图4A、图4B和图4C是半导体存储器装置的截面图，其示出了根据本发明构思的一些实施例的三维半导体存储器装置，并且是分别沿着图3A的线A-A′、线B-B′和线C-C′截取。图5A是图4A的部分‘P1’的放大截面图，图5B是图4A的部分‘P2’的放大截面图。
现在参照图3A、图4A、图4B和图4C，衬底10可以包括单元阵列区域CAR、连接区域CNR和外围电路区域PCR。连接区域CNR可以设置在单元阵列区域CAR与外围电路区域PCR之间。衬底10可以包括半导体材料(例如硅)、绝缘材料(例如玻璃)、或者覆盖有绝缘材料的半导体或导电材料中的至少一种。例如，衬底10可以是第一导电类型的硅晶片。
外围逻辑结构PSTR可以设置在衬底10的外围电路区域PCR上(图4A、图4B、图4C、图5A、图5B)，并且外围逻辑结构PSTR可以包括用于向存储单元写入数据或从存储单元读取数据的外围逻辑电路。外围逻辑电路可以包括行译码器和列译码器、页面缓冲器和控制电路。外围逻辑电路可以包括例如高电压或低电压晶体管、电阻器和电容器。
在本发明构思的一些实施例中，外围逻辑结构PSTR可包括外围栅极堆叠PGS、源极/漏极杂质区域13和外围绝缘图案35。器件隔离层12P可以设置在衬底10的外围电路区域PCR中以限定外围有源区域ACT。外围栅极堆叠PGS可设置在衬底10上以横跨外围有源区域ACT。外围栅极堆叠PGS可包括依次堆叠在衬底10上的外围栅极绝缘层21、掺杂多晶硅层23、栅极金属层25和硬掩模层27。源极/漏极杂质区域13可以是形成在外围有源区域ACT的位于外围栅极堆叠PGS的两侧的两个区域处的杂质掺杂区域。外围绝缘图案35可以包括至少一个绝缘层，并且可以设置为覆盖外围栅极堆叠PGS和源极/漏极杂质区域13。
多个电极结构ST可以在从单元阵列区域CAR朝向连接区域CNR的方向上或者在第一方向D1上延伸，并且可以在第二方向D2上彼此隔开。缓冲绝缘层11可以设置在电极结构ST与衬底10之间，并且可以包括氧化硅层。
每个电极结构ST可以包括电极EL和绝缘层ILD，它们在垂直于衬底10的顶表面的第三方向D3上交替地和重复地堆叠。电极EL可以具有基本相同的厚度，绝缘层ILD的厚度可以根据半导体存储器装置的技术要求而改变。在一个示例中，每个绝缘层ILD的厚度可以小于每个电极EL的厚度。例如，在一个实施例中，绝缘层ILD的厚度相对于电极EL的厚度的比例可以为大约5％或更小。在另一实施例中，绝缘层ILD的厚度相对于电极EL的厚度的比例可以为大约5％至大约10％的范围，在另一实施例中，绝缘层ILD的厚度相对于电极EL的厚度的比例可以为20％至30％。技术人员理解和认识到，根据本发明构思，ILD的厚度相对于电极EL的厚度的比例不限于上述比例，上述比例是为了说明的目的而提供的。
关于构造方面的物质类型，电极EL可以包括掺杂半导体(例如掺杂硅等)、金属(例如钨、铜、铝、合金等)、导电金属氮化物(例如氮化钛、氮化钽等)或过渡金属(例如钛、钽等)中的至少一种。绝缘层ILD可以包括例如氧化硅层或低k介电层。同样，技术人员应当理解和认识到，本发明构思不限于上述的电极EL和绝缘层ILD的组成。
电极结构ST可以在连接区域CNR上具有阶梯结构。详细地，电极EL在第一方向D1上的长度可以随着距衬底10的距离的增加而减小，并且电极结构ST的高度可以随着距单元阵列区域CAR的距离的增加而减小。此外，电极EL的侧表面可以在第一方向D1上以恒定距离彼此隔开。
每个电极EL可以具有设置在连接区域CNR上的焊盘部分，每个电极EL的设置在连接区域CNR上的焊盘部分可以由直接设置在其上的绝缘层ILD暴露。电极EL的焊盘部分可以在水平和垂直方向上彼此隔开。例如，当沿第一方向D1测量时，每个电极EL的长度可以大于直接设置在其上的另一电极的长度。
在一些实施例中，三维半导体存储器装置可以是垂直型NAND闪存装置，在这种情况下，电极结构ST的电极EL可以用作图2的存储单元晶体管MCT的控制栅电极。例如，电极EL可以用作参照图2描述的接地选择线GSL、字线WL0-WLn和DWL以及串选择线SSL1和SSL2。
在一些实施例中，虚设绝缘图案12D可以设置在衬底10的连接区域CNR中，电极结构ST可以延伸到虚设绝缘图案12D上。也就是说，虚设绝缘图案12D可设置在电极结构ST的阶梯结构下方。虚设绝缘图案12D可由绝缘材料(例如，氧化硅)形成。虚设绝缘图案12D可以在第一方向D1和第二方向D2上彼此隔开，如图3A和3B所示。虚设绝缘图案12D在第一方向D1或第二方向D2上的宽度可以小于电极结构ST在第二方向D2上的宽度。另外，虚设绝缘图案12D的高度可以与器件隔离层12P的高度基本相同。也就是说，虚设绝缘图案12D可以具有与器件隔离层12P的底表面基本共面的底表面。
平坦化绝缘层50可以设置在设置有电极结构ST的衬底10上。平坦化绝缘层50可以设置为覆盖连接区域CNR上的电极结构ST并且具有基本平坦的顶表面。平坦化绝缘层50可包括单个绝缘层或多个堆叠绝缘层。平坦化绝缘层50可以设置为覆盖电极结构ST的阶梯结构并且覆盖外围电路区域PCR上的外围电路结构PSTR。平坦化绝缘层50可以包括单个绝缘层或多个堆叠绝缘层，并且例如可以包括氧化硅层和/或低k介电层。
多个第一垂直结构VS1可以设置为在单元阵列区域CAR上穿过每一个电极结构ST且可连接到衬底10。当在平面图中观察时，第一垂直结构VS1可以沿第一方向D1布置以形成Z字形布置。第一垂直结构VS1可包括半导体材料(例如，硅(Si)、锗(Ge)或其混合物)。在某些实施例中，第一垂直结构VS1可由掺杂半导体材料或本征半导体材料形成或包括掺杂半导体材料或本征半导体材料。包含半导体材料的第一垂直结构VS1可以用作参照图2描述的选择晶体管SST和GST以及存储单元晶体管MCT的沟道区。
在一些实施例中，每个第一垂直结构VS1可以包括第一下半导体图案LSP1和第一上半导体图案USP1。详细地，参照图4A、4B和5A，第一下半导体图案LSP1可以与衬底10直接接触，并且可以包括从衬底10生长的柱状外延层。
第一下半导体图案LSP1可以由硅(Si)、锗(Ge)、硅锗(SiGe)、III-V半导体化合物和/或II-VI半导体化合物中的至少一种形成或包括它们中的至少一种。第一下半导体图案LSP1可以是未掺杂图案，或者可以是掺杂为具有与衬底10的导电类型相同的导电类型的掺杂图案。
第一下半导体图案LSP1可以在第三方向D3上具有第一高度T1，第一高度T1可以大于电极EL中的最下面的电极的厚度。第一下半导体图案LSP1的顶表面可以设置在比电极结构ST的电极EL中的最下面的电极的顶表面高的水平高度处。第一下半导体图案LSP1的顶表面可以设置在比设置在最下面的电极EL上的最下面的绝缘层ILD的顶表面低的水平高度处。
栅极绝缘层15可以设置在第一下半导体图案LSP1的侧表面的一部分上。栅极绝缘层15可以设置在电极中的最下面的电极与第一下半导体图案LSP1之间。栅极绝缘层15可以包括氧化硅层(例如，热生长的氧化物层)。栅极绝缘层15可以具有圆形的侧表面。
第一上半导体图案USP1可以与第一下半导体图案LSP1直接接触，并且可以具有底部封闭的管形或“U”形。第一上半导体图案USP1的内部空间可以填充有包括绝缘材料的第一绝缘间隙填充图案VI1。
第一上半导体图案USP1的底表面可以位于比第一下半导体图案LSP1的顶表面低的水平高度处。第一上半导体图案USP1可由未掺杂半导体材料或导电类型与衬底10的导电类型基本相同的掺杂半导体材料形成，或包括未掺杂半导体材料或导电类型与衬底10的导电类型基本相同的掺杂半导体材料。第一上半导体图案USP1可以具有与第一下半导体图案LSP1的晶体结构不同的晶体结构，并且可以具有例如单晶或多晶或非晶结构中的至少一种。与位线接触插塞BPLG耦合的位线导电焊盘PAD1可设置在第一垂直结构VS1的顶部(即，第一上半导体图案USP1的顶部)上。
第一垂直绝缘图案VP1可以设置在电极结构ST与第一上半导体图案USP1之间。第一垂直绝缘图案VP1可以沿第三方向D3延伸并且可以围绕第一上半导体图案USP1的侧表面。也就是说，第一垂直绝缘图案VP1可以成形为类似具有开放的顶部和底部部分的管或空心管(macaroni)。
详细地，参照图4A、图4B和图5A，第一垂直绝缘图案VP1可以与第一下半导体图案LSP1的顶表面的一部分接触。第一垂直绝缘图案VP1的底表面可以位于比第一上半导体图案USP1的底表面高的水平高度处。
第一垂直绝缘图案VP1可以由一个或多个层组成。在一些实施例中，第一垂直绝缘图案VP1可用作NAND闪速存储器装置的数据存储层，且可包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。例如，电荷存储层CIL可以是俘获绝缘层、浮置栅电极或具有导电纳米点的绝缘层。详细地，电荷存储层CIL可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层或层叠俘获层中的至少一个。隧道绝缘层TIL可以由带隙大于电荷存储层CIL的带隙的材料中的至少一种形成，并且阻挡绝缘层BLK可以由高k介电材料(例如氧化铝和氧化铪)形成。在某些实施例中，第一垂直绝缘图案VP1可用作相变存储器装置或可变电阻存储器的存储器元件，且可包括相变或可变电阻层。
多个第二垂直结构VS2可以设置在连接区域CNR上以穿过平坦化绝缘层50、电极结构ST和虚设绝缘图案12D。第二垂直结构VS2的底表面可以低于第一垂直结构VS1的底表面。第二垂直结构VS2的顶表面可以位于与第一垂直结构VS1的水平高度基本相同的水平高度处。第二垂直结构VS2可以由与第一垂直结构VS1相同的半导体材料形成或包括与第一垂直结构VS1相同的半导体材料。
更详细地，第二垂直结构VS2可以设置为穿过电极结构ST的阶梯结构，并且与每个第二垂直结构VS2相交的电极EL的数量可以随着距外围电路区域PCR的距离减小而减少。当在平面图中观察时，第二垂直结构VS2可以沿着第一方向D1和第二方向D2布置，并且可以设置为在连接区域CNR上穿过电极EL的端部。第二垂直结构VS2可以设置为穿过虚设绝缘图案12D，并且可以连接到衬底10。
在一些实施例中，在第二方向D2上的相邻的一对第二垂直结构VS2可以设置为穿过相应的一个虚设绝缘图案12D，如图3A所示。在某些实施例中，每个第二垂直结构VS2可以设置为穿过相应的一个虚设绝缘图案12D，如图3B中所示。
每个第二垂直结构VS2可以包括第二下半导体图案LSP2和第二上半导体图案USP2。详细地，参照图4A、图4B、图4C和图5B，第二下半导体图案LSP2可以设置在虚设绝缘图案12D中以与衬底10直接接触。第二下半导体图案LSP2的底表面可以与衬底10直接接触，并且第二下半导体图案LSP2的侧表面可以与虚设绝缘图案12D直接接触。第二下半导体图案LSP2可以在第三方向D3上具有小于第一高度T1的第二高度T2。第二下半导体图案LSP2的顶表面可以位于比电极结构ST的电极EL中的最下面的电极的底表面低的水平高度处。第二下半导体图案LSP2可以包括从衬底10生长的柱状外延层。第二下半导体图案LSP2可以由与第一下半导体图案LSP1相同的半导体材料形成或包括与第一下半导体图案LSP1相同的半导体材料。
第二上半导体图案USP2可以与第二下半导体图案LSP2直接接触，并且可以具有底部封闭管或“U”形。第二上半导体图案USP2的内部空间可以填充有包括绝缘材料的第二绝缘间隙填充图案VI2。第二上半导体图案USP2的底表面可以位于比最下面的电极EL的水平高度低的水平高度处，并且位于比第二下半导体图案LSP2的顶表面的水平高度低的水平高度处。第二上半导体图案USP2可以由与第一上半导体图案USP1相同的半导体材料形成或包括与第一上半导体图案USP1相同的半导体材料。虚设导电焊盘PAD2可设置在第二垂直结构VS2的顶部(例如，第二上半导体图案USP2的顶部)中以具有与位线导电焊盘PAD1大致相同的结构。
第二垂直绝缘图案VP2可以设置在电极结构ST与第二上半导体图案USP2之间。第二垂直绝缘图案VP2可以在第三方向D3上并且在虚设绝缘图案12D与第二上半导体图案USP2之间延伸。与第一垂直绝缘图案VP1类似，第二垂直绝缘图案VP2可以被成形为具有敞开的顶部和底部部分的管或空心管。
详细地，参照图4A、图4B、图4C和图5B，第二垂直绝缘图案VP2可以与第二下半导体图案LSP2的顶表面的一部分接触。第二垂直绝缘图案VP2的底表面可以低于电极EL中的最下面的电极的底表面，并且可以低于虚设绝缘图案12D的顶表面。
类似于第一垂直绝缘图案VP1，第二垂直绝缘图案VP2可以由一个或多个层组成。在一些实施例中，第二垂直绝缘图案VP2可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK，并且可以用作NAND闪速存储器装置的数据存储层。
此外，参照图5A和图5B，水平绝缘图案HP可以设置在电极EL的侧表面与第一垂直绝缘图案VP1之间以及电极EL的侧表面与第二垂直绝缘图案VP2之间。水平绝缘图案HP可以从电极EL的侧表面延伸以覆盖电极EL的顶表面和底表面。水平绝缘图案HP可以包括位于在第一下半导体图案LSP1侧面的栅极绝缘层15与电极EL中的最下面的电极之间的部分，以及从该部分延伸以覆盖电极EL中的最下面的电极的顶表面和底表面的另一部分。水平绝缘图案HP可以包括用作NAND闪速存储器装置的数据存储层的电荷存储层和阻挡绝缘层。可选地，水平绝缘图案HP可以包括阻挡绝缘层。
根据本发明构思的一些实施例，栅极绝缘层15和水平绝缘图案HP可以部分地设置在电极EL中的最下面的电极与单元阵列区域CAR上的第一下半导体图案LSP1之间。第二垂直绝缘图案VP2和水平绝缘图案HP可以部分地设置在电极EL中的最下面的电极与连接区域CNR上的第二上半导体图案USP2之间。也就是说，电极EL中的最下面的电极的侧表面与连接区域CNR上的第二上半导体图案USP2之间的距离，可以不同于电极EL中的最下面的电极的侧表面与单元阵列区域CAR上的第一下半导体图案LSP1之间的距离。在本发明构思的一些实施例中，由于具有均匀厚度的第二垂直绝缘图案VP2的一部分置于电极EL中的最下面的电极与第二上半导体图案USP2之间，所以可以将第二上半导体图案USP2与电极EL中的最下面的电极电隔离。
参照图3A、图4A、图4B和图4C，公共源极区域CSR可以设置在相邻的电极结构ST之间以及设置在衬底10中。公共源极区域CSR可平行于电极结构ST并沿第一方向D1延伸。公共源极区域CSR可以通过用第二导电类型的杂质掺杂衬底10来形成。公共源极区域CSR可以包含例如n型杂质(例如砷(As)或磷(P))。
第一层间绝缘层60可设置在平坦化绝缘层50上以覆盖第一垂直结构VS1和第二垂直结构VS2的顶表面。
公共源极插塞CSP可以设置在电极结构ST之间并且可以与公共源极区域CSR结合。作为示例，公共源极插塞CSP可以在第一方向D1上延伸并且可以具有基本上均匀的上宽度。也就是说，绝缘间隔物SP可以插置在公共源极插塞CSP与电极结构ST的两个侧表面之间。或者，公共源极插塞CSP可以设置在绝缘间隔物SP之间，并且可以局部地耦合到公共源极区域CSR。
单元接触插塞CPLG可以设置在连接区域CNR上以穿过第一层间绝缘层60和平坦化绝缘层50，并且可以分别耦合到电极EL的端部。单元接触插塞CPLG的垂直长度可以随着距单元阵列区域CAR的距离减小而减小。此外，单元接触插塞CPLG可以具有彼此基本共面的顶表面。
外围接触插塞PPLG可以设置在外围电路区域PCR上以穿过第一层间绝缘层60和平坦化绝缘层50，并且可以电连接到外围逻辑电路。
第二层间绝缘层70可以设置在第一层间绝缘层60上以覆盖公共源极插塞CSP的顶表面。
位线BL可以设置在第二层间绝缘层70上并且可以在第二方向D2上延伸。位线BL可以通过位线接触插塞BPLG电连接到第一垂直结构VS1。
连接线CL可以设置在连接区域CNR的第二层间绝缘层70上，外围线PCL可以设置在外围电路区域PCR的第二层间绝缘层70上。连接线CL可以通过穿过第二层间绝缘层70的连接接触插塞CCP连接到单元接触插塞CPLG。外围线PCL可以通过穿过第二层间绝缘层70的外围连接接触插塞PCP连接到外围接触插塞PPLG。
图6是沿着图3A和图3B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。图7是图6的部分P3的放大截面图。为了简要描述，先前参照图4A、图4B、图4C、图5A和图5B描述的元件可以由相似或相同的附图标记标识，而未重复其重叠描述。
参照图6和图7，第二垂直结构VS2可以穿过设置在衬底10的连接区域CNR中的虚设绝缘图案12D，并且可以连接到衬底10。如上所述，每个第二垂直结构VS2可以包括第二下半导体图案LSP2和第二上半导体图案USP2。
继续参照图6和图7，第二垂直结构VS2可以具有比第一垂直结构VS1的底表面低并且比虚设绝缘图案12D的底表面低的底表面。因此，第二下半导体图案LSP2的下侧表面可以与衬底10接触，并且第二下半导体图案LSP2的上侧表面可以与虚设绝缘图案12D接触。此外，第二下半导体图案LSP2的第二高度T2可以基本上等于或小于第一垂直结构VS1的第一下半导体图案LSP1的第一高度T1。
图8是沿着图3A和3B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。为了简要描述，先前描述的元件可以由相似或相同的附图标记标识，而不重复其重叠描述。
参照图8，在设置在连接区域CNR上的第二垂直结构VS2中，第二下半导体图案LSP2的高度可以随着距外围电路区域PCR的距离减小而减小。作为示例，最靠近单元阵列区域CAR的第二下半导体图案LSP2可以具有比第一下半导体图案LSP1的第一高度T1小的第二高度T2，并且最靠近外围电路区域PCR的第二下半导体图案LSP2可以具有比第二高度T2小的第三高度T3。
图9A和图9B是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图。图10是沿着图9A和9B中的每一个图的线A-A′截取的截面图，以示出根据本发明构思的一些实施例的三维半导体存储器装置。为了更简要地描述，先前参照图4A、图4B、图4C、图5A和图5B描述的元件可以由相似或相同的附图标记标识，而未重复其重叠描述。
参照图9A、图9B和图10，虚设绝缘图案12D可以设置在衬底10的连接区域CNR中，并且可以是沿第一方向D1延伸的线形结构。
作为示例，虚设绝缘图案12D可以分别设置在连接区域CNR上的电极结构ST下方。也就是说，当在平面图中观察时，每个虚设绝缘图案12D可以与电极结构ST的阶梯结构重叠。作为另一个示例，如图9B所示，可以在每个电极结构ST的下方设置在第一方向D1上延伸的一对虚设绝缘图案12D。如此，在虚设绝缘图案12D具有线形状的情况下，多个第二垂直结构VS2可以穿过一个虚设绝缘图案12D并且可以连接到衬底10。
图11是示出根据本发明构思的一些实施例的三维半导体存储器装置的平面图。图12是沿图11的线D-D′截取的截面图。为了简要描述，先前参照图4A、图4B、图4C、图5A和图5B描述的元件可以由相似或相同的附图标记标识，而未重复其重叠描述。
参照图11和12，多个电极结构ST可以设置在衬底10上，以在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR。每个电极结构ST可以包括顺序堆叠在衬底10上以在连接区域CNR上形成阶梯结构的多个电极EL，如上所述。
在一些实施例中，虚设电极结构DST可平行于电极结构ST且沿第一方向D1延伸。类似于电极结构ST，虚设电极结构DST可以包括顺序堆叠在衬底10上以在连接区域CNR上形成阶梯结构的多个电极EL。
第一垂直结构VS1可以设置在单元阵列区域CAR上以穿过电极结构ST和虚设电极结构DST中的每一个。在一些实施例中，穿过虚设电极结构ST的第一垂直结构VS1可不连接到位线BL且可处于电浮置状态。第二垂直结构VS2可以设置在连接区域CNR上以穿过每个电极结构ST，第三垂直结构VS3可以设置在连接区域CNR上以穿过虚设电极结构DST。
如上所述，每个第一垂直结构VS1可以包括第一下半导体图案LSP1和第一上半导体图案USP1，每个第二垂直结构VS2可以包括第二下半导体图案LSP2和第二上半导体图案USP2。这里，第一下半导体图案LSP1的顶表面可以高于电极EL中的最下面的电极的顶表面。第二下半导体图案LSP2可以穿过虚设绝缘图案12D，并且第二下半导体图案LSP2的顶表面可以低于电极EL中的最下面的电极的底表面。
在一些实施例中，与第一垂直结构VS1类似，每个第三垂直结构VS3可包括第三下半导体图案LSP3和第三上半导体图案USP3。第三下半导体图案LSP3可以与衬底10直接接触，并且可以具有比第二下半导体图案LSP2的底表面高的底表面。与图4A所示的第一下半导体图案LSP1类似，第三下半导体图案LSP3的顶表面可以高于电极EL中的最下面的电极的顶表面。在某些实施例中，第三下半导体图案LSP3的高度可以小于第一下半导体图案LSP1的高度，在这种情况下，第三下半导体图案LSP3的顶表面可以低于电极EL中的最下面的电极的顶表面。
图13A是示出根据本发明构思的一些实施例的三维半导体存储器装置的示意性框图。图13B是示出图13A的三维半导体存储器装置的截面图。为了简要描述，先前描述的元件可以由相似或相同的附图标记标识，而未重复其重叠描述。
参照图13A，三维半导体存储器装置可以包括外围逻辑结构PS和单元阵列结构CS，单元阵列结构CS可以堆叠在外围逻辑结构PS上。也就是说，当在平面图中观察时，外围逻辑结构PS和单元阵列结构CS可以彼此叠置。
在一些实施例中，外围逻辑结构PS可包括参照图1描述的行译码器和列译码器、页面缓冲器和控制电路。单元阵列结构CS可以包括多个存储器块BLK1-BLKn，每个存储器块被配置为独立地执行擦除操作。存储器块BLK1-BLKn可以包括在平行于第一方向D1和第二方向D2的平面上沿第三方向D3堆叠的结构。存储器块BLK1-BLKn中的每个可以包括具有三维结构或垂直结构的存储单元阵列。存储单元阵列可以包括三维布置的多个存储单元，以及电连接到存储单元的多条字线和多条位线，如参照图2所述。
参照图13B，外围逻辑结构PS和单元阵列结构CS可以顺序堆叠在衬底10上。也就是说，当在垂直截面中观察时，外围逻辑结构PS可以设置在衬底10和单元阵列结构CS之间。即，当在平面图中观察时，外围逻辑结构PS和单元阵列结构CS可以彼此叠置。
衬底10可以是例如体硅晶片、绝缘体上硅(SOI)晶片、锗晶片、绝缘体上锗(GOI)晶片、硅锗晶片或包括通过选择性外延生长(SEG)工艺形成的外延层的衬底10。
衬底10可以包括掺杂有n型杂质的n阱区域NW和掺杂有p型杂质的p阱区域PW。器件隔离层12可以设置在n阱区域NW和p阱区域PW中以限定有源区域。
外围逻辑结构PS可以包括高电压和低电压晶体管、电阻器和电容器。在一些实施例中，外围逻辑结构PS可以包括外围栅电极PG、源极/漏极杂质区域13、外围电路插塞CP、外围电路线ICL以及覆盖外围电路的平坦化绝缘间隙填充层50，其中，源极/漏极杂质区域13形成在每个外围栅电极PG的两侧处。例如，PMOS晶体管可以形成在n阱区域NW上，NMOS晶体管可以形成在p阱区域PW上。外围电路线ICL可以经由外围电路插塞CP电连接到外围电路。例如，外围电路插塞CP和外围电路线ICL可以连接到NMOS晶体管和PMOS晶体管。
下绝缘间隙填充层90可以设置为覆盖外围电路、外围电路插塞CP和外围电路线ICL。下绝缘间隙填充层90可以包括多个垂直堆叠的绝缘层。
单元阵列结构CS可以设置在下绝缘间隙填充层90上，并且可以包括水平半导体层100、电极结构ST以及第一垂直结构VS1和第二垂直结构VS2。
水平半导体层100可以形成在覆盖外围电路的下绝缘间隙填充层90的顶表面上。也就是说，水平半导体层100可以与下绝缘间隙填充层90接触。水平半导体层100可包括单元阵列区域CAR和相邻于单元阵列区域CAR设置的连接区域CNR，如参照图4A、图4B和图4C所描述的。
水平半导体层100可由半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或它们的混合物)形成或包括上述中的至少一种。另外，水平半导体层100可以由第一导电类型的掺杂半导体材料或本征半导体材料形成或包括第一导电类型的掺杂半导体材料或本征半导体材料。此外，水平半导体层100可以具有单晶或多晶结构或非晶结构中的至少一种。
另外，虚设绝缘图案12D可以设置在水平半导体层100中，缓冲绝缘层11可以形成在水平半导体层100的顶表面上。电极结构ST可以设置在缓冲绝缘层11上。如参照图4A、图4B和图4C所描述的，电极结构ST可以设置在水平半导体层100上以在第一方向D1上延伸，并且可以在第二方向D2上彼此隔开。每个电极结构ST可以包括垂直堆叠在水平半导体层100上的电极EL和均设置在电极EL之间的绝缘层ILD。
如上所述，电极结构ST可以设置为在连接区域CNR上具有阶梯结构，阶梯结构可以使得能够允许电极EL电连接到外围逻辑结构PS。平坦化绝缘层50可以设置在水平半导体层100上以覆盖具有阶梯结构的电极EL的端部。
第一垂直结构VS1可以布置成穿过每个电极结构ST，并且可以电连接到水平半导体层100。第二垂直结构VS2可以设置为穿过平坦化绝缘层50、电极结构ST和虚设绝缘图案12D并且与水平半导体层100接触。如上所述，第一垂直结构VS1可以包括第一下半导体图案LSP1和第一上半导体图案USP1，第二垂直结构VS2可以包括第二下半导体图案LSP2和第二上半导体图案USP2。
互连结构可以设置在电极结构ST的端部上(即，阶梯结构上)，以将单元阵列结构CS电连接到外围逻辑结构PS。互连结构可以包括：单元接触插塞CPLG，通过平坦化绝缘层50连接到电极EL的端部；连接线CL，设置在平坦化绝缘层50上并且连接到单元接触插塞CPLG；以及连接接触插塞PLG，设置为穿过平坦化绝缘层50和水平半导体层100并且结合到外围逻辑结构PS的外围电路线ICL。
图14至图19是沿图3A和图3B的线A-A′截取的截面图，以说明根据本发明构思的一些实施例的制造三维半导体存储器装置的方法。
参照图14，可以在衬底10的连接区域CNR中形成多个虚设绝缘图案12D，并且可以在衬底10的外围电路区域PCR中形成器件隔离层12P以限定外围有源区域ACT。
虚设绝缘图案12D和器件隔离层12P的形成可以包括：在衬底10的连接区域CNR和外围电路区域PCR中形成沟槽；以及利用绝缘材料填充沟槽。虚设绝缘图案12D可具有线形状、条形状或岛形状，如先前参照图3A、图3B、图9A和图9B所描述的。虚设绝缘图案12D可以具有与器件隔离层12P的高度基本相同的高度。
然后，可以在衬底10的外围电路区域PCR上形成外围电路结构PSTR。详细地，可在衬底10的外围电路区域PCR上形成外围栅极堆叠PGS以跨过有源区域ACT。外围栅极堆叠PGS的形成可包括在衬底10上顺序地堆叠外围栅极绝缘层21、掺杂多晶硅层23、栅极金属层25和硬掩模层27以及将这些层图案化。可以形成间隔物来覆盖外围栅极堆叠PGS的两个侧表面，且可通过用第一杂质(例如硼(B)或磷(P))掺杂有源区域ACT的位于外围栅极堆叠PGS的两侧处的部分来形成源极/漏极杂质区域13。
在形成外围逻辑电路之后，可以在衬底10上形成外围绝缘层以覆盖外围栅极堆叠PGS。此后，可以将外围绝缘层图案化以形成暴露衬底10的单元阵列区域CAR和连接区域CNR的外围绝缘图案35。外围绝缘图案35可以包括多个绝缘层，或者可以包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一个。
之后，参照图14，可以在衬底10的单元阵列区域CAR和连接区域CNR上形成模制结构110。模制结构110可包括交替堆叠在衬底10上的牺牲层SL和绝缘层ILD。
在模制结构110中，牺牲层SL可由可相对于绝缘层ILD以高蚀刻选择性蚀刻的材料形成或包括此类材料。作为示例，牺牲层SL可以由不同于绝缘层ILD的绝缘材料形成。例如，牺牲层SL可以由氮化硅层形成，绝缘层ILD可以由氧化硅层形成。牺牲层SL可以具有基本上相同的厚度，绝缘层ILD中的至少一个可以具有不同于其它绝缘层的厚度。
例如，模制结构110的形成可包括：形成牺牲层SL和绝缘层ILD交替堆叠在衬底10上的分层结构，以及对分层结构执行修整工艺。这里，修整工艺可以包括以下步骤：在单元阵列区域CAR和连接区域CNR上形成覆盖分层结构的掩模图案(未示出)；使用掩模图案作为蚀刻掩模蚀刻分层结构；蚀刻掩模图案以减小掩模图案的平面面积；以及移除掩模图案；这里，蚀刻分层结构和掩模图案的步骤可以在移除掩模图案的步骤之前重复若干次。
作为修整工艺的结果，模制结构110可以具有阶梯结构，其高度在从连接区域CNR朝向外围电路区域PCR的方向上以阶梯方式减小。模制结构110的垂直高度可以大于外围电路结构PSTR的垂直高度。作为示例，模制结构110的垂直高度可以等于或大于外围电路结构PSTR的高度的大约2倍。
参照图15，在形成模制结构110之后，可在衬底10上形成平坦化绝缘层50。平坦化绝缘层50可以形成为覆盖模制结构110以及外围电路结构PSTR，并且可以具有基本平坦的(平面的)顶表面。平坦化绝缘层50可由相对于牺牲层S1具有蚀刻选择性的绝缘材料形成或包括此类绝缘材料。
在形成平坦化绝缘层50之后，可以在单元阵列区域CAR上形成第一垂直孔VH以穿过模制结构110，并且可以在连接区域CNR上形成第二垂直孔DH以穿过平坦化绝缘层50、模制结构110和虚设绝缘图案12D。
第一垂直孔VH和第二垂直孔DH的形成可以包括：在模制结构110和平坦化绝缘层50上形成掩模图案(未示出)；以及使用掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻模制结构110和平坦化绝缘层50。
当在平面图中观察时，第一垂直孔VH可以沿特定方向布置或呈Z字形形状布置。当在平面图中观察时，第二垂直孔DH可以沿特定方向布置，并且可以形成为在连接区域CNR上穿过牺牲层SL的端部。因为第二垂直孔DH形成在连接区域CNR上，所以与每个第二垂直孔DH相交的牺牲层SL的数量可以随着距外围电路区域PCR的距离减小而减少。在本发明构思的一些实施例中，第一垂直孔VH和第二垂直孔DH可形成为具有小于其上部宽度的下部宽度。
用于形成第一垂直孔VH的各向异性蚀刻工艺可以以过蚀刻方式执行，在这种情况下，由第一垂直孔VH暴露的衬底10的顶表面可以凹进特定深度。
在本发明构思的一些实施例中，在用于形成第一垂直孔VH和第二垂直孔DH的各向异性蚀刻工艺中，衬底10和虚设绝缘图案12D可以具有彼此不同的蚀刻速率，因此，第二垂直孔DH的底表面可以位于比第一垂直孔VH的底表面低的水平高度处。例如，在各向异性蚀刻工艺期间，第一垂直孔VH可以形成为部分地凹入衬底10的顶表面，但是第二垂直孔DH可以形成为暴露虚设绝缘图案12D下方的衬底10。也就是说，当形成第一垂直孔VH以暴露衬底10时，可以形成第二垂直孔DH以穿过虚设绝缘图案12D并暴露虚设绝缘图案12D下方的衬底10。
参照图16，可以形成第一下半导体图案LSP1和第二下半导体图案LSP2以填充第一垂直孔VH和第二垂直孔DH的下区域。
第一下半导体图案LSP1和第二下半导体图案LSP2可以通过选择性外延生长(SEG)工艺形成，其中由第一垂直孔VH和第二垂直孔DH暴露的衬底10用作晶种层。第一下半导体图案LSP1和第二下半导体图案LSP2可以是填充第一垂直孔VH和第二垂直孔DH的下区域的柱形图案。在这种情况下，第一下半导体图案LSP1和第二下半导体图案LSP2可以具有单晶结构或多晶结构，其晶粒尺寸大于通过化学气相沉积技术形成的晶粒尺寸。在一些实施例中，硅可以用于第一下半导体图案LSP1和第二下半导体图案LSP2，但是本发明构思不限于此。例如，在某些实施例中，碳纳米结构、有机半导体材料和化合物半导体材料中的至少一种可用于第一下半导体图案LSP1和第二下半导体图案LSP2。可选地，第一下半导体图案LSP1和第二下半导体图案LSP2可以由多晶半导体材料(例如多晶硅)形成。此外，第一下半导体图案LSP1和第二下半导体图案LSP2可以形成为具有与衬底10的导电类型相同的导电类型。第一下半导体图案LSP1和第二下半导体图案LSP2可以在SEG工艺期间用杂质原位掺杂。
在一些实施例中，在SEG工艺期间，可能从平坦化绝缘层50产生不期望的气体(例如，氢、碳或氮)，然后会通过第二垂直孔排出。不期望的气体会抑制第二垂直孔下方的第二下半导体图案LSP2的生长。因此，第二下半导体图案LSP2可以具有比第一下半导体图案LSP1的高度小的高度。第一下半导体图案LSP1的顶表面可位于比牺牲层SL中的最下面的牺牲层SL的顶表面高的水平高度处，第二下半导体图案LSP2的顶表面可位于牺牲层SL中的最下面的牺牲层SL的底表面(即，衬底10的顶表面)下方。此外，第一下半导体图案LSP1的侧表面可以与最下面的牺牲层SL直接接触，第二下半导体图案LSP2的侧表面可以与虚设绝缘图案12D直接接触。
此外，由于连接区域CNR上的平坦化绝缘层50的厚度随着距外围电路区域PCR的距离减小而增大，所以在SEG工艺期间通过第二垂直孔的不期望的气体的排出量会随着距外围电路区域PCR的距离减小而增大。因此，与外围电路区域PCR的距离越短，第二下半导体图案LSP2的高度越小。
参照图17并结合图5A和图5B，可以在形成第一上半导体图案USP1和第二上半导体图案USP2之前，在第一垂直孔VH和第二垂直孔DH中形成第一垂直绝缘图案VP1和第二垂直绝缘图案VP2。第一垂直绝缘图案VP1和第二垂直绝缘图案VP2的形成可以包括：在具有第一下半导体图案LSP1的第一垂直孔VH和具有第二下半导体图案LSP2的第二垂直孔DH的内表面上均匀地形成垂直绝缘层和第一半导体层(例如，使用沉积方法)；以及对垂直绝缘层和第一半导体层执行各向异性蚀刻工艺以暴露第一下半导体图案LSP1的一部分和第二下半导体图案LSP2的一部分。第一垂直绝缘图案VP1和第二垂直绝缘图案VP2中的每一个可以由单层或多层构成，并且可以用作数据存储层的一部分。例如，第一垂直绝缘图案VP1和第二垂直绝缘图案VP2可以由氧化硅层、氮化硅层或高k介电层中的至少一种形成或包括氧化硅层、氮化硅层或高k介电层中的至少一种。
在形成第一垂直绝缘图案VP1和第二垂直绝缘图案VP2之后，可以在第一垂直孔VH和第二垂直孔DH中形成第一上半导体图案USP1和第二上半导体图案USP2。第一上半导体图案USP1和第二上半导体图案USP2可以分别连接到第一下半导体图案LSP1和第二下半导体图案LSP2。因此，可以分别在第一垂直孔中形成各自包括第一下半导体图案LSP1和第一上半导体图案USP1的第一垂直结构VS1，并且可以分别在第二垂直孔DH中形成各自包括第二下半导体图案LSP2和第二上半导体图案USP2的第二垂直结构VS2。
第一上半导体图案USP1和第二上半导体图案USP2可以通过在设置有第一垂直绝缘图案VP1的第一垂直孔VH和设置有第二垂直绝缘图案VP2的第二垂直孔DH上沉积厚度均匀的半导体层来形成。在本发明构思的一些实施例中，半导体层可以形成为具有保形厚度，但是可能太薄以至于未完全填充第一垂直孔VH和第二垂直孔DH。因此，第一上半导体图案USP1和第二上半导体图案USP2可以限定空的区域或间隙区域，其位于第一垂直孔VH和第二垂直孔DH中并且填充有绝缘间隙填充层或气体材料。
此外，位线导电焊盘PAD1可以形成在第一上半导体图案USP1的顶部中或顶部上，虚设导电焊盘PAD2可以形成在第二上半导体图案USP2的顶部中或顶部上。位线导电焊盘PAD1和虚设导电焊盘PAD2可以是掺杂区域或者可以由导电材料形成。
参照图18，可以在平坦化绝缘层50上形成第一层间绝缘层60以覆盖第一垂直结构VS1和第二垂直结构VS2的顶表面。
在形成第一层间绝缘层60之后，可以执行替换工艺以用电极EL替换牺牲层S1。详细地，替换工艺可以包括：在单元阵列区域CAR和连接区域CNR上形成沟槽(未示出)，以穿过第一层间绝缘层60、平坦化绝缘层50和模制结构110，从而暴露衬底10；去除通过沟槽暴露的牺牲层SL，以在绝缘层之间形成栅极区域GR；然后分别在栅极区域GR中形成电极EL。
这里，沟槽可以形成为在第一方向D1上延伸并且在与第一方向D1交叉的第二方向D2上彼此隔开。在一些实施例中，沟槽可以具有不同的长度，在这种情况下，当在平面图中观察时，模制结构110的在连接区域CNR上的部分可以基本上形成为“H”形。沟槽可形成为与第一垂直结构VS1和第二垂直结构VS2隔开，并暴露牺牲层SL和绝缘层ILD的侧表面。
栅极区域GR的形成可以包括使用蚀刻方案各向同性地蚀刻牺牲层SL，蚀刻方案被选择为相对于平坦化绝缘层50、绝缘层ILD、第一垂直结构VS1和第二垂直结构VS2以及衬底10具有蚀刻选择性。
在一些实施例中，最下面的栅极区域GR可以形成为在单元阵列区域CAR上暴露第一下半导体图案LSP1的侧表面，并且在连接区域CNR上暴露第二垂直绝缘图案VP2的侧表面。在移除模制结构110的牺牲层SL的过程中，第二下半导体图案LSP2可以不暴露于栅极区域GR。
接下来，参照图19，可以在第一下半导体图案LSP1的由最下面的栅极区域GR暴露的侧表面上形成栅极绝缘层15。栅极绝缘层15可以通过热处理工艺形成，在热处理工艺中，使用含有氧原子的环境气体。因此，可以热氧化第一下半导体图案LSP1的由栅极区域GR暴露的侧表面，以形成栅极绝缘层15。
之后，可以分别在栅极区域GR中形成电极EL，并且电极EL的形成可以包括：顺序地形成水平绝缘层、阻挡金属层和金属层以用栅极区域GR覆盖模制结构110；以及各向异性地蚀刻沟槽中的阻挡金属层和金属层。这里，水平绝缘层可以包括氧化硅层和/或高k介电层，并且可以用作数据存储层的一部分。在一些实施例中，阻挡金属层可以由至少一种金属氮化物(例如TiN、TaN或WN)形成或包括至少一种金属氮化物(例如TiN、TaN或WN)。金属层可以由至少一种金属材料(例如W、Al、Ti、Ta、Co或Cu)形成或包括至少一种金属材料(例如W、Al、Ti、Ta、Co或Cu)。
作为替换工艺的结果，可以在衬底10上形成包括电极EL的电极结构ST。在本发明构思的一些实施例中，如参照图4A、图4B和图4C所描述的，每个电极结构ST可以包括垂直地且交替地堆叠在衬底10上的电极EL和绝缘层ILD。
此外，可以在由沟槽暴露的衬底10中形成公共源极区域CSR。公共源极区域CSR可彼此平行且沿第一方向D1延伸，且可沿第二方向D2彼此间隔开。公共源极区域CSR可以通过利用与衬底10不同类型的杂质掺杂衬底10来形成。公共源极区域CSR可以包含例如n型杂质(例如砷(As)或磷(P))。
接着，参照图4A、图4B和图4C，在形成电极结构ST之后，可以形成绝缘间隔物SP以覆盖电极结构ST的侧表面。绝缘间隔物SP的形成可包括：在设有电极结构ST的衬底10上共形地沉积间隔物层；然后对间隔物层执行回蚀工艺以暴露公共源极区域CSR。这里，间隔物层可以由绝缘材料(例如，氧化硅、氮化硅、氮氧化硅或低k介电材料)形成或包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅或低k介电材料)。
可以分别在其中设置有绝缘间隔物SP的沟槽中形成公共源极插塞CSP。在一些实施例中，公共源极插塞CSP可以设置在水平相邻的一对电极EL之间，绝缘间隔物SP可以插入在电极EL与公共源极插塞CSP之间。也就是说，公共源极插塞CSP的侧表面可以被绝缘间隔物SP覆盖。此外，公共源极插塞CSP可平行于电极EL延伸，并且公共源极插塞CSP的顶表面可位于比第一垂直结构VS1和第二垂直结构VS2的顶表面高的水平高度处。
可以在第一层间绝缘层60上形成第二层间绝缘层70以覆盖公共源极插塞CSP的顶表面。接着，可以形成位线接触插塞BPLG以穿过第一层间绝缘层60和第二层间绝缘层70，在一些实施例中，位线接触插塞BPLG可分别耦合到第一垂直结构VS1。此外，可以在连接区域CNR和外围电路区域PCR上形成接触插塞CPLG、PUPLG和PPLG，以将电极EL电连接到外围逻辑电路。位线BL可形成在第二层间绝缘层70上以沿第二方向D2延伸，在一些实施例中，位线BL可耦合到位线接触插塞BPLG。
根据本发明构思的一些实施例，在连接区域上的垂直结构中，外延图案的顶表面设置成比最下面的电极低(设置于低于最下面的电极的水平高度处)，这种设置可以增加虚设垂直结构的上半导体图案与垂直堆叠的电极之间的距离的均匀性。此外，这种构造可以增强设置在连接区域上的接地选择晶体管的击穿电压特性。
此外，根据本发明构思的一些实施例，当在单元阵列区域和连接区域上形成包括外延图案的垂直结构时，可以减少或防止将在形成在连接区域上的垂直孔的侧表面上异常生长的外延图案。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节方面的改变。

Claims (18)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
衬底，包括单元阵列区域和连接区域；
多个电极结构，包括垂直堆叠在所述衬底上的多个电极；
多个第一垂直结构，在所述单元阵列区域上穿过所述电极结构；
多个第二垂直结构，在所述连接区域上穿过所述电极结构；和
虚设绝缘图案，所述虚设绝缘图案设置在所述衬底的所述连接区域中，其中，所述多个第二垂直结构布置成穿过所述虚设绝缘图案并直接接触所述衬底，
其中，所述第一垂直结构和所述第二垂直结构中的每一个垂直结构都包括连接到所述衬底的下半导体图案和连接到所述下半导体图案的上半导体图案，其中，所述第一垂直结构的下半导体图案的顶表面设置成高于所述电极中的最下面的电极的顶表面，并且所述第二垂直结构的下半导体图案的顶表面设置成低于所述电极中的最下面的电极的底表面，
其中，所述第一垂直结构的所述下半导体图案和所述第二垂直结构的所述下半导体图案均包括外延图案。
2.根据权利要求1所述的三维半导体存储器装置，其中，所述第二垂直结构的底表面设置成低于所述第一垂直结构的底表面。
3.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
多个第一垂直绝缘图案，设置在所述第一垂直结构的上半导体图案与所述电极结构之间，所述第一垂直绝缘图案的底表面设置成高于所述电极中的最下面的电极的顶表面；和
多个第二垂直绝缘图案，设置在所述第二垂直结构的上半导体图案与所述多个电极结构之间，所述第二垂直绝缘图案的底表面设置成低于所述电极中的最下面的电极的底表面。
4.根据权利要求1所述的三维半导体存储器装置，其中，所述电极中的最下面的电极的侧表面与所述多个第一垂直结构之间的距离不同于所述多个电极中的最下面的电极的侧表面与所述多个第二垂直结构之间的距离。
5.根据权利要求1所述的三维半导体存储器装置，其中，所述多个电极结构在所述连接区域上具有阶梯结构，并且
与每个所述第二垂直结构相交的电极的数量少于与每个所述第一垂直结构相交的电极的数量。
6.根据权利要求1所述的三维半导体存储器装置，其中，所述第二垂直结构包括最靠近所述单元阵列区域的第一个第二垂直结构和远离所述单元阵列区域的第二个第二垂直结构，
所述第一个第二垂直结构的第二下半导体图案具有第一高度，
所述第二个第二垂直结构的第二下半导体图案具有第二高度，并且
所述第一高度大于所述第二高度。
7.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
衬底，包括单元阵列区域和连接区域；
电极结构，包括在垂直于所述衬底的顶表面的第一方向上堆叠的多个电极，所述电极结构在所述连接区域上具有阶梯形状；
第一垂直结构，在所述单元阵列区域上穿过所述电极结构，所述第一垂直结构包括与所述衬底接触的第一下半导体图案和连接到所述第一下半导体图案的第一上半导体图案；
第二垂直结构，在所述连接区域上穿过所述电极结构，所述第二垂直结构包括与所述衬底接触的第二下半导体图案和连接到所述第二下半导体图案的第二上半导体图案，
其中，所述第二垂直结构的底表面位于比所述第一垂直结构的底表面低的水平高度处；以及
虚设绝缘图案，所述虚设绝缘图案设置在所述衬底的所述连接区域中，其中，所述第二垂直结构布置成穿过所述虚设绝缘图案并直接接触所述衬底，并且
其中，所述第二下半导体图案的最上表面位于比所述第一下半导体图案的最下表面低的水平高度处。
8.根据权利要求7所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
第一垂直绝缘图案，设置在所述第一上半导体图案与所述电极结构之间，所述第一垂直绝缘图案的底表面设置成高于所述电极中的最下面的电极的顶表面；和
第二垂直绝缘图案，设置在所述第二上半导体图案与所述电极结构之间，所述第二垂直绝缘图案延伸成具有置于所述第二下半导体图案与所述电极结构之间的部分，从而具有设置成比所述电极中的最下面的电极的底表面低的底表面。
9.根据权利要求8所述的三维半导体存储器装置，其中，所述第二下半导体图案的所述最上表面位于比所述第二垂直绝缘图案的最下表面低的水平高度处。
10.根据权利要求7所述的三维半导体存储器装置，所述三维半导体存储器装置还包括设置在所述衬底的连接区域中的虚设绝缘图案，
其中，所述第二垂直结构穿过所述虚设绝缘图案并与所述衬底接触。
11.根据权利要求7所述的三维半导体存储器装置，其中，所述第二下半导体图案的最上表面位于比所述衬底的顶表面低的水平高度处。
12.根据权利要求7所述的三维半导体存储器装置，其中，在所述第二下半导体图案和所述第二上半导体图案相遇的水平高度处，所述第二下半导体图案的宽度与所述第二垂直绝缘图案的宽度基本相同。
13.根据权利要求7所述的三维半导体存储器装置，所述三维半导体存储器装置包括多个所述第二垂直结构，所述多个第二垂直结构包括最靠近所述单元阵列区域的第一个第二垂直结构和远离所述单元阵列区域的第二个第二垂直结构，
所述第一个第二垂直结构的第二下半导体图案具有第一高度，
所述第二个第二垂直结构的第二下半导体图案具有第二高度，并且
所述第一高度大于所述第二高度。
14.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
衬底，包括单元阵列区域和连接区域；
虚设绝缘图案，设置在所述衬底的连接区域中；
电极结构，设置在所述衬底的单元阵列区域上，所述电极结构延伸到所述连接区域的所述虚设绝缘图案上，所述电极结构包括垂直堆叠在所述衬底上的多个电极；
第一垂直结构，在所述单元阵列区域上穿过所述电极结构且直接接触所述衬底；和
第二垂直结构，在所述连接区域上穿过所述电极结构和所述虚设绝缘图案并直接接触所述衬底，
其中，所述虚设绝缘图案的底表面位于比所述衬底的顶表面低的水平高度处。
15.根据权利要求14所述的三维半导体存储器装置，其中，所述第一垂直结构和所述第二垂直结构中的每个垂直结构都包括连接到所述衬底的下半导体图案和连接到所述下半导体图案的上半导体图案，
所述第一垂直结构的下半导体图案的顶表面设置成高于所述电极中的最下面的电极的顶表面，并且
所述第二垂直结构的下半导体图案的顶表面设置成低于所述电极中的最下面的电极的底表面。
16.根据权利要求15所述的三维半导体存储器装置，其中，所述第二垂直结构的下半导体图案的侧表面与所述虚设绝缘图案接触。
17.根据权利要求14所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
多个第一垂直绝缘图案，设置在所述第一垂直结构与所述电极结构之间，所述多个第一垂直绝缘图案各自的底表面设置成高于所述电极中的最下面的电极的顶表面；
多个第二垂直绝缘图案，设置在所述第二垂直结构与所述电极结构之间，所述多个第二垂直绝缘图案各自的底表面设置成低于所述电极中的最下面的电极的底表面。
18.根据权利要求14所述的三维半导体存储器装置，其中，所述第二垂直结构的底表面位于比所述虚设绝缘图案的底表面低的水平高度处，所述第二垂直结构包括最靠近所述单元阵列区域的第一个第二垂直结构和远离所述单元阵列区域的第二个第二垂直结构，
所述第一个第二垂直结构的第二下半导体图案具有第一高度，
所述第二个第二垂直结构的第二下半导体图案具有第二高度，并且
所述第一高度大于所述第二高度。
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