CN106601752A - 三维半导体存储装置和竖直集成电路装置 - Google Patents

三维半导体存储装置和竖直集成电路装置 Download PDF

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Abstract

公开了一种三维半导体存储装置和一种竖直集成电路装置，所述竖直集成电路装置可包括基底，基底具有第一区域和第二区域，第一区域被预留用于竖直集成电路装置的第一功能电路，其中，第一功能电路具有横跨第一区域的基本恒定的顶表面水平，第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开。第二功能电路可具有横跨第二区域的变化的顶表面水平。掺杂的氧化抑制材料可被包括在基底中并且可分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。

Description

三维半导体存储装置和竖直集成电路装置
本专利申请要求于2015年11月27日提交到韩国知识产权局的第10-2015-0167754号韩国专利申请以及于2015年10月8日提交到美国专利商标局的第62/239,054号美国临时申请的优先权，每个专利申请的全部内容通过引用被包含于此。
技术领域
本公开涉及半导体领域，具体地，涉及三维半导体存储装置。
背景技术
一般的二维(2D)或平面半导体器件的集成可以主要由单位存储单元所占有的面积决定，并且会受精细图案形成技术的水平影响。然而，增加图案精细度会需要的昂贵的工艺设备会对二维或平面半导体装置的集成度的增加设定实际的限制。为了克服这样的限制，最近已经提出包括三维布置的存储单元的三维半导体存储装置。
发明内容
在一些实施例中，竖直集成电路装置可包括基底，基底具有第一区域和第二区域，第一区域被预留用于竖直集成电路装置的第一功能电路，其中，第一功能电路具有横跨第一区域的基本恒定的顶表面水平，第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开。第二功能电路可具有横跨第二区域的变化的顶表面水平。掺杂的氧化抑制材料可被包括在基底中，并且可分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。
在一些实施例中，三维半导体存储装置可包括在基底中的氧化抑制层和在氧化抑制层上的多个堆叠件，其中，每个堆叠件包括在氧化抑制层上的水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极。多个竖直结构可穿过堆叠件并且接触基底。
在一些实施例中，三维半导体存储装置可包括基底，基底包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域。多个堆叠件可从单元阵列区域延伸到连接区域，其中，每个堆叠件包括水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极。氧化抑制层可在基底中，其中，氧化抑制层与水平栅极绝缘层接触。
附图说明
通过下面结合附图的简要描述将更加清楚地理解示例实施例。附图表示在这里描述的非限制性的示例实施例。
图1是示例性地示出根据发明构思的一些示例实施例的三维半导体存储装置的芯片布局的平面图。
图2是示意性地示出根据发明构思的一些示例实施例的三维半导体存储装置的框图。
图3是根据发明构思的一些示例实施例的三维半导体存储装置的示意性电路图。
图4是根据发明构思的一些示例实施例的三维半导体存储装置的平面图。
图5A至图14A是沿图4的线I-I'截取的示出根据发明构思的一些示例实施例的制造三维半导体存储装置的方法的剖视图。
图5B至图14B是沿图4的线II-II'截取的示出根据发明构思的一些示例实施例的制造三维半导体存储装置的方法的剖视图。
图15A至图17A分别是示出图11A至图13A的部分“A”的放大剖视图。
图15B至图17B分别是示出图11B至图13B的部分“B”的放大剖视图。
图18是示出图14B的部分“C”的放大剖视图。
图19A和图19B分别是示出分别沿线I-I'和线II-II'截取的部分“A”和部分“B”的放大剖视图，以示出根据发明构思的一些示例实施例的三维半导体存储装置。
图20A至图20E是各自示出了图14B的部分“D”并且示出根据发明构思的一些示例实施例的三维半导体存储装置的数据存储层的放大剖视图。
图21是示出根据发明构思的一些示例实施例的三维半导体存储装置的部分的电路图。
图22是沿图4的线I-I'截取的示出根据发明构思的一些示例实施例的三维半导体存储装置的剖视图。
图23A和图23B是分别沿图4的线I-I'和线II-II'截取的示出根据发明构思的一些示例实施例的三维半导体存储装置的剖视图。
图24A和图24B是分别示出图23A的部分“A”和部分“B”的放大的剖视图，图24C是示出图23B的部分“C”的放大剖视图。
图25是根据发明构思的一些示例实施例的三维半导体存储装置的框图。
图26是根据发明构思的一些示例实施例的三维半导体存储装置的剖视图。
应该注意的是，这些附图意图示出在某些示例实施例中利用的方法、结构和/或材料的通常的特征，并且意图弥补以下提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不精确地反映任何给出的实施例的结构或性能特征，并且不应被解释为限定或限制示例实施例包括的值或性质的范围。例如，为了清楚，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各种附图中的相似或相同的附图标记的使用意图表示存在相似或相同的元件或特征。
具体实施方式
现在，在下文中将参照示出了发明构思的示例性实施例的附图对发明构思进行更加充分地描述。通过以下将参照附图被更详细地描述的示例性实施例，发明构思和实现所述发明构思的方法将是明显的。然而，发明构思的实施例可以以不同的形式实施，并且不应被解释为限制于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完全的，并且将把发明构思的范围充分地传达给本领域的技术人员。
如在这里使用的，除非上下文另有明确指示，否则单数术语“一个”、“一种”和“该/所述”也意图包括复数形式。将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接地连接或直接地结合到所述另一元件，或者可以存在中间元件。
类似地，将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接地”意味着没有中间元件。另外，将利用作为发明构思的理想的示例性视图的剖视图来描述具体实施方式中的实施例。因此，示例性视图的形状可以根据制造技术和/或允许误差来修改。因此，发明构思的实施例不限于在示例性视图中示出的具体形状，而是可以包括可以根据制造工艺创建的其它形状。
在这里示出并解释的本发明构思的多个方面的示例性实施例包括它们的互补对应部分。贯穿说明书，相同的附图标号或相同的附图标记表示相同的元件。
图1是示例性地示出根据发明构思的一些示例实施例的三维半导体存储装置的芯片布局的平面图。图2是示出根据发明构思的一些示例实施例的三维半导体存储装置的框图。
参照图1，三维半导体存储装置可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括至少一个行解码器区域ROW DCR、至少一个页缓冲区域PBR和至少一个列解码器区域COL DCR。此外，连接区域CNR可以设置在单元阵列区域CAR与每个行解码器区域ROW DCR之间。
参照图1和图2，包括多个存储单元的存储单元阵列1可以设置在单元阵列区域CAR上。除了存储单元之外，存储单元阵列1还可以包括电连接到存储单元的字线和位线。存储单元阵列1可以包括多个存储块BLK0至BLKn，每个存储块被构造为独立地执行擦除操作。将参照图3来更详细地描述存储单元阵列1。
在每个行解码器区域ROW DCR中，可以设置行解码器2来允许选择设置在存储单元阵列1中的字线。互连结构可以设置在连接区域CNR上，以使存储单元阵列1电连接到行解码器2。行解码器2可以被构造为根据地址信息来选择存储单元阵列1的存储块BLK0至BLKn中的具体的一个存储块，而且选择被选择的存储块的字线中的具体的一条字线。另外，行解码器2可以被构造为响应于来自控制电路的控制信号而将由电压发生器产生的字线电压提供到被选择的字线和未被选择的字线。
在每个页缓冲区域PBR中，至少一个页缓冲器3可以设置为读出在存储单元中存储的数据。根据操作模式，每个页缓冲器3可以执行临时存储将存储在存储单元中的数据的过程或者读出在存储单元中存储的数据的过程。例如，页缓冲器3可以在编程操作模式中用作写入驱动器或者在读取操作模式中用作感测放大器。
连接到存储单元阵列1的位线的列解码器4可以设置在每个列解码器区域COL DCR中。列解码器4可以被构造为提供在页缓冲器3与外部装置(例如，存储控制器)之间的数据传输路径。
图3是示出根据发明构思的一些示例实施例的三维半导体存储装置的单元阵列的示意性电路图。
参照图3，根据发明构思的一些示例实施例的半导体存储装置的单元阵列可以包括共源极线CSL、多条位线BL和设置在共源极线CSL与位线BL之间的多个单元串CSTR。
位线BL可以二维地布置，并且多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共用地连接到共源极线CSL。即，多个单元串CSTR可以设置在共源极线CSL与一条位线BL之间。作为示例，单元阵列可以包括多条二维布置的共源极线CSL。在一些实施例中，共源极线CSL可以彼此连接并且可以处于等电位状态，但在某些实施例中，共源极线CSL可以彼此电分离，从而它们可被独立控制。
每个单元串CSTR可以包括结合到共源极线CSL的地选择晶体管GST、结合到位线BL的串选择晶体管SST和设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以串联连接。
地选择晶体管GST的源极区域可以共同地连接到共源极线CSL。另外，至少一条地选择线GSL、多条字线WL0至WL3和多条串选择线SSL可以设置在共源极线CSL与位线BL之间以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MCT可以包括数据存储元件或数据存储层。
图4是根据发明构思的一些示例实施例的三维半导体存储装置的平面图。图5A至图14A和图5B至图14B是示出根据发明构思的一些示例实施例的制造三维半导体存储装置的方法的剖视图。详细地，图5A至图14A是均沿图4的线I-I'截取的剖视图，图5B至图14B是均沿图4的线II-II'截取的剖视图。
图15A至图17A分别是示出图11A至图13A的部分“A”的放大剖视图，图15B至图17B分别是示出图11B至图13B的部分“B”的放大剖视图。图18是示出图14B的部分“C”的放大剖视图。
参照图4、图5A和图5B，基底10可以包括单元阵列区域CAR、连接区域CNR和外围电路区域PR。连接区域CNR可以设置在单元阵列区域CAR与外围电路区域PR之间。
基底10可以是半导体材料(例如，硅晶片)、绝缘材料(例如，玻璃)或者覆盖有绝缘材料的半导体或导电材料中的一种。例如，基底10可以是第一导电类型的硅晶片。
外围逻辑电路可以设置在基底10的外围电路区域PR上以从存储单元读取数据或将数据写入存储单元。如参照图2所描述的，外围逻辑电路可以包括行解码器2和列解码器4、页缓冲器3以及控制电路5。例如，外围逻辑电路可以包括电连接到存储单元的NMOS晶体管和PMOS晶体管、电阻器以及电容器。
例如，可以在基底10的外围电路区域PR上形成器件隔离层21以限定外围有源区域ACT。外围栅电极23可以形成为与外围有源区域ACT交叉，外围栅极绝缘层22可以形成在外围栅电极23与基底10之间。外围栅电极23可以由掺杂多晶硅、金属硅化物或金属中的至少一种形成或者包括掺杂多晶硅、金属硅化物或金属中的至少一种，外围栅极绝缘层22可以是通过热氧化工艺形成的氧化硅层。另外，可以通过将N型或P型掺杂剂离子注入基底10的有源区域ACT中而在外围栅电极23的两侧处形成源极/漏极区域24。
在形成外围逻辑电路之后，可以形成外围绝缘层25以覆盖设置有外围逻辑电路的基底10。外围绝缘层25可以包括多个绝缘层(例如，包括氧化硅层、氮化硅层、氮氧化硅层或低k介电层中的至少一层)。
参照图4、图6A和图6B，可以将外围绝缘层25图案化来形成使基底10的单元阵列区域CAR和连接区域CNR暴露的外围绝缘图案25P。由于形成外围绝缘图案25P，可以在基底10的外围电路区域PR上形成外围逻辑结构PSTR，这里，外围逻辑结构PSTR可以包括外围栅极绝缘层22、外围栅电极23、源极/漏极区域24和外围绝缘图案25P。
形成外围绝缘图案25P可以包括在外围绝缘层25上形成掩模图案以覆盖外围电路区域PR以及使用掩模图案作为蚀刻掩模来蚀刻外围绝缘层25。
例如，可以通过使用等离子体的蚀刻工艺来蚀刻外围绝缘层25。蚀刻工艺可以是等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、射频电感耦合等离子体反应离子蚀刻(ICP-RIE)工艺或离子束蚀刻(IBE)工艺。
作为示例，可以使用包含碳氟(CxFy)类气体或氢氟碳(CxHyFz)类气体的蚀刻气体来执行蚀刻外围绝缘层25的工艺。例如，蚀刻气体可以包含CF4、C3F8、C4F8或CH2F2中的至少一种气体。
在一些实施例中，在形成外围绝缘图案25P之后，可以在由外围绝缘图案25P暴露的基底10上形成氧化抑制层11。氧化抑制层11可以相邻于基底10的顶表面而形成。例如，氧化抑制层11可以包括氧化抑制材料(例如，碳C、氮N或氟F)。氧化抑制层11可以形成为具有从大约至的范围的厚度。
在在使用等离子体蚀刻外围绝缘层25的工艺中使用包含碳和氟的蚀刻气体的情况下，在蚀刻气体中的碳原子可以电离。这样的碳离子可以用来在由外围绝缘图案25P暴露的基底10的顶表面上形成氧化抑制层11。换言之，可以在用于形成外围绝缘图案25P的蚀刻工艺期间原位形成氧化抑制层11。另外，氧化抑制层11中的碳浓度可以根据在等离子体蚀刻工艺中的RF功率条件而改变。例如，如果用高RF功率来执行等离子体蚀刻工艺，则渗入基底10的暴露的顶表面的碳离子的数量可以增加。
在某些实施例中，可以通过将氧化抑制材料注入基底10来形成氧化抑制层11，外围绝缘图案25P可以在这样的离子注入工艺中用作离子注入掩模。
在一些实施例中，在形成外围绝缘图案25P之后，可以在由外围绝缘图案25P暴露的基底10中形成第一导电类型的阱杂质层10P。例如，可以基底10的单元阵列区域CAR和连接区域CNR中形成阱杂质层10P。可以通过将第一导电类型的杂质注入基底10中来形成阱杂质层10P。如果形成阱杂质层10P，则基底10可以包括第二导电类型的半导体层，并且可以在第二导电类型的半导体层中形成阱杂质层10P。
在某些实施例中，可以通过将氧化抑制材料注入基底10中来形成氧化抑制层11，可以将注入氧化抑制材料的工艺作为形成阱杂质层10P的工艺的一部分来执行。
参照图4、图7A和图7B，可以在基底10上形成模结构100以覆盖单元阵列区域CAR和连接区域CNR。模结构100可以形成为具有在从连接区域CNR向着外围电路区域PR的方向上阶梯式地减小的厚度(阶梯结构)。
例如，形成模结构100可以包括在基底10上形成层状结构和在层状结构上执行修整(trimming)工艺。
在一些实施例中，可以形成层状结构以覆盖单元阵列区域CAR的基底10和外围逻辑结构PSTR。层状结构可以包括形成在基底10上的缓冲绝缘层ILDa以及交替地并且竖直地堆叠在缓冲绝缘层ILDa上的牺牲层SL和绝缘层ILD。缓冲绝缘层ILDa可以是可以通过热氧化工艺或沉积工艺形成的氧化硅层。在一些示例实施例中，缓冲绝缘层ILDa可以形成在氧化抑制层11上并且可以接触氧化抑制层11。
在层状结构中，牺牲层SL可以由可相对于绝缘层ILD以高蚀刻选择性进行蚀刻的材料形成。例如，牺牲层SL和绝缘层ILD可以按这样的方式来选择，即，它们在使用化学溶液的湿蚀刻工艺中具有高蚀刻选择性并且在使用蚀刻气体的干蚀刻工艺中具有低蚀刻选择性。作为示例，牺牲层SL和绝缘层ILD可以由相对于彼此具有蚀刻选择性的绝缘材料形成。换言之，牺牲层SL可以由与绝缘层ILD不同的绝缘材料形成。例如，牺牲层SL可以是硅层、氧化硅层、碳化硅层、硅锗层、氮氧化硅层、氮化硅层或低k介电层中的至少一个。绝缘层ILD可以是硅层、氧化硅层、碳化硅层、氮氧化硅层、氮化硅层或低k介电层中的至少一个，但绝缘层ILD可以由不同于牺牲层SL而选择的材料形成。例如，牺牲层SL可以由氮化硅层形成，绝缘层ILD可以由低k介电层形成。在某些实施例中，牺牲层SL可以由导电材料形成，绝缘层ILD可以由绝缘材料形成。
牺牲层SL和绝缘层ILD可以通过热化学气相沉积(热CVD)工艺、等离子体增强CVD工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺来沉积。
在层状结构中，牺牲层SL可以形成为具有基本相同的厚度。可选择地，牺牲层SL的最上层和最下层可以形成为比它们之间的其它层厚。绝缘层ILD可以具有基本相同的厚度，或者绝缘层ILD中的至少一层可以具有与其它层不同的厚度。此外，作为层状结构的最下层的缓冲绝缘层ILDa可以形成为比在其上的牺牲层SL和绝缘层ILD薄。例如，缓冲绝缘层ILDa可以具有比绝缘层ILD的最小厚度小的厚度。
随后，可以执行使层状结构图案化的修整工艺以在连接区域CNR上形成阶梯结构。详细地，修整工艺可以包括以下步骤：形成掩模图案以覆盖在单元阵列区域CAR和连接区域CNR上的层状结构；使用掩模图案作为蚀刻掩模来蚀刻层状结构；蚀刻掩模图案以减小掩模图案的平面区域；以及去除掩模图案，并且在去除掩模图案之前，可以重复多次蚀刻层状结构和掩模图案的步骤。由于修整工艺，可以在基底10的单元阵列区域CAR和连接区域CNR上形成模结构100。模结构100可以与外围逻辑结构PSTR隔开，基底10可以在模结构100与外围逻辑结构PSTR之间部分地暴露。模结构100可以具有厚度在从连接区域CNR向着外围电路区域PR的方向上减小的阶梯结构。换言之，绝缘层ILD和牺牲层SL可以具有位于连接区域CNR上的端部，绝缘层ILD和牺牲层SL可以具有随着离基底10的顶表面的距离增加而减小的区域(或面积)。换言之，当在从连接区域CNR向着外围电路区域PR的方向上观察时，模结构100的厚度可以以阶梯的方式减小。
随后，如图7A和图7B所示，可以在基底10上形成填充绝缘层120以覆盖模结构100和外围逻辑结构PSTR。填充绝缘层120可以由相对于牺牲层具有蚀刻选择性的绝缘材料形成。
形成填充绝缘层120可以包括在基底10上沉积绝缘层以覆盖模结构100和外围逻辑结构PSTR，以及然后对绝缘层执行平坦化工艺。结果，填充绝缘层120可以形成为覆盖在连接区域CNR上的模结构100的牺牲层SL的端部并且覆盖在外围电路区域PR上的外围逻辑结构PSTR，并且填充绝缘层12可以具有平坦的顶表面。在一些实施例中，填充绝缘层120可以覆盖氧化抑制层11的在模结构100与外围逻辑结构PSTR之间暴露的部分。
填充绝缘层120可以由例如高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、等离子体增强TEOS、O3-TEOS、未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃(FSG)、旋涂玻璃(SOG)、Tonen硅氮烷(tonen silazene，TOSZ)或它们的任何组合中的至少一种形成。另外，填充绝缘层120可以包括或还可以包括氮化硅层、氮氧化硅层或低k介电层。
参照图4、图8A和图8B，可以形成多个竖直孔H和DH以穿过模结构100。在一些实施例中，竖直孔H和DH可以包括形成在单元阵列区域CAR上的单元竖直孔H和形成在连接区域CNR上的虚设竖直孔DH。
在一些示例实施例中，形成竖直孔H和DH可以包括在模结构100上形成掩模图案和使用掩模图案作为蚀刻掩模来各向异性地蚀刻模结构100。在某些实施例中，可以在各向异性蚀刻工艺期间过蚀刻基底10的顶表面，因此，基底10的顶表面的由竖直孔H和DH暴露的部分可以凹进为具有特定的深度。在一些实施例中，竖直孔H和DH可以形成为穿过氧化抑制层11，从而使在基底10中的阱杂质层10P暴露。可以以这样的方式来形成竖直孔H和DH，即竖直孔H和DH的下部宽度小于其上部宽度。
此外，当在平面图中观察时，单元竖直孔H可以沿特定方向或以Z字形图案布置。虚设竖直孔DH可以形成为穿过填充绝缘层120和牺牲层SL的端部。因为虚设竖直孔DH形成在连接区域CNR上，所以与虚设竖直孔DH交叉的牺牲层SL的数量与虚设竖直孔DH和外围电路区域PR之间的距离成正比。
在一些实施例中，虚设竖直孔DH可以形成为穿过一些牺牲层SL的端部，并且可以以预定的间隔彼此隔开，但发明构思不限于此。例如，在某些实施例中，虚设竖直孔DH可以形成为穿过一个牺牲层SL的端部。可选择地，可以省略虚设竖直孔DH的形成。
然后，可以在竖直孔H和DH的下部区域中形成下半导体图案LSP。
在一些实施例中，如图15A和15B所示，下半导体图案LSP可以设置为穿过氧化抑制层11并且可以与阱杂质层10P接触。换言之，下半导体图案LSP的底表面可以位于比基底10的顶表面和氧化抑制层11的底表面低的水平处。另外，下半导体图案LSP可以与设置在模结构100的下部水平处的牺牲层SL以及绝缘层ILD中的一些的侧壁接触。下半导体图案LSP可以形成为覆盖牺牲层SL中的至少一个的侧壁。下半导体图案LSP的顶表面可以位于相邻的一对牺牲层SL之间。
可以通过其中将由竖直孔H和DH暴露的基底10用作种子层的选择性外延生长(SEG)工艺来形成下半导体图案LSP。因此，下半导体图案LSP可以是形成为填充竖直孔H和DH中的每个的下部区域的柱状结构。在这种情况下，下半导体图案LSP可以具有单晶结构或具有比通过CVD技术形成的半导体材料的晶粒尺寸大的晶粒尺寸的多晶结构。下半导体图案LSP可以包括硅，但发明构思不限于此。例如，下半导体图案LSP可以包括碳纳米结构、有机半导体材料和化合物半导体材料中的至少一种。可选择地，下半导体图案LSP可以由多晶半导体材料(例如，多晶硅)形成。
下半导体图案LSP可以形成为具有与基底10相同的导电类型。可以在选择性外延生长工艺期间使下半导体图案LSP原位掺杂。可选择地，可以在形成下半导体图案LSP之后通过附加的离子注入工艺来掺杂下半导体图案LSP。
参照图4、图9A和图9B，可以在设置有下半导体图案LSP的竖直孔H和DH中形成上半导体图案USP。结果，可以在单元竖直孔H中形成竖直结构VS，可以在虚设竖直孔DH中形成虚设竖直结构DVS。这里，每个竖直结构VS可以包括下半导体图案LSP和上半导体图案USP，每个虚设竖直结构DVS可以包括下半导体图案LSP和上半导体图案USP。
例如，如图15A和图15B中所示，上半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以结合到下半导体图案LSP并且可以具有拥有闭合的底部和开口的顶部的管形状或通心粉(macaroni)形状。可以用绝缘间隙填充图案VI来填充第一半导体图案SP1的内部空间。另外，第一半导体图案SP1可以与第二半导体图案SP2的内表面和下半导体图案LSP的顶表面接触。换言之，第一半导体图案SP1可以允许第二半导体图案SP2电连接到下半导体图案LSP。第二半导体图案SP2的形状可以类似于顶部和底部是开口的中空管或通心粉。第二半导体图案SP2可以与下半导体图案LSP隔开(即，不接触)。第一半导体图案SP1和第二半导体图案SP2可以为非掺杂状态，或者可以掺杂为具有与基底10相同的导电类型。第一半导体图案SP1和第二半导体图案SP2可以由掺杂半导体材料或本征半导体材料(例如，硅Si、锗Ge或它们的化合物)中的至少一种形成，或者包括掺杂半导体材料或本征半导体材料(例如，硅Si、锗Ge或它们的化合物)中的至少一种。此外，第一半导体图案SP1和第二半导体图案SP2可以形成为具有多晶结构、非晶结构和单晶结构中的一种。第一半导体图案SP1和第二半导体图案SP2中的每个可以是通过ALD和CVD工艺中的一种形成的多晶硅层。
可以在上半导体图案USP上分别形成导电焊盘PAD。每个导电焊盘PAD可以是掺杂的杂质区域或可以由导电材料形成。
此外，在一些示例实施例中，如图15A和图15B中所示，在形成上半导体图案USP之前，可以在竖直孔H和DH中的每个中形成竖直绝缘图案VP。竖直绝缘图案VP可以包括一层或更多层。在一些示例实施例中，竖直绝缘图案VP可以用作数据存储层的一部分。例如，竖直绝缘图案VP可以包括可以用作闪存器件的存储器元件的电荷存储层。电荷存储层可以是捕获绝缘层或拥有导电纳米点的绝缘层。在某些实施例中，竖直绝缘图案可以包括展现出可相变或可变电阻性质的至少一层。
参照图4、图10A和图10B，可以在填充绝缘层120上形成覆盖绝缘层125以覆盖竖直结构VS和DVS的顶表面。然后，可以使覆盖绝缘层125和模结构100图案化以形成使基底10暴露的沟槽T。
例如，形成沟槽T可以包括：在模结构100上形成掩模图案以限定沟槽T的位置，然后，使用掩模图案作为蚀刻掩模来蚀刻模结构100。
沟槽T可以形成为与竖直结构VS隔开并且可以形成为使牺牲层SL和绝缘层ILD的侧壁暴露。当在平面图中观察时，沟槽T可以形成为具有在第一方向D1上延伸的线性形状或矩形形状，另外，沟槽T可以形成为使基底10的顶表面暴露。沟槽T的形成可以以过蚀刻方式来执行，因此，可以使由沟槽T暴露的基底10的顶表面部分地凹进。在一些示例实施例中，虽然使用各向异性蚀刻工艺来形成沟槽T，但沟槽T可以形成为具有倾斜或弯曲的侧壁。
由于形成沟槽T，模结构100可以具有在第一方向D1上延伸的多个线形部分。另外，多个竖直结构VS可以设置为穿过模结构100的每个线型部分。
在一些示例实施例中，在形成沟槽T之后，可以在由沟槽T暴露的基底10中形成共源极区域CSR。共源极区域CSR可以彼此平行地并且在第一方向D1上延伸，并且可以在第二方向D2上彼此隔开。例如，共源极区域CSR可以在模结构100之间的阱杂质层10P中形成并且与模结构100的侧壁相邻。可以通过用具有与基底10的导电类型不同的导电类型的杂质掺杂基底10来形成共源极区域CSR。例如，共源极区域CSR可以包括n型杂质(例如，砷(As)或磷(P))。
参照图4、图11A和图11B，可以去除由沟槽T暴露的牺牲层SL以在绝缘层ILD之间形成栅极区域GR。
形成栅极区域GR可以包括使用相对于缓冲绝缘层ILDa、绝缘层ILD、竖直结构VS和基底10具有蚀刻选择性的蚀刻配方对牺牲层SL进行各向同性蚀刻。这里，可以通过各向同性蚀刻工艺来充分地去除牺牲层SL。例如，在牺牲层SL由氮化硅层形成并且绝缘层ILD由氧化硅层形成的情况下，可以通过使用包含磷酸的蚀刻溶液的各向同性蚀刻工艺来执行蚀刻步骤。此外，竖直绝缘图案VP可以在用于形成栅极区域GR的各向同性蚀刻工艺中用作蚀刻停止层。栅极区域GR可以从沟槽T水平地延伸并且可以形成在绝缘层ILD之间。因此，可以通过栅极区域GR使竖直绝缘图案VP的侧壁或竖直结构VS的侧壁部分地暴露。换言之，可以通过竖直相邻的绝缘层ILD和竖直绝缘图案VP的侧壁来限定每个栅极区域GR。
在一些示例实施例中，如图15A和图15B中所示，栅极区域GR中的最下侧的一个可以形成为使下半导体图案LSP的侧壁的一部分暴露并且形成为使缓冲绝缘层ILDa暴露。如图15A和图15B中所示，在形成栅极区域GR之后，由栅极区域GR暴露的缓冲绝缘层ILDa可以具有第一厚度t1。在一些示例实施例中，第一厚度t1可以大于或等于氧化抑制层11的厚度。
参照图4、图12A和图12B，可以在由栅极区域GR暴露的下半导体图案LSP的侧壁上形成竖直栅极绝缘层13，并且可以在氧化抑制层11的表面上形成水平栅极绝缘层ILDb。
在一些示例实施例中，可以通过使用含氧气体作为环境气体的热处理工艺来形成竖直栅极绝缘层13和水平栅极绝缘层ILDb。在这种情况下，可以根据表面是否包括硅原子以促进与含氧气体的反应而在表面上选择性地形成竖直栅极绝缘层13和水平栅极绝缘层ILDb。
例如，参照图16A和图16B，可以通过在热氧化工艺期间供给的氧原子与在下半导体图案LSP上存在的硅原子之间的化学反应来形成竖直栅极绝缘层13。换言之，可以在热氧化工艺期间消耗由栅极区域GR暴露的下半导体图案LSP的硅原子。因此，在形成竖直栅极绝缘层13之后，下半导体图案LSP在由栅极区域GR暴露的中间部分处与接触绝缘层的上部分相比可以是较窄的。另外，竖直栅极绝缘层13可以具有圆形的表面。
因为缓冲绝缘层ILDa足够薄而允许氧原子在热氧化工艺期间通过其穿过，所以可以通过在热氧化工艺期间供给的氧原子与基底10的硅原子之间的化学反应来形成水平栅极绝缘层ILDb。因此，可以消耗在缓冲绝缘层ILDa下方的基底10的硅原子来允许缓冲层ILDa具有增加的厚度，结果，可以在基底10上形成水平栅极绝缘层ILDb。换言之，如图16A和图16B所示，水平栅极绝缘层ILDb可以具有比在热氧化工艺之前的缓冲绝缘层ILDa的第一厚度t1(例如，图15A和图15B中所示)大的第二厚度t2。例如，第二厚度t2可以比氧化抑制层11的厚度大。第二厚度t2可以比每个绝缘层ILD的厚度小。另外，第二厚度t2可以基本上等于竖直栅极绝缘层13的厚度。例如，水平栅极绝缘层ILDb的第二厚度t2可以在从大约至大约的范围。
在一些示例实施例中，缓冲绝缘层ILDa可以接触氧化抑制层11，在这种情况下，由于在氧化抑制层11中的氧化抑制材料，可以在用于形成竖直栅极绝缘层13的热氧化工艺期间抑制基底10的硅原子被消耗。因此，可以使在单元阵列区域CAR与连接区域CNR之间水平绝缘层的厚度的差异减小。
更详细地，在单元阵列区域CAR中的模结构100与连接区域CNR的模结构100的结构差异可以导致单元阵列区域CAR与连接区域CNR之间将在热氧化工艺期间被供给到基底10中的氧原子的量的差异。例如，因为具有阶梯结构的模结构100并且填充绝缘层120设置在连接区域CNR上，所以在热氧化工艺期间供给到连接区域CNR的基底10中的氧原子的量可以比供给到单元阵列区域CAR的基底10中的氧原子的量少。因此，水平栅极绝缘层ILDb的厚度在单元阵列区域CAR中可以比在连接区域CNR中大，但由于存在氧化抑制层11，所以可抑制在单元阵列区域CAR和连接区域CNR上的基底10的氧化，从而减小单元阵列区域CAR与连接区域CNR之间的在水平栅极绝缘层ILDb的厚度上的差异。在一些示例实施例中，在单元阵列区域CAR和连接区域CNR上，水平栅极绝缘层ILDb可以具有基本上均匀的厚度(例如，第二厚度t2)。在某些实施例中，水平栅极绝缘层ILDb在单元阵列区域CAR上可以比在连接区域CNR上厚。
此外，因为在热氧化工艺期间通过沟槽T将氧原子供给到栅极区域GR，所以相邻于沟槽T的水平栅极绝缘层ILDb的一部分的厚度可以与相邻于下半导体图案LSP的侧壁的另一部分的厚度不同。例如，水平栅极绝缘层ILDb可以具有在从沟槽T向着下半导体图案LSP的方向上减小的厚度。然而，根据发明构思的一些示例实施例，因为氧化抑制层11使在热氧化工艺期间基底10的硅原子的消耗减少，所以可减小水平栅极绝缘层ILDb的分别位于相邻于沟槽T和下半导体图案LSP的部分之间的厚度差异。
而且，因为在形成竖直栅极绝缘层13和水平栅极绝缘层ILDb期间，通过栅极区域GR暴露了在上半导体图案USP上的竖直绝缘图案VP，所以在相邻于上半导体图案USP的栅极区域GR中可以不形成氧化硅层。
参照图4、图13A和图13B，水平绝缘图案HP可以形成为共形地覆盖栅极区域CR的内表面。参照图17A、图17B和图18，水平绝缘图案HP可以在栅极区域GR的内表面上形成为具有基本上均匀的厚度。水平绝缘图案HP可以形成为具有单层或多层结构。在电荷捕获型闪存器件中，水平绝缘图案HP可以用作存储器晶体管的数据存储元件的一部分。
随后，可以在设置有水平绝缘图案HP的栅极区域GR中形成电极EL。电极EL可以形成为部分地或完全地填充栅极区域GR。
电极EL的形成可以包括：形成栅极导电层以填充设置有水平绝缘图案HP的栅极区域GR，然后分别从沟槽T去除栅极导电层以在栅极区域GR中形成电极EL。这里，电极EL的形成可以包括顺序地沉积阻挡金属层和金属层。阻挡金属层可以由金属氮化物材料(例如，TiN、TaN或WN)中的至少一种形成或者包括金属氮化物材料(例如，TiN、TaN或WN)中的至少一种。金属层可以由金属材料(例如，W、Al、Ti、Ta、Co或Cu)中的至少一种形成或者包括金属材料(例如，W、Al、Ti、Ta、Co或Cu)中的至少一种。
作为形成电极EL的结果，绝缘层ILD和电极EL可以交替地并且竖直地堆叠在基底10上，从而形成堆叠件ST。堆叠件ST可以在第一方向上延伸并且可以具有由沟槽T暴露的侧壁。基底10可以在相邻的堆叠件ST之间部分地暴露。
如图18中所示，在堆叠件ST中，最下侧的一个电极EL最下侧可以与竖直结构VS和DVS的下半导体图案LSP相邻(并且一起运行)。这里，在下半导体图案LSP的侧壁和最下侧与下半导体图案LSP相邻的最下侧的一个电极EL之间的距离Da可以与在最下侧的一个电极EL的底表面和氧化抑制层11的顶表面之间的距离Db基本上相等。
随后，如图4、图14A和图14B中所示，可以形成绝缘间隔件SP以覆盖沟槽T的侧壁。形成绝缘间隔件SP可以包括：在设置有堆叠件ST的基底10上共形地沉积间隔件层，以及对间隔件层执行回蚀工艺以使共源极区域CSR暴露。这里，间隔件层可以由绝缘材料形成并且可以形成在沟槽T的内表面上以具有比沟槽T的最小宽度的大约一半小的厚度。间隔件层可以由氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种形成。
可以在设置有绝缘间隔件SP的每个沟槽T中形成共源极塞CSP。在一些示例实施例中，可以在相邻的电极EL之间设置共源极塞CSP，绝缘间隔件SP可以置于电极EL与共源极塞CSP之间。换言之，绝缘间隔件SP可以设置为覆盖共源极塞CSP的两个侧壁。另外，共源极塞CSP可以平行于电极EL而延伸，共源极塞CSP可以具有位于比竖直结构VS的顶表面高的水平处的顶表面。
随后，参照图4、图14A和图14B，可以在覆盖绝缘层125上形成上绝缘层130以覆盖共源极塞CSP的顶表面。然后，位线接触塞BPLG可以形成为穿过覆盖绝缘层125和上绝缘层130。位线接触塞BPLG可以分别结合到竖直结构VS。另外，可以在上绝缘层130上形成在第二方向D2上延伸的位线BL。每条位线BL可以结合到位线接触塞BPLG。
此外，可以在连接区域CNR和外围电路区域PR上形成接触塞CPLG、CCP、PUPLG、PPLG和PCP以将电极EL电连接到外围逻辑电路。
可以在连接区域CNR上形成单元接触塞CPLG以穿过覆盖绝缘层125和填充绝缘层120，每个单元接触塞CPLG可以结合到电极EL的端部中的对应的一个。单元接触塞CPLG的竖直长度可以随着离单元阵列区域CAR的距离减小而减小。单元接触塞CPLG的顶表面可以基本上彼此共面。拾取接触塞PUPLG可以形成为穿过填充绝缘层120并且可以结合到拾取区域10PU。这里，拾取区域10PU可以被掺杂为具有第一导电类型，拾取区域10PU的掺杂浓度可以比阱杂质层10P的掺杂浓度高。拾取接触塞PUPLG可以具有位于与单元接触塞CPLG的顶表面基本相同的水平处的顶表面。外围接触塞PPLG可以形成在外围电路区域PR上以穿过填充绝缘层120和外围绝缘图案25P，并且可以电结合到外围逻辑电路。
连接线CCL可以形成在连接区域CNR的上绝缘层130上，并且可以通过第一接触塞CCP连接到单元接触塞CPLG。外围线PCL可以形成在外围电路区域PR的上绝缘层130上，并且可以通过第二接触塞PCP连接到外围接触塞PPLG。另外，阱导电线PPL可以形成在连接区域CNR的上绝缘层130上，并且可以通过第三接触塞PUCP连接到拾取接触塞PUPLG。
在下文中，将参照图20A至图20E来更详细地描述根据发明构思的一些示例实施例的数据存储层的可能结构的一些示例。
在一些示例实施例中，三维半导体存储装置可以是NAND闪存装置。例如，数据存储层DS可以置于堆叠件ST与竖直结构VS之间，并且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。在数据存储层DS中存储的数据可以使用可以由竖直结构VS与电极EL之间的电压差引起的富勒-诺德海姆(Flower-Nordheim)FN隧道效应来改变。
根据图20A中示出的示例实施例，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与竖直结构VS之间的区域竖直地延伸到绝缘层ILD与竖直结构VS之间的相邻的区域。在这种情况下，绝缘层ILD可以接触电极EL。
根据图20B中示出的示例实施例，隧道绝缘层TIL和电荷存储层CIL可以从电极EL与竖直结构VS之间的区域竖直地延伸到绝缘层ILD与竖直结构VS之间的相邻的区域。阻挡绝缘层BLK可以从电极EL与竖直结构VS之间的区域水平地延伸以覆盖电极EL的顶表面和底表面。
根据图20C中所示的示例实施例，隧道绝缘层TIL可以从电极EL与竖直结构VS之间的区域竖直地延伸到绝缘层ILD与竖直结构VS之间的相邻的区域，电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与竖直结构VS之间的区域水平地延伸以覆盖电极EL的顶表面和底表面。
根据图20D中所示的示例实施例，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL与竖直结构VS之间的区域水平地延伸以覆盖电极EL的顶表面和底表面。
根据图20E中所示的示例实施例，数据存储层DS可以包括由不同材料形成的第一阻挡绝缘层BLK1和第二阻挡绝缘层BLK2。隧道绝缘层TIL、电荷存储层CIL和第一阻挡绝缘层BLK1可以从电极EL与竖直结构VS之间的区域竖直地延伸到绝缘层ILD与竖直结构VS之间的相邻的区域。第二阻挡绝缘层BLK2可以从电极EL与第一阻挡绝缘层BLK1之间的区域水平地延伸以覆盖电极EL的顶表面和底表面。
在图20A至图20E中示出的数据存储层中，电荷存储层CIL可以是具有许多捕获位的绝缘层和具有纳米颗粒的绝缘层中的一种，并且可以通过CVD或ALD工艺形成。例如，电荷存储层CIL可以由捕获绝缘层、浮置栅电极或包括导电纳米点的绝缘层形成或者包括捕获绝缘层、浮置栅电极或包括导电纳米点的绝缘层。在某些实施例中，电荷存储层CIL可以由氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层或层压捕获层中的至少一种形成，或者包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层或层压捕获层中的至少一种。
隧道绝缘层TIL可以是具有比电荷存储层CIL大的带隙的材料中的一种，并且可以通过CVD或ALD工艺形成。例如，隧道绝缘层TIL可以是可以通过前述沉积技术中的一种形成的氧化硅层。可选择地，隧道绝缘层TIL可以由高k电介质(例如，氧化铝和氧化铪)中的一种形成，或者可以包括高k电介质(例如，氧化铝和氧化铪)中的一种。
阻挡绝缘层BLK可以是带隙比隧道绝缘层TIL的带隙小并且比电荷存储层CIL的带隙大的材料中的一种。阻挡绝缘层BLK可以包括高k电介质(例如，氧化铝和氧化铪)中的至少一种。阻挡绝缘层BLK可以通过CVD或ALD工艺来形成，并且可以通过湿氧化工艺来形成。
如图20E中所示，在数据存储层DS包括第一阻挡绝缘层BLK1和第二阻挡绝缘层BLK2的情况下，第一阻挡绝缘层BLK1可以由高k介电材料(例如，氧化铝和氧化铪)中的至少一种形成或者包括高k介电材料(例如，氧化铝和氧化铪)中的至少一种，第二阻挡绝缘层BLK2可以由介电常数比第一阻挡绝缘层BLK1的介电常数小的材料形成或者包括介电常数比第一阻挡绝缘层BLK1的介电常数小的材料。在某些实施例中，第二阻挡绝缘层BLK2可以由高k介电材料中的至少一种形成或者包括高k介电材料中的至少一种，第一阻挡绝缘层BLK1可以由介电常数比第二阻挡绝缘层BLK2的介电常数小的材料形成或者包括介电常数比第二阻挡绝缘层BLK2的介电常数小的材料。
可以使用可以由竖直结构VS与电极EL之间的电压差引起的富勒-诺德海姆FN隧道效应来改变在图20A至图20E的数据存储层DS中存储的数据。在某些实施例中，数据存储层DS可以包括被构造为基于其它物理效应在其中存储数据的层(例如，展现出可相变或可变电阻性质)。
图21是示出根据发明构思的一些示例实施例的三维半导体存储装置的一部分的电路图。如图3中所示，在根据发明构思的一些示例实施例的三维半导体存储装置中，单元阵列区域可以包括三维地布置在基底上的存储单元。为了减小在附图中的复杂性并且提供对发明构思的一些示例实施例的较好的理解，在图21中示例性地示出了这样的单元阵列区域的一部分。
参照图21，串选择线SSL可以是参照图14A和图14B描述的电极EL中的最上侧的电极EL。电极EL中的最上侧的电极EL可以用作用于控制位线BL与竖直结构VS之间的电连接的串选择晶体管SST的栅电极。
地选择晶体管GSL可以是参照图14A和图14B描述的电极EL中的最下侧的电极EL。电极EL中的最下侧的电极EL可以用作用于控制共源极区域CSR与竖直结构VS之间的电连接的地选择晶体管GSTa和GSTb的栅电极。在一些示例实施例中，地选择晶体管GSTa和GSTb中的每个可以包括彼此串联连接并且具有连接到单条地选择线的栅电极的一对晶体管。例如，每个地选择晶体管可以包括使用竖直结构VS的下半导体图案LSP作为其沟道区域的竖直晶体管GSTa和使用相邻于下半导体图案LSP的基底10作为其沟道区域的水平晶体管GSTb。
字线WL可以是设置在参照图14A和图14B描述的电极EL中的最上侧的电极EL与最下侧的电极EL之间的电极EL中的一些。字线WL连同竖直结构VS可以构成存储单元MCT。
在一些示例实施例中，字线WL和地选择线GSL可以从单元阵列区域CAR延伸到连接区域CNR。此外，如图14A和图14B中所示，在连接区域CNR上，虚设竖直结构DVS可以穿过堆叠件ST。因此，与单元阵列区域CAR的单元串CSTR相似，虚设串DSTR可以设置在连接区域CNR上。结合参照图14A和图14B描述的每个虚设竖直结构DVS，在连接区域CNR上，每个虚设串DSTR可以是一些字线WL和地选择线GSL。这里，虚设串DSTR可以与位线电绝缘。
在一些示例实施例中，单元串CSTR的水平晶体管GSTb和虚设串DSTR的水平晶体管GSTb可以共同地电连接到单个地选择线GSL。地选择线GSL可以是参照图14A和图14B描述的电极EL中的最下侧的一个。地选择线GSL可以用来控制基底10的电位，水平晶体管GSTb可以具有依赖于参照图14A和图14B描述的水平栅极绝缘层ILDb的厚度的阈值电压。在一些示例实施例中，水平栅极绝缘层ILDb可以与氧化抑制层11接触，因此，水平栅极绝缘层ILDb在单元阵列区域CAR和连接区域CNR上可以具有基本相同的厚度。换言之，可以减小水平栅极绝缘层ILDb的分别形成在单元阵列区域CAR和连接区域CNR上的两个部分之间的厚度差异。结果，可以减小分别设置在单元阵列区域CAR和连接区域CNR上并且共同连接到地选择线GSL的地选择晶体管的阈值电压的改变。
图19A和图19B分别是图13A的部分“A”和部分“B”的视图，以示出根据发明构思的一些示例实施例的三维半导体存储装置的示例。
参照图19A和图19B，基底10还可以包括设置在氧化抑制层11下方的沟道杂质区域11P。例如，可以在水平栅极绝缘层ILDb与沟道杂质区域11P之间形成氧化抑制层11。沟道杂质区域11P可以被掺杂为具有与阱杂质层10P相同的导电类型，沟道杂质区域11P的掺杂浓度可以比阱杂质层10P的掺杂浓度大。沟道杂质区域11P可以被用作使用电极EL中的最下侧的一个作为其栅电极的地选择晶体管的沟道区域。可以通过调整沟道杂质区域11P的掺杂浓度来改变地选择晶体管的阈值电压。在一些实施例中，包括在沟道杂质区域11P中的第一导电类型杂质的掺杂浓度可以比包括在氧化抑制层11中的氧化抑制材料(例如，碳C)的浓度大。
图22是沿图4的线I-I'截取的示出根据发明构思的一些示例实施例的三维半导体存储装置的剖视图。
参照图22，堆叠件ST可以包括形成在基底10的顶表面上的水平栅极绝缘层ILDb以及交替地并且竖直地堆叠在水平栅极绝缘层ILDb上的电极和绝缘层。氧化抑制层11可以形成在基底10中，氧化抑制层11可以包括氧化抑制材料(例如，碳C、氮N或氟F)。
在一些示例实施例中，氧化抑制层11可以形成在基底10的单元阵列区域CAR中，水平栅极绝缘层ILDb可以在单元阵列区域CAR中与氧化抑制层11接触并且可以在连接区域CNR中与阱杂质层10P接触。在单元阵列区域CAR上，竖直结构的下半导体图案LSP可以设置为穿过氧化抑制层11并且可以连接到阱杂质层10P。
在参照图16A和图16B描述的热氧化工艺期间，氧化抑制层11可以抑制或防止在单元阵列区域CAR上的水平栅极绝缘层ILDb的厚度增加。因此，即使当在单元阵列区域CAR与连接区域CNR之间存在的氧化速率的差异时，也能够减小单元阵列区域CAR与连接区域CNR之间的水平栅极绝缘层ILDb的厚度差异。
图23A和图23B是分别沿图4的线I-I'和线II-II'截取的示出根据发明构思的一些示例实施例的三维半导体存储装置的示例的剖视图。图24A和图24B是分别示出图23A的部分“A”和部分“B”的放大剖视图，图24C是示出图23B的部分“C”的放大剖视图。
参照图23A和图23B，氧化抑制层11可以形成在基底10的单元阵列区域CAR和连接区域CNR中，在特定方向上延伸的堆叠件ST可以设置在氧化抑制层11上。
每个堆叠件ST可以包括与氧化抑制层11接触的水平栅极绝缘层ILDb以及交替地并且竖直地堆叠在水平栅极绝缘层ILDb上的电极EL和绝缘层ILD。
在单元阵列区域CAR上，竖直结构VS可以设置为穿过堆叠件ST并且可以连接到阱杂质层10P。在连接区域CNR上，虚设竖直结构可以设置为穿过堆叠件ST并且可以与阱杂质层10P接触。在一些示例实施例中，竖直结构VS可以构造为不具有在先前的实施例中描述的下半导体图案LSP。
作为示例，如图24A至图24C中所示，每个竖直结构VS可以包括与阱杂质层10P接触的第一半导体图案SP1和置于第一半导体图案SP1与数据存储层DS之间的第二半导体图案SP2。第一半导体图案SP1可以是具有闭合底部的管或通心粉形状的结构，第一半导体图案SP1的内部空间可以用绝缘间隙填充图案VI填充。第一半导体图案SP1可以与第二半导体图案SP2的内表面和阱杂质层10P的顶表面接触。换言之，第一半导体图案SP1可以设置为将第二半导体图案SP2电连接到阱杂质层10P。此外，第一半导体图案SP1可以具有位于比基底10的顶表面低的水平处的底表面。第一半导体图案SP1的底表面可以位于比氧化抑制层11的底表面低的水平处。第二半导体图案SP2的形状可以类似于顶部和底部为开口的空心管或通心粉。第一半导体图案SP1和第二半导体图案SP2可以为掺杂状态，或者可以被掺杂为具有与基底10相同的导电类型。第一半导体图案SP1和第二半导体图案SP2可以设置为具有多晶结构或单晶结构。
图25是根据发明构思的一些示例实施例的三维半导体存储装置的框图。
参照图25，三维半导体存储装置可以包括下外围逻辑结构PS和堆叠在下外围逻辑结构PS上的单元阵列结构CS。换言之，当在平面图中观察时，下外围逻辑结构PS和单元阵列结构CS可以彼此叠置。
在一些示例实施例中，下外围逻辑结构PS可以包括之前参照图2描述的行解码器2和列解码器4、页缓冲器3以及控制电路5。单元阵列结构CS可以包括多个存储块BLK1至BLKn，每个存储块被构造为独立地执行擦除操作。下外围逻辑结构PS可以设置在由第一方向D1和第二方向D2限定的平面上，存储块BLK1至BLKn可以在垂直于平面的第三方向D3上堆叠在下外围逻辑结构PS上。存储块BLK1至BLKn中的每个可以包括其中竖直地堆叠存储单元的3D存储单元阵列。存储单元阵列可以包括多个三维布置的存储单元以及电连接到存储单元的多条字线和位线(例如，图2)。
图26是示出参照图25描述的三维半导体存储装置的示例的剖视图。
参照图26，下外围逻辑结构PS和单元阵列结构CS可以顺序地堆叠在基底10上。例如，下外围逻辑结构PS可以在基底10与单元阵列结构CS的竖直水平上位于基底10与单元阵列结构CS之间。换言之，当在平面图中观察时，下外围逻辑结构PS可以与单元阵列区域CAR叠置。
基底10可以是例如体硅晶片(bulk silicon wafer)、绝缘体上硅(SOI)晶片、锗晶片、绝缘体上锗晶片、硅锗基底或具有通过选择性外延生长(SEG)工艺形成的外延层的基底。
下外围逻辑结构PS可以包括如参照图2描述的行解码器2和列解码器4、页缓冲器3以及控制电路5。换言之，下外围逻辑结构PS可以包括电连接到单元阵列结构CS的NMOS和PMOS晶体管、至少一个电阻器以及至少一个电容器。这样的外围电路可以形成在基底10上。基底10可以包括掺杂有n型杂质的n阱区域NW和掺杂有p型杂质的p阱区域PW。n阱区域NW和p阱区域PW可以包括通过器件隔离层21限定的有源区域。
下外围逻辑结构PS可以包括外围栅电极PG、在每个外围栅电极PG的两侧处的源极杂质区域和漏极杂质区域、外围电路塞CP、外围电路线ICL以及覆盖外围电路的下层间绝缘层90。例如，PMOS晶体管可以形成n阱区域NW上，NMOS晶体管可以形成在p阱区域PW上。外围电路线ICL可以通过外围电路塞CP电连接到外围电路。例如，外围电路塞CP和外围电路线ICL可以连接到NMOS晶体管和PMOS晶体管。
下填充绝缘层90可以设置为覆盖外围电路、外围电路塞CP和外围电路线ICL。下填充绝缘层90可以是包括多个绝缘层的多层结构。
单元阵列结构CS可以设置在下填充绝缘层90上并且可以包括水平半导体层110、堆叠件ST和竖直结构VS。
水平半导体层110可以形成在覆盖外围电路的下填充绝缘层90的顶表面上。换言之，水平半导体层110的底表面可以与下填充绝缘层90接触。如参照图4所描述的，水平半导体层110可以包括单元阵列区域CAR和与单元阵列区域CAR相邻的连接区域CNR。
水平半导体层110可以由半导体材料形成或者包括半导体材料；水平半导体层110可以包括硅Si、锗Ge、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)和它们的化合物中的至少一种。在某些实施例中，水平半导体层110可以由(例如，第一导电类型的)掺杂半导体材料和/或本征半导体材料中的至少一种形成或者包括(例如，第一导电类型的)掺杂半导体材料和/或本征半导体材料中的至少一种。水平半导体层110可以形成为具有多晶结构、非晶结构和单晶结构中的一种。
作为示例，水平半导体层110可以包括氧化抑制层11，堆叠件ST可以设置在氧化抑制层11上。
如参照图4所描述的，堆叠件ST可以设置在水平半导体层110上，以平行于第一方向D1延伸，并且可以在第二方向D2上彼此隔开布置。每个堆叠件ST可以包括竖直地堆叠在水平半导体层110上的电极EL和置于电极EL之间的层间绝缘层ILD。另外，如上所述，每个堆叠件ST还可以包括与氧化抑制层11接触的水平栅极绝缘层ILDb。
如上所述，堆叠件ST可以设置为在连接区域CNR上具有阶梯结构，阶梯结构会能够允许电极EL电连接到下外围逻辑结构PS。上填充绝缘层120可以设置在水平半导体层110上以覆盖构成阶梯结构的电极EL的端部。覆盖绝缘层125可以设置为覆盖堆叠件ST和上填充绝缘层120。位线BL可以设置在覆盖绝缘层125上以在第二方向D2上延伸或与堆叠件ST交叉。位线BL可以通过位线接触塞BPLG电连接到竖直结构VS。
竖直结构VS可以设置为穿过每个堆叠件ST并且可以电连接到水平半导体层110。在一些示例实施例中，每个竖直结构可以包括下半导体图案LSP和上半导体图案USP。可选择地，如参照图23A、图23B、图24A、图24B和图24C所描述的，每个竖直结构可以包括设置为穿过堆叠件ST并且连接到水平半导体层的第一半导体图案和置于堆叠件ST与第一半导体图案之间的第二半导体图案。
数据存储层DS可以设置在堆叠件ST与竖直结构VS之间。
共源极区域CSR可以在相邻的一对堆叠件ST之间并且设置在水平半导体层110中。共源极区域CSR可以平行于堆叠件ST(即，在第一方向D1上)延伸。共源极区域CSR可以通过用第二导电类型的杂质掺杂水平半导体层110来形成。
共源极塞CSP可以结合到共源极区域CSR。绝缘间隔件SP可以置于共源极塞CSP与堆叠件ST之间。作为示例，共源极塞CSP可以在第一方向D1上延伸，在堆叠件ST与共源极塞CSP之间的绝缘间隔件SP可以沿第一方向D1延伸。在某些实施例中，绝缘间隔件SP可以设置为填充相邻的堆叠件ST之间的间隙，共源极塞CSP可以设置为穿过绝缘间隔件SP并且可以结合到共源极区域CSR。
拾取区域10PU可以设置在与堆叠件ST隔开的水平半导体层110的一部分中。拾取区域10PU可以通过用第一导电类型的杂质掺杂水平半导体层110来形成。拾取区域10PU可以与水平半导体层110具有相同的导电类型，拾取区域10PU的掺杂浓度可以比水平半导体层110的掺杂浓度高。
互连结构可以设置在堆叠件ST的端部上(即，在阶梯结构上)，以将单元阵列结构CS电连接到下外围逻辑结构PS。覆盖堆叠件ST的端部的上填充绝缘层120可以设置在水平半导体层110上，互连结构可以包括设置为穿过上填充绝缘层120并且分别连接到电极EL的端部的接触塞PLG和设置在上填充绝缘层120上并且结合到接触塞PLG的连接线CCL。接触塞PLG的竖直长度可以随着离单元阵列区域CAR的距离的减小而减小。
此外，拾取接触塞PUPLG可以设置为穿过上填充绝缘层120并且可以结合到拾取区域10PU。拾取区域10PU可以形成在水平半导体层110中并且可以被掺杂为与水平半导体层110具有相同的导电类型。这里，拾取区域10PU的掺杂浓度可以比水平半导体层110的掺杂浓度高。
拾取接触塞PUPLG可以设置为具有与接触塞PLG的顶表面基本共面的顶表面。拾取接触塞PUPLG可以通过阱导电线PCL和连接塞CNPLG连接到下外围逻辑结构PS。
连接塞CNPLG可以设置为将单元阵列结构CS电连接到下外围逻辑结构PS。连接塞CNPLG可以设置为穿过上填充绝缘层120和水平半导体层110，并且可以连接到下外围逻辑结构PS的外围电路线ICL。
根据发明构思的一些示例实施例，氧化抑制层可以形成在基底的位于水平栅极绝缘层下方的顶部中。氧化抑制层可以允许从单元阵列区域延伸到连接区域的水平栅极绝缘层具有基本均匀的厚度。这可以能够减小在单元阵列区域和连接区域上的地选择晶体管的阈值电压的变化。
虽然已经具体地示出并描述了发明构思的示例实施例，但本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中作出形式和细节上的改变。

Claims (20)

1.一种三维半导体存储装置，所述三维半导体存储装置包括：
氧化抑制层，在基底中；
多个堆叠件，在氧化抑制层上，每个堆叠件包括在氧化抑制层上的水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极；以及
多个竖直结构，穿过堆叠件并且连接到基底。
2.根据权利要求1所述的三维半导体存储装置，其中，竖直结构具有延伸超出氧化抑制层而进入基底的相应的底表面。
3.根据权利要求1所述的三维半导体存储装置，其中，氧化抑制层包括碳、氮或氟。
4.根据权利要求1所述的三维半导体存储装置，其中，氧化抑制层具有比水平栅极绝缘层的厚度小的厚度。
5.根据权利要求1所述的三维半导体存储装置，其中，基底包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域，
堆叠件和氧化抑制层从单元阵列区域延伸到连接区域，
在连接区域上的堆叠件具有阶梯结构，
在连接区域上的堆叠件的厚度在向着外围电路区域的方向上阶梯式地减小。
6.一种三维半导体存储装置，所述三维半导体存储装置包括：
基底，包括单元阵列区域、外围电路区域和在单元阵列区域与外围电路区域之间的连接区域；
多个堆叠件，从单元阵列区域延伸到连接区域，其中，每个堆叠件包括水平栅极绝缘层以及交替地且竖直地堆叠在水平栅极绝缘层上的绝缘层和电极；以及
氧化抑制层，在基底中，氧化抑制层与水平栅极绝缘层接触。
7.根据权利要求6所述的三维半导体存储装置，其中，在连接区域上的所述多个堆叠件具有阶梯结构，
在连接区域上的堆叠件的厚度在向着外围电路区域的方向上阶梯式地减小。
8.根据权利要求6所述的三维半导体存储装置，其中，水平栅极绝缘层在单元阵列区域中和在连接区域中具有相等的厚度。
9.根据权利要求6所述的三维半导体存储装置，所述三维半导体存储装置还包括在单元阵列区域中的多个竖直结构，
其中，竖直结构穿过堆叠件和氧化抑制层以连接到基底。
10.根据权利要求6所述的三维半导体存储装置，所述三维半导体存储装置还包括在基底的外围电路区域上的外围逻辑结构，所述外围逻辑结构与堆叠件隔开，
其中，氧化抑制层的一部分设置在堆叠件与外围逻辑结构之间。
11.根据权利要求6所述的三维半导体存储装置，其中，氧化抑制层具有比水平栅极绝缘层的厚度小的厚度。
12.一种竖直集成电路装置，所述竖直集成电路装置包括：
基底；
所述基底的第一区域，所述第一区域被预留用于竖直集成电路装置的第一功能电路，第一功能电路具有横跨第一区域的恒定的顶表面水平；
所述基底的第二区域，所述第二区域被预留用于竖直集成电路装置的第二功能电路并且与第一区域隔开，第二功能电路具有横跨第二区域的变化的顶表面水平；以及
在基底中的掺杂的氧化抑制材料，分别在基底与第一功能电路和第二功能电路的界面处从第一区域延伸到第二区域。
13.根据权利要求12所述的竖直集成电路装置，其中，所述竖直集成电路装置包括三维半导体存储装置，第一区域包括单元阵列区域，第二区域包括在基底上的与单元阵列区域直接相邻的连接区域。
14.根据权利要求13所述的竖直集成电路装置，其中，横跨连接区域的变化的顶表面水平具有远离单元阵列区域而下降的阶梯轮廓。
15.根据权利要求14所述的竖直集成电路装置，所述竖直集成电路装置还包括：
水平栅极绝缘层，接触掺杂的氧化抑制材料，水平栅极绝缘层被包括在单元阵列区域和连接区域中的相应的地选择晶体管中，并且水平栅极绝缘层在单元阵列区域中和在连接区域中具有均匀的厚度。
16.根据权利要求15所述的竖直集成电路装置，其中，掺杂的氧化抑制材料具有比水平栅极绝缘层的厚度小的厚度。
17.根据权利要求15所述的竖直集成电路装置，其中，掺杂的氧化抑制材料包含碳、氮或氟。
18.根据权利要求13所述的竖直集成电路装置，其中，三维半导体存储装置包括在单元阵列区域中的存储单元晶体管的竖直堆叠件，竖直堆叠件均包括超出掺杂的氧化抑制材料的下限而穿透到基底中的下半导体图案。
19.根据权利要求18所述的竖直集成电路装置，所述竖直集成电路装置还包括：
竖直栅极绝缘层，直接在与水平栅极绝缘层相邻的下半导体图案上。
20.根据权利要求19所述的竖直集成电路装置，其中，竖直栅极绝缘层具有凸轮廓。
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